TWI791657B - 配置記憶體結構 - Google Patents

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TWI791657B
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林正隆
梁萬棟
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森富科技股份有限公司
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Abstract

一種配置記憶體結構，其包含有一電路板、多數記憶體、一處理單元及一反射吸收單元。該電路板具有一第一表面及一第二表面，該第一表面設有相對稱之一第一線路單元及一第二線路單元；各記憶體分別設於該電路板之第一表面與該第二表面，各記憶體係分別連接至該第一線路單元與該第二線路單元；該處理單元連接該第一線路單元；該反射吸收單元連接該第二線路單元。藉此，除可提升記憶體容量之外，更可於記憶體作動時，利用反射訊號吸收單元吸收相關之反射訊號，使記憶體可穩定運作並同時提升運作速率。

Description

配置記憶體結構
本發明是有關於一種配置記憶體結構，尤指一種可提升記憶體容量以及使記憶體穩定運作的配置記憶體結構。
按，一般習用之記憶體結構，通常係由一處理器、多數與處理器連接之記憶體、以及一設於各記憶體並接端前端之訊號反射器。
然，以上述之結構而言，仍無法有效降低訊號傳輸時之反射訊號，進而嚴重影響系統之整體運作；且以習用欲進行多記憶體之整合時(例如：將32位元之記憶體整合為64位元)，係將至少兩個晶片加以共接，而共接時係將多個記憶體之位址區與控制區加以連接；如此，不但會導致線路佈局之複雜度增加，更會大幅提高線路之佈局層數，更無法有效提升記憶體之容量。
為解決習用之種種缺失，本案之發明人特潛心研究，開發出一種配置記憶體結構，以有效改善習用之缺點。
本發明之主要目的係在於，除可提升記憶體容量之外，更可於記憶體作動時，利用反射訊號吸收單元吸收相關之反射訊號，使記憶體可穩定運作並同時提升運作速率。
為達上述之目的，本發明係一種配置記憶體結構，其包含有：一電路板、多數記憶體、一處理單元及一反射吸收單元。該電路板具有一第一表面及一第二表面，該第一表面設有相對稱之一第一線路單元及一 第二線路單元；各記憶體分別設於該電路板之第一表面與該第二表面，各記憶體係分別連接至該第一線路單元與該第二線路單元；該處理單元連接該第一線路單元；該反射吸收單元連接該第二線路單元。
於上述之配置記憶體結構中，該電路板設有多數連通該第一表面與該第二表面之線路穿孔，該第二表面上之各記憶體係藉由各穿孔分別連接至該第一線路單元與該第二線路單元。
於上述之配置記憶體結構中，各記憶體至少具有一位址接腳、一指令接腳及一控制接腳，而各記憶體係以該位址接腳、該指令接腳與該控制接腳連接至該第一線路單元與該第二線路單元。
於上述之配置記憶體結構中，各記憶體係分別具有相對應之至少二輸入/輸出埠。
於上述之配置記憶體結構中，各記憶體係分別具有一輸入/輸出埠。
於上述之配置記憶體結構中，該反射吸收單元係可為電阻。
於上述之配置記憶體結構中，該反射吸收單元之電阻阻值係介於30歐姆~100歐姆之間。
於上述之配置記憶體結構中，該反射吸收單元係連接二分之一工作電壓。
於上述之配置記憶體結構中，該配置記憶體結構可在10G~10MHz工作頻率之電路上。
1:電路板
11:第一表面
12:第二表面
13:第一線路單元
14:第二線路單元
15:穿孔
2、2a:記憶體
21、21a:位址接腳
22、22a:指令接腳
23、23a:控制接腳
24、24a:輸入/輸出埠
3:處理單元
4:反射吸收單元
第1圖，係本發明之基本架構示意圖。
第2圖，係本發明另一面之基本架構示意圖。
第3圖，係本發明記憶體之示意圖。
第4圖，係本發明另一記憶體之示意圖。
請參閱『第1圖至第4圖』所示，係分別為本發明之基本架構示意圖、本發明另一面之基本架構示意圖、本發明記憶體之示意圖及本發明另一記憶體之示意圖。如圖所示：本發明係一種配置記憶體結構，該配置記憶體結構，其包含一電路板1、多數記憶體2、2a、一處理單元3及一反射吸收單元4。
該電路板1具有一第一表面11及一第二表面12，該第一表面11設有相對稱之一第一線路單元13及一第二線路單元14，其中該第一線路單元13具有多數位址連接區、指令連接區及控制連接區，而該第二線路單元14具有多數相對稱之位址連接區、指令連接區及控制連接區(圖未示)。
各記憶體2、2a分別設於該電路板1之第一表面11與該第二表面12，各記憶體2、2a係分別連接至該第一線路單元13與該第二線路單元14。
該處理單元3連接該第一線路單元13。
該反射吸收單元4連接該第二線路單元14。
當本發明於運用時，係可應用於DRAM、NAND、MRAM、NOR或SRAM等相關領域中，且該配置記憶體結構可在10G~10MHz工作頻率之電路上，而於處理單元1配合各記憶體2、2a作訊號傳輸時，係可利用該反射訊號吸收單元4吸收相關之反射訊號，以降低訊號傳輸時之反射訊號，而達到使各記憶體2、2a可穩定運作並同時提升運作速率之功效。
另外，由於各記憶體2、2a係分別設於該電路板1之第一表面11與該第二表面12，因此可使記憶體2、2a容量大幅可提升。
於本發明之一較佳具體實施例中，該電路板1設有多數連通該第一表面11與該第二表面12之線路穿孔15，該第二表面12上之各記憶體2、2a係藉由各穿孔15分別連接至該第一線路單元13與該第二線路單元14(如第1圖及第2圖所示)。另外，各記憶體2、2a至少具有一位址接腳21、21a、一指令接腳22、22a及一控制接腳23、23a(如第2圖及第3圖所示)，而第一表面11之各記憶體2、2a係以該位址接腳21、21a、該指令接腳22、22a與該控制接腳23、23a連接至該第一線路單元13與該第二線路單元14，可使該第二表面12上之各記憶體2、2a係以該位址接腳21、21a、該指令接腳22、22a與該控制接腳23、23a透過穿孔15連接至該第一線路單元13與該第二線路單元14，藉此，可使該第二表面12上之各記憶體2、2a不需繞線即可進行設置，而達到易於製作以及可提升記憶體2、2a容量之功效。
於本發明之一較佳具體實施例中，各記憶體2係分別具有相對應之至少二輸入/輸出埠24(如第3圖所示)，或各記憶體2a係分別具有一輸入/輸出埠24a(如第4圖所示)。以本發明之實施例而言，係於該第一表面11及該第二表面12分別設置四個具有二輸入/輸出埠24之記憶體2、以及一個輸入/輸出埠24a之記憶體2a，如此，可於固定尺寸之該電路板1上設置較佳數量之記憶體2、2a，以達到提升記憶體2、2a容量之功效。
於本發明之一較佳具體實施例中，該反射吸收單元4係可為電阻，該反射吸收單元4之電阻阻值係介於30歐姆~100歐姆之間，且該反射吸收單元4係連接二分之一工作電壓。藉此，可有效吸收相關之反射訊號，以降低訊號傳輸時之反射訊號，而達到使各記憶體2、2a可 穩定運作並同時提升運作速率之功效。
綜上所述，本發明配置記憶體結構可有效改善習用之種種缺點，除可提升記憶體容量之外，更可於記憶體作動時，利用反射訊號吸收單元吸收相關之反射訊號，使記憶體可穩定運作並同時提升運作速率；進而使本發明之產生能更進步、更實用、更符合消費者使用之所須，確已符合發明專利申請之要件，爰依法提出專利申請。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
1:電路板
11:第一表面
13:第一線路單元
14:第二線路單元
15:穿孔
2、2a:記憶體
3:處理單元
4:反射吸收單元

Claims (8)

  1. 一種配置記憶體結構，係包括：一電路板，其具有一第一表面及一第二表面，該第一表面設有相對稱之一第一線路單元及一第二線路單元，其中該電路板設有多數連通該第一表面與該第二表面之線路穿孔；多數記憶體，其分別設於該電路板之第一表面與該第二表面，該第二表面上之各記憶體係藉由各穿孔分別連接至該第一線路單元與該第二線路單元；一處理單元，其連接該第一線路單元；以及一反射吸收單元，其連接該第二線路單元。
  2. 依申請專利範圍第1項所述之配置記憶體結構，其中，各記憶體至少具有一位址接腳、一指令接腳及一控制接腳，而各記憶體係以該位址接腳、該指令接腳與該控制接腳連接至該第一線路單元與該第二線路單元。
  3. 依申請專利範圍第1項所述之配置記憶體結構，其中，各記憶體係分別具有相對應之至少二輸入/輸出埠。
  4. 依申請專利範圍第1項所述之配置記憶體結構，其中，各記憶體係分別具有一輸入/輸出埠。
  5. 依申請專利範圍第1項所述之配置記憶體結構，其中，該反射吸收單元係可為電阻。
  6. 依申請專利範圍第5項所述之配置記憶體結構，其中，該反射吸收單元之電阻阻值係介於30歐姆~100歐姆之間。
  7. 依申請專利範圍第1項所述之配置記憶體結構，其中，該反射吸收單元係連接二分之一工作電壓。
  8. 依申請專利範圍第1項所述之配置記憶體結構，其中，該配置記憶體結構可在10G~10MHz工作頻率之電路上。
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Citations (6)

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Publication number Priority date Publication date Assignee Title
US20040196682A1 (en) * 2002-09-26 2004-10-07 Elpida Memory, Inc. Semiconductor unit having two device terminals for every one input/output signal
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