KR20130139082A - 반도체 장치 - Google Patents

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KR20130139082A
KR20130139082A KR1020120062809A KR20120062809A KR20130139082A KR 20130139082 A KR20130139082 A KR 20130139082A KR 1020120062809 A KR1020120062809 A KR 1020120062809A KR 20120062809 A KR20120062809 A KR 20120062809A KR 20130139082 A KR20130139082 A KR 20130139082A
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신언필
서민호
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삼성전자주식회사
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Abstract

전력 소모를 줄이면서 신호 신뢰성을 향상시킬 수 있는 반도체 장치가 제공된다. 반도체 장치는 동일한 배열의 데이터 핀들을 갖는 제 1 및 제 2 메모리 장치들, 제 1 및 제 2 메모리 장치들로 데이터 신호들을 전송하는 컨트롤러, 및 데이터 신호들이 제 1 및 제 2 메모리 장치들에 스왑되어 전송되도록, 컨트롤러와 제 1 및 제 2 메모리 장치들 사이에 연결된 데이터 라인들을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 전력 소모를 줄이면서 신호 신뢰성을 향상시킬 수 있는 반도체 장치에 관한 것이다.
반도체 장치는 고집적화 및 이에 기초한 대용량화에 중점을 두고 발전되어 왔으며, 컴퓨터 시스템 등의 중앙처리장치는 고속화에 중점을 두고 발전되어 왔다. 따라서 중앙처리장치와 메모리 장치 간의 동작속도의 차이가 점점 커져 메모리 장치의 동작속도가 시스템 전체의 성능을 제한하는 주요 원인이 될 수 있다. 또한, 최근 메모리 시스템의 고속화 및 저 전력화에 따라 시스템의 동작 전압은 점차적으로 낮아지고 있으며, 메모리 시스템에서 데이터 입출력에 사용되는 신호의 전압 레벨도 동작 전압에 따라 점차 작아지고 있다. 메모리 시스템의 동작 속도가 고속화됨에 따라, 신호 전송시 임피던스 부정합(mismatching)에 의한 신호 신뢰성(Signal Integrity: SI)의 저하가 문제될 수 있어 신호 신뢰성를 향상시킬 수 있는 방법에 대한 연구가 이루어지고 있다.
본원 발명이 해결하고자 하는 과제는 전력 소모를 줄이면서 신호 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 반도체 장치는 동일한 배열의 데이터 핀들을 갖는 제 1 및 제 2 메모리 장치들, 제 1 및 제 2 메모리 장치들로 데이터 신호들을 전송하는 컨트롤러, 및 데이터 신호들이 제 1 및 제 2 메모리 장치들에 스왑되어 전송되도록, 컨트롤러와 제 1 및 제 2 메모리 장치들 사이에 연결된 데이터 라인들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따르면, 반도체 장치는 서로 대향하는 전면 및 후면을 갖는 패키지 기판, 데이터 핀들을 가지며, 패키지 기판의 전면에 실장된 제 1 메모리 장치, 제 1 메모리 장치와 동일한 배열의 데이터 핀들을 가지며, 패키지 기판의 후면에 실장된 제 2 메모리 장치, 및 제 1 및 제 2 메모리 장치들에 공통으로 데이터 신호들을 제공하는 컨트롤러를 포함하되, 제 1 메모리 장치의 제 1 데이터 핀과 제 2 메모리 장치의 제 2 데이터 핀에 컨트롤러로부터 동일한 데이터 신호가 제공되되, 제 1 메모리 장치의 제 1 데이터 핀과 제 2 메모리 장치의 제 2 데이터 핀 간의 거리는, 제 2 메모리 장치의 제 2 데이터 핀을 제외한 나머지 데이터 핀들과 제 1 메모리 장치의 제 1 데이터 핀과 간의 거리들보다 짧을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 장치에 따르면, 별도의 로직 소자 없이, 컨트롤러와 메모리 장치들 간의 데이터 입출력 경로 스왑(swap)에 의해 인쇄 회로 기판(Printed Circuit Board: PCB)에 실장되는 메모리 장치들에 대한 라우팅(routing)이 용이할 수 있다. 즉, 배선들의 디자인을 개선함으로써, 신호 신뢰성을 향상시키기 위한 ODT 회로를 사용함에 따라 전력 소모가 증가하는 것을 방지할 수 있다. 또한, PCB에 형성되는 배선들의 길이가 감소되어 신호 신뢰성(Signal Integrity: SI)이 향상될 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 장치는 전력 소모를 줄일 수 있으므로 휴대용 사용자 장치에 적용이 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치에서 컨트롤러와 메모리 장치들 간의 연결을 보여주는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치에서 컨트롤러와 메모리 장치들 간의 연결을 보여주는 도면이다.
도 4a, 도 4b, 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치에서 컨트롤러의 데이터 핀들과 메모리 장치의 데이터 핀들 간의 스왑(swap)을 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 개략 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타내는 평면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치가 적용되는 사용자 장치를 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치가 적용되는 사용자 장치를 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략 블록도이다.
도 1을 참조하면, 반도체 장치는 컨트롤러(100) 및 복수의 메모리 장치들(110, 120, 130, 140)을 포함한다.
일 실시예에 따르면, 컨트롤러(100) 및 복수의 메모리 장치들(110, 120, 130, 140)은 개별적으로 패키징된 반도체 칩일 수 있다. 그리고, 일 실시예에 따른 반도체 장치는 컨트롤러(100) 및 복수의 메모리 장치들(110, 120, 130, 140)이 함께 패키징된 하나의 반도체 패키지일 수 있다.
일 실시예에 따르면, 복수의 메모리 장치들(110, 120, 130, 140)은 동일한 동작 특성을 가질 수 있다. 나아가, 복수의 메모리 장치들(110, 120, 130, 140)은 제덱(JEDEC) 등의 표준에 의해 결정된 입출력 핀 배열을 가질 수 있다. 예를 들어, 메모리 장치들(110, 120, 130, 140)은 DDR2 DRAM, DDR3 DRAM, mobile DRAM, EDP, PRAM, OneDRAM, Pseudo SRAM, LpDDR 계열 DRAM, FRAM, Graphic DRAM, 및 ReRAM 중에서 선택된 어느 하나일 수 있다. 다른 예로, 메모리 장치들(110, 120, 130, 140)은 NAND flash, NOR flash, OneNAND, PRAM, 및 ReRAM 중에서 선택된 어느 하나일 수 있다. 이 실시예에 따르면, 복수의 메모리 장치들(110, 120, 130, 140)은 DDR2 및/또는 DDR3 DRAM 소자일 수 있으며, 반도체 장치 내에 4개의 DRAM 소자들(110, 120, 130, 140)과 하나의 컨트롤러(100)가 구비될 수 있다.
컨트롤러(100)는 복수의 메모리 장치들(110, 120, 130, 140)로의 데이터 입출력을 제어한다. 컨트롤러(100)와 복수의 메모리 장치들(110, 120, 130, 140)은 버스 채널을 통해 연결될 수 있다. 버스 채널은 메모리 장치들(110, 120, 130, 140)로 제어 신호 및 데이터 신호를 전송한다. 일 실시예에서, 컨트롤러(100)는 하나의 버스 채널(channel)당 32비트 데이터 신호를 인터페이스(interface)할 수 있다.
일 실시예에 따르면, 컨트롤러(100)는 제 1 바이트의 데이터 신호들 (DATA[7:0])을 전송하는 제 1 버스 라인(도 2의 B0 참조)과 연결되는 제 1 데이터 핀 그룹, 제 2 바이트의 데이터 신호들(DATA[15:8])을 전송하는 제 2 버스 라인(도 2의 B1 참조)과 연결되는 제 2 데이터 핀 그룹, 제 3 바이트의 데이터 신호들(DATA[15:8])을 전송하는 제 3 버스 라인(도 2의 B2 참조)과 연결되는 제 3 데이터 핀 그룹, 및 제 4 바이트의 데이터 신호들(DATA[15:8])을 전송하는 제 4 버스 라인(도 2의 B3 참조)과 연결되는 제 4 데이터 핀 그룹을 포함한다. 그리고, 컨트롤러(100)는 제 1 데이터 스트로브 신호(DQS[1:0]]를 전송하는 제 1 스트로브 라인(도 2의 SL0 참조)과 연결되는 제 1 스트로브 핀들, 및 제 2 데이터 스트로브 신호(DQS[3:2]]를 전송하는 제 2 스트로브 라인(도 2의 SL1 참조)과 연결되는 제 2 스트로브 핀들을 포함한다. 또한, 컨트롤러(100)는 제 1 데이터 마스크 신호((DQM[1:0]])를 전송하는 제 1 마스크 라인(도 2의 ML0 참조)과 연결되는 제 1 마스크 핀들, 및 제 2 데이터 마스크 신호(DQM[3:2])를 전송하는 제 2 마스크 라인(도 2의 ML1 참조)과 연결되는 제 2 마스크 핀들을 포함한다. 이에 더하여, 컨트롤러(100)는 제 1 칩 선택 신호(CS0)를 전송하는 제 1 칩 선택 라인(도 2의 CSL0 참조)과 연결되는 제 1 칩 선택 핀과, 제 2 칩 선택 신호(CS1)을 전송하는 제 2 칩 선택 라인(도 2의 CSL1 참조)과 연결되는 제 2 칩 선택 핀을 포함한다. 이에 더하여, 컨트롤러(100)는 제어 신호들(BA, WE, RAS, CAS), 어드레스 신호(ADDR), 온-다이-터미네이션 신호(ODT) 및 리셋 신호(RESET)를 출력하는 입출력 핀들을 포함한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치에서 컨트롤러와 메모리 장치들 간의 연결을 보여주는 도면이다.
본 발명의 실시예들에 따르면, 반도체 장치는 컨트롤러(100)와 메모리 장치들(110, 120, 130, 140) 사이에 구비되는 별도의 로직 소자 없이, 배선을 통해 컨트롤러(100)와 메모리 장치들(110, 120, 130, 140)을 직접 연결하여 메모리 장치들에 액세스(access)할 수 있다.
상세하게, 도 2를 참조하면, 컨트롤러(100)의 제 1 및 제 2 데이터 핀 그룹들이 제 1 및 제 2 버스 라인들(B0, B1)을 통해 제 1 및 제 3 메모리 장치들(110, 130)에 공통으로 연결될 수 있다. 컨트롤러(100)의 제 3 및 제 4 데이터 핀 그룹들이 제 3 및 제 4 버스 라인들(B2, B3)을 통해 제 2 및 제 4 메모리 장치들(120, 140)에 공통으로 연결될 수 있다. 그리고, 컨트롤러(100)의 제 1 칩 선택 핀이 제 1 칩 선택 라인(CSL0)을 통해 제 1 및 제 2 메모리 장치들(110, 120)에 공통으로 연결될 수 있으며, 제 2 칩 선택 핀이 제 2 칩 선택 라인(CSL1)을 통해 제 3 및 제 4 메모리 장치들(130, 140)에 공통으로 연결될 수 있다. 즉, 컨트롤러(100)에 의해 복수의 메모리 장치들(110, 120, 130, 140)이 2개씩 쌍으로 선택될 수 있다.
보다 상세하게, 제 1 바이트 데이터 신호들(DATA[7:0])은 제 1 버스 라인(B0)을 통해 제 1 및 제 3 메모리 장치들(110, 130)의 하위 데이터 핀 그룹(DQL)에 입력될 수 있다. 제 2 바이트 데이터 신호들(DATA[15:8])은 제 2 버스 라인(B1)을 통해 제 1 및 제 3 메모리 장치들(110, 130)의 상위 데이터 핀 그룹(DQU)에 입력될 수 있다. 그리고, 제 3 바이트 데이터 신호들(DATA[23:16])은 제 3 버스 라인(B2)을 통해 제 2 및 제 4 메모리 장치들(120, 140)의 하위 데이터 핀 그룹(DQL)에 입력될 수 있다. 제 4 바이트 데이터 신호들(DATA[31:24])은 제 4 버스 라인(B3)을 통해 제 2 및 제 4 메모리 장치들(120, 140)의 상위 데이터 핀 그룹(DQU)에 입력될 수 있다.
제 1 데이터 스트로브 신호(DQS[1:0]]가 제 1 스트로브 라인(SL0)을 통해 제 1 및 제 3 메모리 장치들(110, 130)의 데이터 스트로브 핀들(DQS)에 입력될 수 있으며, 제 2 데이터 스트로브 신호(DQS[3:2])가 제 2 스트로브 라인(SL1)을 통해 제 2 및 제 4 메모리 장치들(120, 140)의 데이터 스트로브 핀들(DQS)에 입력될 수 있다. 이와 유사하게, 제 1 데이터 마스크 신호((DQM[1:0]])가 제 1 마스크 라인(ML0)을 통해 제 1 및 제 3 메모리 장치들(110, 130)의 데이터 마스크 핀들(DQM)에 입력될 수 있으며, 제 2 데이터 마스크 신호(DQM[3:2])가 제 2 마스크 라인(ML1)을 통해 제 2 및 제 4 메모리 장치들(120, 140)의 데이터 마스크 핀들(DQM)에 입력될 수 있다.
제 1 칩 선택 신호(CS0)가 제 1 칩 선택 라인(CSL0)을 통해 제 1 및 제 2 메모리 장치들(110, 120)의 칩 선택 핀(CS)에 입력될 수 있으며, 제 2 칩 선택 신호(CS1)가 제 2 칩 선택 라인(CSL1)을 통해 제 3 및 제 4 메모리 장치들(130, 140)의 칩 선택 핀(CS)에 입력될 수 있다. 즉, 제 1 칩 선택 신호(CS0)에 의해 제 1 및 제 2 메모리 장치들(110, 120)에 액세스 할 수 있으며, 제 2 칩 선택 신호(CS1)에 의해 제 3 및 제 4 메모리 장치들(130, 140)에 액세스 할 수 있다.
나아가, 일 실시예에 따르면, 제 1 및 제 3 메모리 장치들(110, 130)에 제 1 및 제 2 바이트 데이터 신호들(DATA[7:0], DATA[15:8])이 입력되되, 데이터 신호는 비트 단위로 스왑될 수 있다. 이와 마찬가지로, 제 2 및 제 4 메모리 장치들(120, 140)에 제 2 및 제 3 바이트 데이터 신호들(DATA[23:16], DATA[31:24])이 입력되되, 데이터 신호는 비트 단위로 스왑될 수 있다. 이에 대해 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여 보다 상세히 설명한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치에서 컨트롤러와 메모리 장치들 간의 연결을 보여주는 도면이다.
본 발명의 실시예들에 따르면, 바이트 단위의 버스 라인(B0~B3)과 메모리 장치의 데이터 핀 그룹들(DQL, DQU) 간의 스왑이 가능하다. 즉, 도 3에 도시된 바와 같이, 제 1 바이트 데이터 신호들(DATA[7:0])은 제 1 버스 라인(B0)을 통해 제 1 및 제 3 메모리 장치들(110, 130)의 상위 데이터 핀 그룹(DQU)에 입력될 수 있다. 제 2 바이트 데이터 신호들(DATA[15:8])은 제 2 버스 라인(B1)을 통해 제 1 및 제 3 메모리 장치들(110, 130)의 하위 데이터 핀 그룹(DQL)에 입력될 수 있다. 그리고, 제 3 바이트 데이터 신호들(DATA[23:16])은 제 3 버스 라인(B2)을 통해 제 2 및 제 4 메모리 장치들(120, 140)의 상위 데이터 핀 그룹(DQU)에 입력될 수 있다. 제 4 바이트 데이터 신호들(DATA[31:24])은 제 4 버스 라인(B3)을 통해 제 2 및 제 4 메모리 장치들(120, 140)의 하위 데이터 핀 그룹(DQL)에 입력될 수 있다.
나아가, 일 실시예와 마찬가지로, 상위 및 하위 데이터 핀 그룹들(DQL, DQU)에 입력되는 바이트 단위의 데이터 신호들은, 비트 단위로 스왑될 수 있다. 이에 대해 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여 보다 상세히 설명한다.
도 4a, 도 4b, 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치에서 컨트롤러의 데이터 핀들과 메모리 장치의 데이터 핀들 간의 스왑(swap)을 보여주는 도면이다.
도 4a, 도 4b, 도 5a 및 도 5b를 참조하면, 제 1 내지 제 4 메모리 장치들(110, 120, 130, 140)은 16비트 메모리 장치일 수 있으며, 상위 및 하위 데이터 핀들(DQL0~DQL7, DQU0~DQU7)을 포함할 수 있다. 그리고, 제 1 내지 제 4 메모리 장치들(110, 120, 130, 140)은 제덱(JEDEC) 등의 표준에 의해 결정된 데이터 핀 배열을 가질 수 있다.
일 실시예에 따르면, 제 1 바이트 데이터 신호(도 2의 DATA[7:0] 참조)를 전송하는 제 1 버스 라인(도 2의 B0 참조)은 제 1 내지 제 8 데이터 라인들(DL0~DL7)을 포함한다. 그리고, 제 1 바이트 데이터 신호(DATA[7:0])는 제 1 및 제 3 메모리 장치들(110, 130)에 스왑되어 입력될 수 있다.
도 4a 및 도 4b를 참조하면, 동일한 데이터 핀 배열을 갖는 제 1 및 제 3 메모리 장치들(110, 130)의 제 1 하위 데이터 핀들(DQL0)에 서로 다른 데이터 라인들(DL2, DL4)이 연결될 수 있다. 예를 들어, 제 1 메모리 장치(110)의 제 1 하위 데이터 핀(DQL0)에 제 3 데이터 라인(DL2)이 연결될 수 있으며, 제 3 메모리 장치(130)의 제 1 하위 데이터 핀(DQL0)에 제 5 데이터 라인(DL4)가 연결될 수 있다.
다시 말해, 컨트롤러(도 1의 100 참조)에서 출력된 하나의 데이터 신호는 제 1 및 제 3 메모리 장치들(110, 130)의 서로 매칭되지 않은 서로 다른 데이터 핀들에 입력될 수 있다. 즉, 도 4a 및 도 4b에 도시된 바와 같이, 컨트롤러(도 1의 100 참조)에서 출력된 제 1 데이터 신호(DATA0)는 제 1 데이터 라인(DL0)을 통해, 제 1 메모리 장치(110)의 제 3 하위 데이터 핀(DQL2)과 제 3 메모리 장치(130)의 제 4 하위 데이터 핀(DQL3)에 입력될 수 있다. 즉, 컨트롤러(도 1의 100 참조)에서 출력된 제 1 데이터 신호(DATA0)를 전송하는 제 1 데이터 라인(DL0)은 제 1 및 제 3 메모리 장치들(110, 130)의 서로 다른 데이터 핀들(DQL2, DQL3)에 연결될 수 있다. 그리고, 제 1 칩 선택 신호(도 2의 CS0 참조)가 인에이블될 때, 제 1 데이터 신호(DATA0)는 제 1 데이터 라인(DL0)을 통해 제 1 메모리 장치(110)의 제 3 하위 데이터 핀(DQL2)에 입력될 수 있다. 제 2 칩 선택 신호(CS1)가 인에이블될 때, 제 1 데이터 신호(DATA0)는 제 1 데이터 라인(DL0)을 통해 제 3 메모리 장치(130)의 제 4 하위 데이터 핀(DQL3)에 입력될 수 있다.
제 2 내지 제 8 데이터 라인들(DL1~DL7)도, 도면에 도시된 것처럼, 제 1 및 제 3 메모리 장치들(110, 130)에 스왑되어 연결될 수 있다.
이와 마찬가지로, 제 2 바이트 데이터 신호(도 2의 DATA[15:8])를 전송하는 제 2 버스 라인(도 2의 B1 참조)은 제 9 내지 제 16 데이터 라인들(DL8~DL15)을 포함한다. 컨트롤러(도 1의 100 참조)에서 출력된 제 9 데이터 신호(DATA8)를 전송하는 제 9 데이터 라인(DL8)은 제 1 메모리 장치(110)의 제 3 상위 데이터 핀(DQU2)과, 제 3 메모리 장치(130)의 제 4 상위 데이터 핀(DQU3)에 연결될 수 있다. 그리고, 제 1 칩 선택 신호(도 2의 CS0 참조)가 인에이블될 때, 제 9 데이터 신호(DATA8)는 제 9 데이터 라인(DL8)을 통해 제 1 메모리 장치(110)의 제 3 상위 데이터 핀(DQU2)에 입력될 수 있다. 제 2 칩 선택 신호(CS1)가 인에이블될 때, 제 9 데이터 신호(DATA8)는 제 9 데이터 라인(DL8)을 통해 제 3 메모리 장치(130)의 제 4 상위 데이터 핀(DQU3)에 입력될 수 있다.
제 10 내지 제 16 데이터 라인들(DL9~DL15)도, 도면에 도시된 것처럼, 제 1 및 제 3 메모리 장치들(110, 130)에 스왑되어 연결될 수 있다.
이와 같이 데이터 라인들(DL0~DL7, DL8~DL15)이 스왑되어 데이터 핀들에 연결될 때, 동일한 데이터 신호가 입력되는 데이터 핀들은 PCB 기판 상에서 인접할 수 있다. 즉, 제 1 데이터 라인(DL0)이 연결되는 제 1 메모리 장치(110)의 제 3 하위 데이터 핀(DQL2)과 제 3 메모리 장치(130)의 제 4 하위 데이터 핀(DQL3)은 평면적 관점에서 인접하게 위치할 수 있다. 그러므로, 다른 실시예에서, 제 1 데이터 라인(DL0)이 연결되는 데이터 핀들은 제 1 메모리 장치(110)의 제 3 하위 데이터 핀(DQL2)과 제 3 메모리 장치의 제 4 하위 데이터 핀(DQL3)이 아닌 다른 데이터 핀들일 수 있다.
도 5a 및 도 5b를 참조하면, 제 3 및 제 4 바이트 데이터 신호들(DATA[23:16], DATA[31:24])은 제 2 및 제 4 메모리 장치들(120, 140)에 스왑되어 입력될 수 있다.
일 실시예에 따르면, 제 3 바이트 데이터 신호(도 2의 DATA[23:16])를 전송하는 제 3 버스 라인(도 2의 B2 참조)은 제 17 내지 제 24 데이터 라인들(DL16~DL23)을 포함한다. 컨트롤러(도 1의 100 참조)에서 출력된 제 17 데이터 신호(DATA16)를 전송하는 제 17 데이터 라인(DL16)은 제 2 메모리 장치(120)의 제 3 하위 데이터 핀(DQL2)과, 제 4 메모리 장치(140)의 제 4 하위 데이터 핀(DQL3)에 연결될 수 있다. 그리고, 제 1 칩 선택 신호(도 2의 CS0 참조)가 인에이블될 때, 제 17 데이터 신호(DATA16)는 제 17 데이터 라인(DL16)을 통해 제 2 메모리 장치(120)의 제 3 하위 데이터 핀(DQL2)에 입력될 수 있다. 제 2 칩 선택 신호(CS1)가 인에이블될 때, 제 17 데이터 신호(DATA16)는 제 17 데이터 라인(DL16)을 통해 제 4 메모리 장치(140)의 제 4 하위 데이터 핀(DQL3)에 입력될 수 있다.
제 4 바이트 데이터 신호(도 2의 DATA[31:24])를 전송하는 제 4 버스 라인(도 2의 B3 참조)은 제 25 내지 제 32 데이터 라인들(DL24~DL31)을 포함한다. 또한, 제 25 내지 제 32 데이터 라인들(DL24~DL31)도 도면에 도시된 것처럼, 제 2 및 제 4 메모리 장치들(120, 140)에 스왑되어 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 개략 단면도이다. 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타내는 평면도이다.
도 6 및 도 7을 참조하면, 컨트롤러(100) 및 복수의 메모리 장치들(110, 120, 130, 140)은 다양한 형태들의 패키징 방법을 이용하여 패키지 기판(150)에 실장될 수 있다. 예를 들어, 컨트롤러(100) 및 복수의 메모리 장치들(110, 120, 130, 140)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack Package(TQFP), Small Outline Integrated Circuit(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack Package(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
일 실시예에 따르면, 패키지 기판(150)은 서로 대향하는 전면(151) 및 후면(153)을 가질 수 있으며, 전면(151) 및 후면(153)에 실장된 복수의 배선 라인들과 내부에 포함된 내부 배선을 포함할 수 있다.
일 실시예에 따르면, 복수의 메모리 장치들(110, 120, 130, 140)이 패키지 기판(150)의 전면(151)과 후면(153)에 실장될 수 있다. 예를 들어, 제 1 및 제 2 메모리 장치들(110, 120)이 패키지 기판(150)의 전면(151)에 실장될 수 있다. 그리고, 제 3 및 제 4 메모리 장치들(130, 140)이 패키지 기판(150)의 후면(153)에 실장될 수 있다. 컨트롤러(100)는 패키지 기판(150)의 전면(151) 또는 후면(153)에 실장될 수 있다. 이에 더하여, 패키지 기판(150)의 전면(151)에 실장되는 메모리 장치들(110, 120)과, 패키지 기판(150)의 후면(153)에 실장되는 메모리 장치들(130, 140)은 수직적으로 어긋나게 배치될 수 있다.
일 실시예에 따르면, 제 1 내지 제 4 메모리 장치들(110, 120, 130, 140)이 동일한 배열의 입출력 핀들을 가질 때, 제 3 및 제 4 메모리 장치들(130, 140)은 제 1 및 제 2 메모리 장치들(110, 120)에 대해 180도 회전되어 패키지 기판(150)의 후면(153)에 실장될 수 있다.
복수의 메모리 장치들(110, 120, 130, 140)을 패키지 기판(150)에 실장할 때, 동일한 위치에 배치된 데이터 핀들의 위치가 패키지 기판(150) 상에서 다를 수 있다. 상세히 설명하면, 도 7에 도시된 것처럼, 제 1 및 제 3 메모리 장치들(110, 130)이 패키지 기판(150)의 전면(151)과 후면(153)에 각각 실장되므로, 제 1 메모리 장치(110)의 입출력 핀들(즉, 데이터 핀들)과, 제 3 메모리 장치(130)의 입출력 핀들(즉, 데이터 핀들)이 서로 미러(mirror) 대칭될 수 있다.
나아가, 도 2를 참조하여 설명한 것처럼, 컨트롤러(100)와 제 1 및 제 3 메모리 장치들(110, 130)이 제 1 및 제 2 버스 라인들(도 2의 B0, B1 참조)을 통해 공통으로 연결될 수 있으며, 컨트롤러(100)와 제 2 및 제 4 메모리 장치들(120, 140)이 제 2 및 제 3 버스 라인들(도 2의 B2, B3 참조)을 통해 공통으로 연결될 수 있다.
예를 들어, 컨트롤러(100)와 복수의 메모리 장치들(110, 120, 130, 140)을 패키지 기판(150) 상에서 연결할 때, 어느 하나의 데이터 신호는 메모리 장치들(110, 120, 130, 140)의 동일한 데이터 핀들에 전송될 수 있다. 다시 말해, 컨트롤러(100)의 제 1 데이터 핀은 메모리 장치들(110, 120, 130, 140)의 제 1 데이터 핀들에 대응되도록 연결될 수 있다. 그러나, 패키지 기판(150) 상에서 메모리 장치들(110, 120, 130, 140)이 배치되는 위치가 서로 다르므로, 컨트롤러(100)로부터 제 1 메모리 장치(110)까지의 거리와, 제 3 메모리 장치(130)까지의 거리가 달라진다. 이에 따라, 패키지 기판(150)에 실장되는 데이터 라인들의 거리를 다르게 할 경우, 전송 신호에 스큐(skew)가 발생하므로, 데이터 라인들의 길이를 동일하게 유지하면서, 컨트롤러(100)와 제 1 및 제 3 메모리 장치들(110, 130)을 연결하여야 한다. 이 때문에, 불필요하게 데이터 라인들의 길이가 길어져, 패키지 기판(150)에 데이터 라인들을 디자인(design)하는데 어려움이 있다. 예를 들어, 평면적 관점에서, 제 1 및 제 3 메모리 장치들의 일부분들이 중첩(overlap)되므로, 동일한 데이터 핀들(예를 들어, P2, P2') 서로 이격될 수 있다. 따라서, 컨트롤러(100)로부터 데이터 신호(DATA0)를 전송하는 데이터 라인을 동일한 데이터 핀들(P2, P2')에 동일한 배선 길이로 연결하는 것이 어려울 수 있다.
한편, 본 발명의 실시예에 따르면, 제 1 및 제 3 메모리 장치들(110, 130)이 미러 대칭적으로 배치될 때, 도 7에 도시된 것처럼, 제 1 데이터 신호(DATA0)를 전송하는 제 1 데이터 라인(DL0)이 제 1 메모리 장치(110)의 제 1 데이터 핀(P2)에 연결될 수 있다. 그리고, 제 1 메모리 장치(110)의 제 1 데이터 핀(P2)은 패키지 기판(150)에 구비된 내부 배선(ICL)을 통해 제 3 메모리 장치(130)의 제 2 데이터 핀(예를 들어, P8)에 연결시킬 수 있다. 여기서, 제 3 메모리 장치(130)의 제 2 데이터 핀(P8)은 제 1 메모리 장치(110)의 제 1 데이터 핀(P2)과 최단 거리에 배치되는 데이터 핀일 수 있다. 상세하게, 제 1 메모리 장치(110)의 제 1 데이터 핀(P2)과 제 3 메모리 장치(130)의 데이터 핀들 간의 거리들보다, 제 1 메모리 장치(110)의 제 1 데이터 핀(P2)과 제 3 메모리 장치(130)의 제 2 데이터 핀(P8)의 거리가 짧을 수 있다. 즉, 본 발명의 실시예들에 따르면, 동일한 데이터 신호가 인가되는 제 1 및 제 3 메모리 장치들(110, 130)의 데이터 핀들은 패키지 기판(150) 상에서 인접하게 위치할 수 있다.
이에 더하여, 메모리 장치들(110, 120, 130, 140)이 고주파(예를 들어, 400MHz 이상)에서 동작할 때, 데이터 라인들을 통해 전송되는 신호가 임피던스 부정합(mismatching)에 의해 신호 신뢰성(signal integrity)이 저하될 수 있다. 이에 따라, 신호 신뢰성을 향상시키기 위해, 메모리 장치들(110, 120, 130, 140)은 온-다이-터미네이션(ODT) 회로를 포함할 수 있다. 그러나, ODT 회로를 사용하는 경우, 메모리 장치들(110, 120, 130, 140)이 고속 동작할 때 드라이버 강도(driver strength)를 증가시키는 저항이 선택될 수 있으며, 이러한 경우 전류 소모가 증가할 수 있다.
한편, 본 발명의 실시예들에 따르면, 복수의 메모리 장치들(110, 120, 130, 140)로 데이터 신호들을 전송할 때, 컨트롤러(도 1의 100 참조)의 ODT 신호는 디스에이블되어, 메모리 장치들(110, 120, 130, 140)의 ODT 회로를 사용하지 않고, 컨트롤러(100)의 데이터 신호들이 복수의 메모리 장치들(110, 120, 130, 140)에 입력될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치가 적용되는 사용자 장치를 나타내는 도면이다. 도 9는 본 발명의 실시예들에 따른 반도체 장치가 적용되는 사용자 장치를 개략적으로 보여주는 블록도이다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템 및 반도체 장치가 적용되는 모바일/스마트(mobile/smart phone) 폰(1000)을 도시한다. 다른 예로, 발명의 실시예들에 따른 메모리 시스템 및 반도체 장치는 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 9를 참조하면, 본 발명의 예시적인 실시예에 따른 사용자 장치(1000)은 마이크로프로세서(1100), 사용자 인터페이스(1200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 본 발명의 실시예에 따른 메모리 시스템(1400)을 포함한다.
본 발명에 따른 사용자 장치가 모바일 장치인 경우, 사용자 장치의 동작 전압을 공급하기 위한 배터리(1500)가 추가적으로 제공될 수 있다. 나아가, 도면에는 도시되지 않았지만, 본 발명에 따른 사용자 장치에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 대향하는 전면 및 후면을 갖는 패키지 기판;
    데이터 핀들을 가지며, 상기 패키지 기판의 상기 전면에 실장된 제 1 메모리 장치;
    상기 제 1 메모리 장치와 동일한 배열의 데이터 핀들을 가지며, 상기 패키지 기판의 상기 후면에 실장된 제 2 메모리 장치; 및
    상기 제 1 및 제 2 메모리 장치들에 공통으로 데이터 신호들을 제공하는 컨트롤러를 포함하되,
    상기 제 1 메모리 장치의 상기 제 1 데이터 핀과 상기 제 2 메모리 장치의 상기 제 2 데이터 핀에 상기 컨트롤러로부터 동일한 데이터 신호가 제공되되, 상기 제 1 메모리 장치의 상기 제 1 데이터 핀과 상기 제 2 메모리 장치의 상기 제 2 데이터 핀 간의 거리는, 상기 제 2 메모리 장치의 상기 제 2 데이터 핀을 제외한 나머지 데이터 핀들과 상기 제 1 메모리 장치의 상기 제 1 데이터 핀과 간의 거리들보다 짧은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 장치의 데이터 핀들과 상기 제 2 메모리 장치의 데이터 핀들은 미러 대칭되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 메모리 장치의 제 1 데이터 핀과 상기 제 2 메모리 장치의 제 1 데이터 핀은 상기 패키지 기판에 구비된 내부 배선을 통해 연결되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 장치들은 제 1 내지 제 2n(여기서, n은 정수) 데이터 핀들을 구비하되,
    상기 컨트롤러에서 출력되는 상기 입출력 신호들 중 어느 하나는, 데이터 라인을 통해 상기 제 1 메모리 장치의 제 1 데이터 핀과, 상기 제 2 메모리 장치의 제 1 데이터 핀을 제외한 나머지 핀들 중 어느 하나에 입력되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 1 및 제 2 메모리 장치들로 ODT 신호를 제공하되, 상기 데이터 신호들이 상기 제 1 및 제 2 메모리 장치들로 전송될 때 상기 ODT 신호는 디스에이블되는 반도체 장치.
  6. 동일한 배열의 데이터 핀들을 갖는 제 1 및 제 2 메모리 장치들;
    상기 제 1 및 제 2 메모리 장치들로 데이터 신호들을 전송하는 컨트롤러; 및
    상기 데이터 신호들이 상기 제 1 및 제 2 메모리 장치들에 스왑되어 전송되도록, 상기 컨트롤러와 상기 제 1 및 제 2 메모리 장치들 사이에 연결된 데이터 라인들을 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 데이터 신호들 중 어느 하나는 상기 제 1 및 제 2 메모리 장치들에서 서로 다른 위치에 배치된 상기 데이터 핀들로 입력되는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 메모리 장치들은 제 1 내지 제 2n(여기서, n은 정수) 데이터 핀들을 구비하되,
    상기 컨트롤러에서 출력되는 상기 데이터 신호들 중 어느 하나는, 상기 데이터 라인을 통해 상기 제 1 메모리 장치의 제 1 데이터 핀과, 상기 제 2 메모리 장치의 제 1 데이터 핀을 제외한 나머지 핀들 중 어느 하나에 입력되는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 메모리 장치의 상기 제 1 데이터 핀과 상기 제 2 메모리 장치의 상기 제 2 데이터 핀에 상기 컨트롤러로부터 동일한 데이터 신호가 제공되되,
    상기 제 1 메모리 장치의 상기 제 1 데이터 핀과 상기 제 2 메모리 장치의 상기 제 2 데이터 핀 간의 거리는, 상기 제 2 메모리 장치의 상기 제 2 데이터 핀을 제외한 나머지 데이터 핀들과 상기 제 1 메모리 장치의 상기 제 1 데이터 핀과 간의 거리들보다 짧은 반도체 장치.
  10. 제 6 항에 있어서,
    상기 컨트롤러는 ODT(On-Die-Termination) 신호를 제공하되, 상기 데이터 신호가 상기 제 1 및 제 2 메모리 장치들로 전송될 때 상기 ODT 신호는 디스에이블되는 반도체 장치.
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