JP3820843B2 - 方向性結合式メモリモジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数の素子が同一の伝送線に接続されデータ転送を行うバス伝送の高速化技術に関する。特に、信号伝達に必要な信号生成器（方向性結合器）を内蔵するメモリモジュールに関する。
【０００２】
【従来の技術】
多数のノードが接続され高速にデータを転送するためのバス方式として特開平７−１４１０７９の非接触バス配線があった。従来技術の基本方式を図３に示す。従来技術では２ノード間のデータ転送をクロストークすなわち方向性結合器を用いて行っていた。すなわち、バスマスタ１０−１とスレーブ１０−２〜１０−８との間の転送を２線間すなわち配線１−１と１−２〜１−８との間のクロストークを用いて転送する技術である。従来技術はバスマスタ１０−１とスレーブ１０−２〜１０−８との間の転送、すなわちメモリとメモリコントローラ間のデータ転送に適している。
【０００３】
【発明が解決しようとする課題】
しかし、従来技術の特開平７−１４１０７９では方向結合器が占める配線長がモジュール間隔を決めていた。そのため、モジュールの間隔を短縮するには方向性結合器の配線長を短くする必要があるが、配線長の短縮は伝送の効率すなわち結合度を下げる原因となるので、ある一定の間隔以下にすることができなかった。そのため、メモリモジュール間の間隔を狭くすることでメモリの高密度実装を行うことが第１の課題である。
【０００４】
第２の課題として、方向性結合器を用いたＲＴＺ(Return To Zero)方式の信号伝送に対して数個のチップしか接続できない。即ち、方向性結合器で生成される信号レベルが小さいため、多数のチップを接続できないという課題がある。具体的には、多数のチップを搭載するとチップの持つ入力静電容量が多くなってＲＴＺ信号レベルが低下してしまうため、更に、配線のための分岐が生じ反射歪みが大きくなるため、上記の問題が生じる。このように、方向性結合器を用いたバスでは多バンク構成などの大容量メモリモジュールを構成できないという課題がある。
【０００５】
また、第３の課題として、高速データ伝送において伝送速度が増すにつれて表皮効果など周波数依存性のある効果により波形が鈍るという課題がある。これはパルス波形の立上り、立下がりの肩の部分が鈍るという現象で、この影響は、パルス波形をレシーバにて取り込む際にスキューの増大となって現れる。すなわち、レシーバに入力されるパルス波形の肩が鈍っているために、レシーバの基準電圧（Vref）を超え、または下回る時間が増大し、結果としてレシーバの取り込み時間が増大してスキューの増大の原因となる。
【０００６】
表皮効果がパルスの肩を鈍らせる理由として以下のように説明できる。
【０００７】
高速パルスはその遷移（立上り・立ち下がり）時間の逆数に応じて高周波成分を持つ。 例えば、遷移時間Ｔｒを持つパルスが持つ帯域（ｆｋｎｅｅ）は次式で表される。
【０００８】
【数１】
ｆknee＝0.35/Tr （数１）
このため、１Ｇｂｐｓのパルスを伝送する場合、その３０％が遷移時間とするとｆｋｎｅｅ＝０．３５／（０．３［ｎｓ］）〜１ＧＨｚである。この時の表皮効果による抵抗増加分を計算してみる。
【０００９】
20 [℃]における銅の体積抵抗率ρは1.72×１０^-8 [Ω・m]であり、標準的に用いられている基板の配線（配線幅0.1 [mm]、配線厚み0.030[mm]）の場合ではＤＣの抵抗値5.7［ｍΩ／ｍｍ］となる。又、表皮効果による単位長さ当たりの抵抗は、
【００１０】
【数２】
ｒ＝２．６×１０＾−６√ｆ ［Ω／ｍｍ］ （数２）
であり、１ＧＨｚでは、
【００１１】
【数３】
ｒ＝８２［ｍΩ／ｍｍ］ （数３）
となり、ＤＣの抵抗値６［ｍΩ／ｍｍ］と比べると、抵抗は遷移時間では１３倍に増加している。ここで、記号^はべき乗を表わす。
【００１２】
すなわち、遷移時間のみ高抵抗となるのでこれにより波形が鈍ることになる。これは高周波数ほど抵抗成分が大きくなり立上り・立ち下がり時に影響が大きいためである。これを克服する技術として、ドライバによって、遷移時（立上り・立下がり）のパルス波形を急峻にする手法がある。例えば "Limits of Electrical Signaling (Transmitter Equalization)";IEEE HOT interconnect V (1997,9/21-23),pp48にドライバ（transmitter)のDAC(Digital Analog Converter)を用いた等化器の方式が記載されている。この等化器では、ドライバによって、鈍り量に応じて逆に急峻に遷移波形を変化させている。この技術を用いた場合では、ドライバ制御が複雑になり、ＬＳＩに多数の素子を搭載することが難しいかった。
【００１３】
第４の課題として、複数のメモリモジュールはメモリコントローラからみてそれぞれの実装位置が近いか遠いかに応じて信号伝搬遅延時間差があった。その結果、リードデータとライトデータに時間差が生じる。チップの配置場所によってデータの到達時間が異なることを補正するには、システム設計に非常な困難さをもたらすため、この時間差を無くすことが課題である。
【００１４】
【課題を解決するための手段】
第１の課題を解決するための手段として、メモリコントローラからの配線（メインライン）をメモリモジュール内に取り込み、このメモリモジュール内のメインラインに対して方向結合器を形成する。すなわち、マザーボードから方向性結合器をモジュール内に移すことで、方向性結合器の長さに制限されずにモジュール間のピッチをより短くでき高密度実装が可能となる。
【００１５】
第２の課題を解決するための手段として、ＲＴＺ信号とＮＲＺ(Non Return Zero)信号を変換する変換回路（トランシーバ）をメモリモジュール上に設けて、メモリモジュールが搭載されるマザーボード上には従来技術の方向性結合器を構成し、配線長が長いメモリコントローラとメモリモジュールとの間のデータの転送は方向性結合器を用いて行い、メモリモジュールに配置されたトランシーバによりＲＴＺ信号をＮＲＺ信号に復調し、配線長の短いメモリモジュール内ではＮＲＺ信号を用いてデータ転送することで、方向性結合器を用いたバスにおいても多数のチップを接続でき、多バンク構成などの大容量メモリモジュールを構成できる。
【００１６】
第３の課題を解決するための手段として、前方クロストークを生成できる方向性結合器をＴ字型に構成して後方クロストーク成分と前方クロストーク成分をＮＲＺ信号の遷移時間に重畳することにより、波形を急峻にできるので表皮効果などの波形鈍りが補正される。その結果、ドライバに特別な制御を施す必要が無く、ＬＳＩの構成が単純になる。
【００１７】
第４の課題を解決するための手段として、メモリコントローラからそれぞれ異なる位置に配置されている複数のメモリチップが同一の信号に方向性結合器により接続されている配線を折り返し、リードサイクルとライトサイクルとで折り返された配線の２つの終端部との接続を切り換えることで、場所による遅延差を無くすことができ、設計が容易になる。また、これを可能にするために、上記の第３の課題を解決するための手段のように、Ｔ字型に方向性結合器を接続し、両方向に信号が生成される特性を利用している。
【００１８】
【発明の実施の形態】
第１の実施例を図１を用いて説明する。
【００１９】
メモリコントローラ(以下MC: Memory Controllor)１０−１はメモリコントローラ制御機構を有するＬＳＩチップであり、メモリモジュール２−２〜２−４にはメモリチップ１０−２〜１０−７が搭載されている。図１はマザーボード１と呼ばれるプリント配線板(Printed Circuit Board)の断面であり、マザーボード１にはＭＣ１０−１とメモリモジュール２−２〜２−４が実装されている。そして、ＭＣ１０−１とメモリモジュール２−２〜２−４内のメモリチップ１０−２〜１０−７との間でデータ転送を可能とする配線を有している。また、メモリモジュール２−２〜２−４はコネクタｄ２〜ｄ４を介してマザーボードに接続されている。
【００２０】
ＭＣ１０−１はメモリチップ１０−２〜１０−７に対するデータの読み書き（リード・ライト）の動作を行う。この読み書きのためのデータ転送用配線１−１〜１−７の中で特にＭＣ１０−１に接続される配線１−１をメインライン(main line)と呼ぶ。
【００２１】
配線１−１〜１−７は、それぞれ一方の端をＭＣ１０−１ならびにメモリチップ１０−２〜１０−７に接続され、他方の端は終端抵抗Ｒｔｔを介して終端電圧Ｖｔｔに接続されている。この終端電圧Ｖｔｔに接続されている終端抵抗Ｒｔｔを黒い四角（■）で表した。この終端抵抗はそれぞれ配線１−１〜１−７の持つ配線特性インピーダンスとほとんど同じ値の抵抗値を持つ。このため、配線１−１〜１−７からの信号はこの終端部で吸収され反射が生じないよう動作する。
【００２２】
ＭＣ１０−１とメモリチップ１０−２〜１０−７間のデータ転送は反転した”Ｃ”字で表された方向性結合器Ｃ２〜Ｃ７で行われる。この方向性結合器は特開平７−１４１０７９記載のものと等価である。この従来技術では、２ノード間のデータ転送を２並行配線間の結合であるクロストーク（方向性結合器）を用いて行っている。このため、ＭＣ（バスマスタ）１０−１とメモリチップ（バススレーブ）１０−２〜１０−７との間の転送を２線間すなわち、メインライン１−１と配線１−２〜１−７と間のクロストークを用いて転送する。このクロストーク信号はドライブパルスのエッジに対して生成され、ある時間後、終端電圧に戻る。この為、ドライブ信号が矩形波であるＮＲＺ信号であれば方向性結合器により生成される信号はＲＴＺ信号とみなされ、方向性結合器はＮＲＺ信号からＲＴＺ信号への変換器として動作する。
【００２３】
モジュール２−２〜２−４内に於いて、方向性結合器Ｃ２〜Ｃ７はそれぞれがメインライン１−１の信号伝搬の方向に対して同じ向きになるように配線されており、ＭＣ１とメモリチップ１−２〜１−７との間のデータ転送が何れの結合器に於いても後方クロストークを用いて行われるよう配線されている。すなわち、モジュール２−２〜２−４内の結合器Ｃ２，Ｃ４，Ｃ６と、結合器Ｃ３，Ｃ５，Ｃ７とでは配線が反対方向であるがメインライン１−１上の信号伝搬方向に対する方向は同じ後方となっており、結合器Ｃ２〜Ｃ７では何れに於いても後方クロストークが生じるよう配置されている。当然これは全てが前方クロストークを用いるように構成しても良い。
【００２４】
モジュール２−２の基板内にはメインライン１−１とこれに結合する配線１−２、１−３があり、これらがそれぞれメモリチップ１０−２、１０−３に接続されている。同様にメモリモジュール２−３、２−４内にもメインライン１−１と結合する配線１−４、１−５と１−６、１−７が配線されている。メインライン１−１はそれぞれのモジュール２−２〜２−４を接続するためのコネクタｄ２〜ｄ４を介してシリアル接続され終端されている。
【００２５】
メモリモジュール２−２〜２−４において、メインライン１−１がコネクタｄ２〜ｄ４の信号ピンを介して折り返すように配線されており、コネクタｄ２〜ｄ４にはメインライン１−１用の信号ピンがそれぞれ１信号あたり２ピン（端子）有ることになる。また、メインライン１−１の持つ特性インピーダンスは、マザーボード１と各メモリモジュール２−２〜２−４とで同じになるように構成されている。このため、マザーボード１とメモリモジュール２−２〜２−４との間をシリアル配線されていてもインピーダンスの乱れによる反射歪みは小さい。
【００２６】
また、システムの構成によっては全てのメモリモジュールをコネクタに搭載する必要がない場合がある。例えば、出荷時には少ないメモリモジュールが搭載された後で、システム拡張のためにメモリ搭載容量を拡充する場合などがこれに当たる。
【００２７】
メインライン１−１は各モジュール２−２〜２−４をシリアルに配線しているため、メモリモジュールが１枚でも無くなるとメインライン１−１は連続して接続されないことになりデータ転送ができなくなる。これに対応するためには、メモリを搭載したモジュールの替わりにメモリを搭載していないダミーの基板をコネクタに挿入すればよい。このダミー基板は端子配置がメモリモジュール２−２〜２−４と同じでかつ、メインライン１−１が分断されないように２つピン間をモジュール上の配線１−１と同じ特性インピーダンスを持つ配線で接続させる。これによりメインライン１−１の配線を途切れさせること無くＭＣ１０−１から終端抵抗まで接続でき、どのモジュール位置に挿してもＭＣ１０−１とメモリチップとの間のデータ転送を行うことが出来る。
【００２８】
また、メモリモジュールは図２のように構成されても良い。図２はメモリモジュール２−２がコネクタｄ２に接続された状態での断面図である。メモリモジュール２−２の基板の表裏に搭載されたメモリチップ１０−２、１０−３はメインライン１−１と結合器Ｃ２、Ｃ３を構成する配線１−２、１−３に接続され、配線１−２，１−３の他方の端は終端されている。
【００２９】
多層基板で構成されたメモリモジュール２−２の一方の信号層で、配線されたメインライン１−１とメモリモジュール２−２が第１の結合器Ｃ２を構成し、このメインライン１−１は結合器Ｃ２を構成した後、ＶＩＡホ−ルを介して折り返され、他方の信号層でメモリモジュール２−２内の第２の結合器Ｃ３を構成するように接続されている。これら２組の結合器Ｃ２，Ｃ３は互いがノイズ源とならないようにグランド・電源層で分離された層構成で配線されている。
【００３０】
従来技術の特開平７−１４１０７９に於いては、図３のようにマザーボード１に搭載されるメモリモジュール２−２〜２−４の間隔（ピッチ）は方向性結合器が連続して配置しているためこの結合器の長さ以下には出来ないという課題があった。
【００３１】
図１のように結合器をメモリモジュール２−２内に設けたことで、マザーボード１に搭載されるメモリモジュール２−２〜２−４の間隔（ピッチ）を結合器の長さと無関係にでき、システムにおける高密度実装が可能となる。
【００３２】
更に、マザーボード１の信号線用の層を低減することができ、マザーボードの低コスト化を図ることができる。
【００３３】
本実施例ではメモリモジュールの枚数はモジュール２−２〜２−４の３枚であるが、それ以上でもそれ以下でも良く、これはシステムの要件により異なる。
【００３４】
第２の実施例を図４を用いて説明する。
【００３５】
本実施例は方向性結合器用のトランシーバを別部品としてメモリモジュール内に設けることで更にメモリモジュールの搭載容量を増加させるものである。
【００３６】
メモリコントローラ(以下MC: Memory Controller)１０−１はメモリコントローラ制御機構を有するＬＳＩチップであり、メモリモジュール２−２〜２−９にはメモリチップ１０−２〜１０−９が複数搭載されている。マザーボード１と呼ばれるプリント配線板(Printed Circuit Board)には、ＭＣ１０−１とメモリモジュール２−２〜２−９が実装され、ＭＣ１０−１とメモリモジュール２−２〜２−９内のメモリチップ１０−２〜１０−９との間でデータを転送する配線を有している。マザーボード１には方向性結合器Ｃ２〜Ｃ９が形成され、これはメインライン１−１と配線１−２〜１−９から構成されている。メモリモジュール２−２〜２−９では、コネクタを介してマザーボード１からの配線１−２〜１−９がそれぞれのトランシーバ３−２〜３−９まで配線されている。
【００３７】
トランシーバ３−１〜３−９はドライバ６ー２とレシーバ５ー１からなり、２種類のバッファ６ー２（ドライバに含まれる）とバッファ５ー１（レシーバに含まれる）の出力制御を行う方向制御機能を有する。図４では、バッファ６ー２は三角形で示され、バッファ５ー１は底辺が２本有る三角形で示されている。
【００３８】
方向性結合器Ｃ２〜Ｃ９はドライブパルスに応じたクロストークを生成する。
【００３９】
バッファ６ー２は通常のディジタル信号（矩形パルス）であるＮＲＺ（Non Return to Zero)信号を入力し、これをＮＲＺ信号で出力する。方向性結合器Ｃ２〜Ｃ９によりＮＲＺ信号からＲＴＺ（Return To Zero）信号へ変換された信号を、バッファ５−１は元のディジタル信号であるＮＲＺ信号へ復調する。すなわち、ＲＴＺ信号からＮＲＺ信号へ変換する作用をする。
【００４０】
メモリモジュール２−１はメモリコントローラ１０−１とトランシーバ３−１を有する。メモリモジュール２−２〜２−9にはメモリチップがそれぞれ複数搭載されており、これらモジュール２−１〜２−9はマザーボード１上にコネクタを介して配置されている。
【００４１】
メインライン１−１はトランシーバ３−１から配線され、方向性結合器を構成しており、他方の端を終端電圧Ｖｔｔに整合終端されている。方向性結合器Ｃ２〜Ｃ９では、メモリモジュール２−２〜２−9内のトランシーバ３−２〜３−９から引き出された配線がメインライン１−１と共に結合器を成している。これらの配線はメインライン１−１と同様に終端電圧Ｖｔｔに整合終端されている。メインライン１−１は図１のようにモジュール内に折り返され平行結合器を構成しても良い。
【００４２】
メモリモジュール２−２〜２−９内の配線２０−２〜２０−９はそれぞれトランシーバ３−２〜３−９と各メモリチップとを接続する配線である。図１の実施例では、方向性結合器で生成される信号レベルが小さいので多数のチップを接続できないため、方向性結合器１つに対して１つのチップしか接続していない。即ち、図１の実施例では、多数のチップを搭載するとチップの持つ入力静電容量が多くなってＲＴＺ信号レベルが低下してしまい、更に、配線のための分岐が生じて反射歪みが大きくなるため、上記の問題が生じる。これに対して、本実施例では、トランシーバ３−２〜３−９を介して多数のメモリチップが接続されていても、配線２０−２〜２０−９は信号振幅の大きなＮＲＺ信号に復調されており、各メモリチップを高速にドライブできる。このように、本実施例では、１信号当たりの接続メモリチップ個数を増大させる多バンク構成が可能である。
【００４３】
ＭＣ１０−１はメモリのリード、ライトの状態に応じて、信号伝達方向を制御するリードライト（Ｒ／Ｗ）信号をトランシーバ３−１〜３−９へ送出する。このリードライト信号を、メモリチップに対するリード・ライト信号と兼用しても良い。図４でリード・ライト信号Ｒ／Ｗは全てのチップに接続されているが、ＭＣ１０−１ドライバのファンアウトとＲ／Ｗ信号の動作周波数を考慮して、ファンアウトが多い場合はトランシーバを追加してもよい。本実施例の場合のトランシーバは動作周波数が低いのでＮＲＺからＮＲＺの伝達でよい。
【００４４】
ＭＣ１０−１からメモリチップにデータを書き込む場合（ライト動作）、以下の動作が行われる。
【００４５】
まず、ＭＣ１０−１はＲ／Ｗ信号をWriteモードにし、トランシーバ３−１内のバッファ６ー２をイネーブルにし、バッファ５−１をディセーブルにする。逆に、メモリモジュール２−２〜２−９内のトランシーバ３−２〜３−９に内蔵されているバッファ６−２をディセーブルにし、バッファ５−１をアクティブにする。このようにすることで、ＭＣ１０−１から各メモリに対し書き込みの準備ができる。
【００４６】
バンク・ＲＡＳ(Raw Address Strobe)／ＣＡＳ(Column Address Strobe)アドレスを送信し書き込みが準備できた後、ＭＣ１０−１はディジタル（ＮＲＺ）のデータを送出する。送出されたＮＲＺ信号は結合器Ｃ２〜Ｃ９でＲＴＺ信号に変換され、メモリモジュール２−２〜２−９内のトランシーバ３−２〜３−９に伝達される。伝達されたＲＴＺ信号はトランシーバ３−２〜３−９内のそれぞれのバッファ５−１でＲＴＺ信号からＮＲＺ信号に復調され、バス２０−２〜２０−９を介してメモリチップにデータが伝えられ、これをメモリに書き込むことでライト動作が完了する。
【００４７】
ＭＣ１０−１へデータを読み込む場合（リード動作）は反対に、以下の動作が行われる。
【００４８】
まず、ＭＣ１０−１はＲ／Ｗ信号をreadモードにし、トランシーバ３−１内のバッファ５ー１をイネーブルにし、バッファ６ー２をディセーブルにする。逆に、メモリモジュール２−２〜２−４内のトランシーバ３−２〜３−９に内蔵されているバッファ５ー１をディセーブルにし、バッフ６ー２をイネーブルにする。このようにすることで、各メモリからＭＣ１０−１に対し読み込みの準備ができる。
【００４９】
チップセレクト信号（ＣＳ）で選択されたメモリはバンク・ＲＡＳ／ＣＡＳアドレスを受信してリードデータの準備できた後、選択されたメモリから矩形波のＮＲＺ信号が送出される。伝達されたＮＲＺ信号はトランシーバ３−２〜３−９内のそれぞれのバッファ６−２でＮＲＺ信号のまま送出され、結合器Ｃ２〜Ｃ９でＲＴＺ信号に変換される。このＲＴＺ信号は、メインライン１ー１にＭＣ１０−１の方向に伝搬される。伝達されたＲＴＺ信号は、トランシーバ３−１内のバッファ５−１でＲＴＺ信号からＮＲＺ信号に復調され、ＭＣ１０−１にデータが伝えられ、このデータをＭＣ１０−１が読み込むことでリード動作が完了する。
【００５０】
また、トランシーバ３−２〜３−９はＲ／Ｗ信号ばかりでなくＣＳ信号と組み合わせて生成してもよい。すなわち、リードアクセスするメモリに対してＣＳ信号を生成するため、このリードアクセス対応メモリ以外のトランシーバをイネーブルにする必要はない。このため、リードアクセス対象のメモリあるいは当該メモリが搭載されているメモリモジュールのトランシーバの方向制御のみを行い、他はディセーブルにしておけばよい。当然、ライト時においても同様で、このようにすることで対象メモリ以外のアクセス信号が無くなるので消費電力を下げられる。
【００５１】
ここで、リード・ライト時に先立ちアドレスやリード・ライト状態を決めておくことは言うまでもない。
【００５２】
このように、メモリコントローラモジュール内にトランシーバ３−１を有し、トランシーバ３−１が方向性結合器Ｃ２〜Ｃ９と組み合わされて低歪みで高速なデータ転送が可能となるため、ＭＣ１０−１は全ての信号をＮＲＺで高速に送受信できる。これにより、レシーバにＲＴＺ信号復調用の特別な回路を設ける必要がなく、ＮＲＺ信号転送用のドライバレシーバしか持たないメモリコントローラを接続できる。また、メモリコントローラをモジュール形式にすることにより、メインライン１−１に直接接続できるＲＴＺレシーバを有するメモリコントローラを接続することもできる。これにより、システムの構成を柔軟にできる。
【００５３】
また、メモリモジュール内にトランシーバ３−２〜３−９を有しているので、トランシーバ３−２〜３−９が方向性結合器Ｃ２〜Ｃ９と組み合わされて低歪みでかつ高速にＭＣ１０−１とのデータ転送が可能である。更に、本実施例の構成によって、メモリチップに従来のＮＲＺ信号のみのインタフェースを持たせるだけで、多数のチップを接続できる。更に、メモリモジュール２−２内のデータバスは一般にメインライン１−１に比べて短いので高速動作が可能であり、配線が長いメモリモジュール間は方向性結合器を用いたＮＲＺからＲＴＺ信号へ変換する転送を行ない、配線の短いメモリモジュール内ではＮＲＺ信号転送を行ない、両者を使い分けることで両者とも高速動作でき、システムとしてコストと性能を両立できる。
【００５４】
また、トランシーバを選択的に用いることで方向性結合器を用いたＲＴＺ(Return To Zero)方式の信号伝送用に設計されたＬＳＩとＮＲＺ(None Return To Zero)用に設計されたＬＳＩとを同じバス上に配置した場合の信号レベルの互換を取ることもできる。
【００５５】
このように、本実施例によれば、メモリモジュール内にメモリチップを多数搭載することができるのでメモリシステムの大容量化・高密度化が可能である。
【００５６】
次に、第３の実施例を図５を用いて説明する。
【００５７】
先に述べたように、高速データ伝送において伝送速度が増すにつれて表皮効果などの周波数依存性のある効果により波形歪みが増大するという課題がある。これを克服する技術として、ドライバによって遷移時（立上り・立下がり）のパルス波形を急峻にする技術もあるがドライバの構成・制御が複雑である。このようなパルス波形の整形をドライバでなく結合器により行うことが本実施例の目的である。
【００５８】
図５はＭＣ１０−１とデータ信号を送受信するメモリチップ１０−２〜１０−４とを接続するメモリバスを示している。ＭＣ１０−１からのメインライン１−１と、メモリモジュール２−２に搭載されたメモリ１０−２からの引き出し配線１０−２とでＴ字型の方向性結合器Ｔ１を構成している。Ｔ字型の方向性結合器Ｔ１は後で説明するように遷移時の波形を急峻にする機能を有している。Ｔ字型結合器Ｔ２，Ｔ３も同様な機能を有している。
【００５９】
メモリモジュール２−２，２−４において、Ｔ字型配線１−２，１−３，１−４の両端が終端されている。また、メインライン１−１は端子ａ１からａ２へモジュール２−２内を分岐なしに配線されている。メインライン１−１は、端子ａ２から、図５には記載されていないマザーボード上でメモリモジュール２−３の端子ａ３に接続され、同様にモジュール２−３、２−４内の各端子ａ４，ａ５，ａ６を介して最終的に終端されている。
【００６０】
このＴ字型結合器の動作原理を図６、図７を用いて説明する。
【００６１】
図６は図５のライト動作の説明図であり、図７はリード動作の説明図である。
【００６２】
図６、７に示した白抜きの箱は伝送線路を示している。メインライン１−１に対応する配線は伝送線Ｌ１，Ｌ２，Ｌ３，Ｌ４からなり、配線１−２に対応する配線は伝送線Ｌ５，Ｌ６，Ｌ７からなる。伝送線Ｌ２とＬ５が結合器C1を形成し、伝送線L３とＬ６が結合器Ｃ２を形成している。
【００６３】
点線で示されたＴ字型結合器Ｔ１は、互いに接続された２つの結合器Ｃ１とＣ２と、これらの引き出し用の伝送線Ｌ７を有する部分からなる。
【００６４】
結合器Ｔ１の各端子は結合器の裸の（真の）電気特性を明らかにする目的で終端電源Ｖｔｔに終端抵抗ｒｔｔを介して接続され、これにより各点での伝送路の反射がない。
【００６５】
ライト動作では、図５のＭＣ１０−１のドライバは、図６ではパルス源（ｖｐｕｌｓｅ）、その内部抵抗ｒｄ及びＭＣ１０−１が持つ静電容量Ｃp１からなる等価回路として表現されている。また、図５のメモリ１０−２のレシーバは、図６ではノードｓ５に接続された静電容量Ｃp５と抵抗ｒｓで表現されている。また、リード動作では、ＭＣ１０−１のレシーバは、図７ではノードｄ１に接続された静電容量Ｃp１と抵抗ｒｄで表現され、メモリ１０−２のドライバはパルス源、その内部抵抗ｒｓ及び等価容量Ｃp５で表現されている。
【００６６】
図６、７のＴ字型結合器の特性を明らかにするために回路シミュレーションを行った。
【００６７】
各点での信号波形を図８と図９に示す。
【００６８】
回路シミュレーションにはＳＰＩＣＥ（Simulation Program for Integrated Circuit Emphasis）を用いた。ただし、使用したＳＰＩＣＥでは表皮効果が扱えないので表皮効果のない波形すなわち、波形の鈍りがない状態を模擬している。実際は表皮効果がこのシミュレーション結果に重畳されることになり、その結果、一般的には信号波形の肩が減衰する、あるいは鈍る。
【００６９】
図８は図６に対応したリード動作での各点（ｄ１，ｄ４，ｓ１，ｓ４，ｓ５）の波形であり、図９は図７に対応したライト動作での各点（ｄ１，ｄ４，ｓ１，ｓ４，ｓ５）の波形である。図８、及び図９はドライブ位置が異なるのみで他の回路の定数は同じである。
【００７０】
図８では、ドライブ位置は図６のノード（点）ｄ１である。波形の観測点はドライブ点ｄ１、メインライン１−１の終端点ｄ４、ｒｓの入力端ｓ５と結合器の両側終端部ｓ１，ｓ４である。
【００７１】
各パラメータはそれぞれ以下の通りである。
【００７２】
終端抵抗値 rtt = 50［Ω］
等価入力容量 c1 = 3［pF］
等価入力容量 c5 = 3［pF］
終端電源電圧 vtt = 1.0［Ｖ］
点ｓ５の内部インピーダンス rs = 50［Ω］
vpulse内部インピーダンス rd = 50［Ω］
遷移時間 tr = 0.2［nｓ］
メインライン１−１の引出し線(Ｌ１)の伝搬遅延時間
tpd1 = 216 [ps]
メインライン１−１の引出し線(Ｌ２)の伝搬遅延時間
tpd2 = 360 [ps]
Ｔ字型線路１−２の引出し線Ｌ７) の伝搬遅延時間
tpd5 = 216 [ps]
メインライン１−１の線路(Ｌ１)のインピーダンス z1 = 50［Ω］
メインライン１−１の線路(Ｌ２) z2 = 50［Ω］
Ｔ字型線路１−２の引出し線(Ｌ７) z5 = 25［Ω］
結合器(coupler1,coupler2)のモデルパラメータは以下の通りである。
【００７３】
r11=1m ［Ω／ｍ］Ｌ11=361.3n ［Ｈ／ｍ］
r22=1m ［Ω／ｍ］Ｌ22=361.3n ［Ｈ／ｍ］ Ｌ12=050n［Ｈ／ｍ］
cr1=144.5p ［Ｆ／ｍ］
cr2=144.5p ［Ｆ／ｍ］
c12=40.p ［Ｆ／ｍ］
ここで、ｒ１１，ｒ２２は単位長さ当たりの配線抵抗、Ｌ１１，Ｌ２２は配線の単位長さ当たりの自己インダクタンス、ＣＲ１，ＣＲ２はは配線の単位長さ当たりの自己キャパシタンス、Ｌ１２，Ｃ１２はそれぞれ単位長さ当たりの相互インダクタンスと相互キャパシタンスである。
【００７４】
図８においてノードｄ１は送信信号波形、ノードｄ４はメインライン１−１の終端抵抗位置での波形、ｓ１，ｓ４，ｓ５はＴ字型結合器Ｔ１の各点の波形である。図８では、受信波形はｓ５の太い実線で書かれた波形であり、遷移時に急峻になる鋭い波形であることがわかる。この波形を用いることにより表皮効果などの信号波形の肩の減衰を補正できる。
【００７５】
同様に、図９は図７に対応するリード動作の波形であり、ノードｓ５からの送信波形はＮＲＺの矩形波形であり、受信ノードｄ１の波形は図８と同様に遷移時間に急峻になる鋭い波形である。この波形を用いることにより表皮効果などの信号波形の肩の減衰を補正できる。
【００７６】
次に、波形が急峻にできる理由を図１０，及び図１１を用いて説明する。
【００７７】
図１０（１）はライトデータの波形、例えば、図６のｖｐｕｌｓｅ或いは図５のＭＣ１０−１からのＮＲＺ信号波形を示す。この信号がメインライン１−１を伝搬し、Ｔ１時間後、結合器Ｃ１とＣ２の接続点（分岐点）に対応するメインライン１−１上の位置に到達するとする。この到達時刻に結合器Ｃ１で生成される信号が図１０（２）に示す波形となり、この波形は結合器Ｃ１がＭＳＬ(Micro Strip Line)の場合、前方クロストーク（FWXT:Forward Crosstalk)として生じる。図１０（２）に示す波形は、ＭＣ１０−１の出力波形の立上り時間（Ｔａ）と同程度のパルス幅を持つ。図１０（２）のＦＷＸＴはメインライン１−１上を伝搬するパルスと併走する性質を持ち、メインライン１−１上の伝送線Ｌ２とＬ３との接続点に到達するのと同時刻に配線１−２の分岐点である伝送線Ｌ５とＬ６との接続点にクロストークとして生じる。なお、結合器がＳＬ(Strip Line)の場合は結合係数がゼロなのでＦＷＸＴは生じない。
【００７８】
更に、メインライン１−１上のＮＲＺ信号は終端に向かって伝送線Ｌ３上を無反射で伝搬するが、この伝搬パルスが結合器Ｃ２に後方クロストーク（ＢＷＸＴ：Backward Crosstalk)を生じさせる。このクロストーク波形を図１０（３）に示す。このクロストーク波形は結合器Ｃ２の配線長を往復伝搬する時間幅だけ続く。
【００７９】
具体的には、結合器がガラスエポキシ系プリント基板の中に構成されている場合、比誘電率はおおよそεｒ＝４．６なので、結合長が３０［ｍｍ］の場合、パルスの伝搬速度を７．１５［ｐｓ／ｍｍ］（＝√（比誘電率＝４．６）／光速）を掛けると、往復の伝搬遅延時間は４２９［ｐｓ］となる。
【００８０】
図５の配線１−２の分岐点では結合器Ｃ１で生じた前方クロストークと結合器Ｃ２で生じた後方クロストーク信号とが重畳される。重畳された波形を図１０（４）に示す。この重畳された波形は、図５のメモリチップ１０−２に伝搬する。
【００８１】
表皮効果は波形の肩が鈍る現象であり、この波形鈍りを打ち消すにはパルスの立上りをオーバーシュートによって急峻にすればよく、まさに図１０（４）に示す波形はその通りになっている。
図１０には、図５に於いてＭＣ１０−１からチップ１０−２のデータ転送に関する波形を示したが、同様にチップ１０−２からＭＣ１０−１へのデータ転送に対しても同じ波形が生成される。これを図１１を用いて説明する。
【００８２】
図１１（１）はチップ１０−２からのＮＲＺ信号を示す。この信号が配線１−２の分岐点に到達した後、結合器Ｃ１（Ｌ５）とＣ２（Ｌ６）の両方に進行する。その後、図１０に示した波形生成プロセスが逆方向に生じる。図１１（２）はＭＣ１０−１側、即ち図７のノードｄ１における電圧波形を示す。ここで、結合器Ｃ１によって生成されたＦＷＸＴが、伝送線Ｌ５を伝送するパルス波形と併走し、パルス振幅を増大させながら伝送線Ｌ２を進行する。他方、結合器Ｃ２によって生成されたＢＷＸＴは、配線１−２の分岐点にパルスが入力したと同時刻に生成され、生成されたＢＷＸＴは伝送線Ｌ２を進行する。このパルス幅は図１０に示した時間と同じＴｂ時間である。この結合器Ｃ１で生成された前方クロストークと結合器Ｃ２で生成された後方クロストークは伝送線Ｌ２を同時刻に進行し、結果として、図１１（２）に示す波形となる。図１１（２）に示す波形は、ＭＣ１０−１のドライブの場合における図１０（４）の波形と同じである。逆に、図７のノードｄ４側の波形は図１１（３）のようになる。図１１（３）に示す波形は、到達時間以外は図１１（２）と同じ波形である。なぜならば、メインライン１−１に生じるＢＷＸＴとＦＷＸＴは、ＭＣ１０−１とは反対に結合器Ｃ２とＣ１でそれぞれ生成されるが、そのクロストークの生成過程は同じためである。
【００８３】
以上のように、Ｔ字型の結合器を用いた場合、遷移時間のみエッジが急峻に立ち上がる（オーバーシュート）にも関わらず、結合器Ｃ２のみ用いていた場合と同じパルス幅を持ち、パルス幅が太くならない。すなわち、Ｔ字型結合器を用いても表皮効果による波形鈍りを補正できると同時に結合器Ｃ２のみ用いた場合と同じパルス幅が保たれるので高速動作を低下させることはない。
【００８４】
このオーバーシュート分はＦＷＸＴで生じているので、Micro Strip Lineを結合器に選ぶべきである。また、ＦＷＸＴに於いても基板の構成によってはその前方クロストーク係数が正であったり負であったりするので正になるように基板の配線構造を選ぶことが重要である。
【００８５】
このように動作するので、図５のメモリシステムでは、ＭＣ１０−１とメモリチップ１０−２〜１０−４との間で、Ｔ字型結合器Ｔ１〜Ｔ３で生成されるオーバシュートによって、表皮効果による波形鈍りを補正できるのでより高速化できる。
【００８６】
次に、第４の実施例を図１２を用いて説明する。
【００８７】
本実施例の目的は、第１の実施例の高密度メモリ搭載の他に、高速データ転送に不可欠なデータ取り込みタイミング設計を簡単にすることを目的としている。
【００８８】
メモリコントローラ（ＭＣ）１０−１は、メモリチップ１０−２〜１０−５に対してリード信号・ライト信号とクロック信号を送受信している。メインライン７ー１はクロック信号用である。メインライン７−１と結合したＴ字型結合器７−２〜７−５は、メモリチップ１０−２〜１０−５にそれぞれ接続され、Ｔ字型結合器の両端は整合終端されている。
【００８９】
ＭＣ１０−１からクロック信号ＣＬＫｏｕｔがＭＣ１０−１内のクロック位相φに同期して出力され、メインライン７−１を通ってＭＣ１０−１のクロック入力信号ＣＬＫｉｎに再入力される。メインライン７−１はＭＣ１０−１の近くでその両端が終端されており、この端部での反射はほとんどない。
【００９０】
また、リード・ライトのデータ信号はＭＣ１０−１から出力され、スイッチ９によりライト時はWrite方向へ、リード時はRead方向に低インピーダンスで接続される。スイッチ９のｗｒｉｔｅ，ｒｅａｄ信号端子はデータ用のメインライン８−１に接続され、データ用のメインライン８ー１はその両端で終端されている。クロック信号と同様に、データ信号もＴ字型結合器８ー２〜８ー５によりメモリチップ１０−２〜１０−５にそれぞれ結合されている。
【００９１】
ここで、図１２にはＣＬＫ信号とデータ信号のみを示したが、その他の信号、例えばアドレス信号、制御信号、又はチップセレクト信号などのようにチップに対して書き込むだけの信号に対してはスイッチ９の様な切替え器は不要である。
【００９２】
ＭＣ１０−１からデータを書き込む場合（ライト動作）、以下の動作が行われる。
【００９３】
まず、ＭＣ１０−１はスイッチ９を制御してWrite側に切り換えておく。このようにすることで、ＭＣ１０−１から各メモリに対する書き込みの準備ができる。バンク・ＲＡＳ／ＣＡＳアドレスを送信して書き込みが準備できた後、ＭＣ１０−１はＮＲＺのライトデータをクロックφと同期して送出する。
【００９４】
送出されたクロックとライトデータのＮＲＺ信号はそれぞれのＴ字型結合器でＲＴＺ信号に変換され、これらＲＴＺ信号が同位相でメモリチップ１０−２〜１０−５に伝達されるように上記２つのメインラインが配置・配線されている。ここで、位相とはクロック信号とデータ信号の信号波形の時間差であり、同位相とは信号の到達時間差がリード／ライト動作では無視できるほど小さいことを言う。
【００９５】
同位相で信号を伝達する配置・配線のために、クロック信号のメインライン７−１もデータ信号のメインライン８−１も同型で折り返されており、これらの折り返された配線に対してそれぞれＴ字型結合器７−２〜７−５と８−２〜８−５とが、ＭＣ１０−１に対して同じ伝搬遅延時間を持つように形成されている。
【００９６】
例えば、ＭＣ１０−１に近いチップ１０−２へは、クロック信号もデータ信号もそのデータ伝搬遅延時間は短いが、クロック信号もデータ信号もその伝搬遅延時間は同じであるため位相差は無視できる。同様に、ＭＣ１０−１から最も伝搬時間が長いチップ１０−３に対しても、クロック信号もデータ信号もその伝搬遅延時間は同じであるため位相差は無視できる。
【００９７】
メモリチップ１０−２〜１０−５にはクロック信号とライトデータ信号とが同位相で入力されるので、メモリ１０−２〜１０−５はクロック信号を用いてデータをラッチすることができる。これによりメモリにデータ書き込むことでライト動作が完了する。
【００９８】
ＭＣ１０−１からデータを読み出す場合（リード動作）、以下の動作が行われる。
【００９９】
まず、ＭＣ１０−１はＲ／Ｗ信号をreadモードにする。バンク・ＲＡＳ／ＣＡＳアドレスを送信して読み込みが準備できた後、アドレス指定されたメモリからディジタル（ＮＲＺ）のリードデータがクロック信号に同期して送出される。クロック信号は折り返されたメインライン７−１を通ってＭＣ１０−１に再入力される。リードデータ信号として、Ｔ字型結合器によりメインライン８−１にＲＴＺ信号が伝達される。この時、Ｔ字型結合器のメインライン側には図９、及び図１１で示したように両側に同じ波形が生成される。この生成されたＲＴＺ信号はメインラインの時計回り、反時計回りの両方向に伝搬する。スイッチ９はリード側に切り換えられているのでＭＣ１０−１には時計回りのＲＴＺ信号が伝達されることになる。この時のデータ信号とクロック信号との位相差はどのメモリチップ１０−２〜１０−９でも同じである。
【０１００】
同位相になる理由として、クロック信号のメインライン７−１もデータ信号のメインライン８−１も同じように折り返されており、更に、クロック信号とデータ信号に対応するそれぞれのＴ字型結合器７−２〜７−５と８−２〜８−５とがＭＣ１０−１に対して同じ伝搬遅延時間を持つようにそれぞれのメインラインに対して配線されているためである。すなわち、メモリがＭＣ１０−１に対し到達時間が近い位置に有る場合は、リードデータも早い時刻に送信されるがメインライン８−１上での伝搬遅延時間は長くなり、結局、このメモリからのデータがＭＣ１０−１に到達する時間は、ＭＣ１０−１から出力されたクロック信号が伝搬して戻ってくる時間とほぼ同じである。逆に、メモリがＭＣ１０−１に対し到達時間が遠い位置に有る場合は、リードデータも遅い時刻に送信されるがメインライン８−１上での伝搬遅延時間は短かくなり、この場合も、このメモリからのデータがＭＣ１０−１に到達する時間は、クロック信号が伝搬して戻ってくる時間とほぼ同じである。つまり、メモリチップはＭＣ１０−１に対し伝搬遅延時間が近い場合も遠い場合もＭＣ１０−１に対し同時刻にリードデータは到着することになる。このため、ＭＣ１０−１内では戻ってきたクロック信号ＣＬＫｉｎを用いれば、どの位置のメモリチップからのリードデータであっても同位相でラッチすることができることになり、データタイミングに掛かる設計が大幅に容易になる。
【０１０１】
メモリチップ１０−２〜１０−９からのライトデータ信号はＭＣ１０−１が送信したクロック信号と同位相差でＭＣ１０−１に再入力されるので、ＭＣ１０−１はクロック信号（ＣＬＫｉｎ信号）を用いてデータをラッチすることができる。これによりメモリからのデータを読み込むことでライト動作が完了する。
【０１０２】
上記の動作を実現することが出来る大きな要因は、方向性結合器７ー２〜７ー５あるいは８ー２〜８ー５によりインピーダンスの乱れが無く信号を伝送できる機能と、Ｔ字型結合器により前方にも後方にも同じパルスを送出できる機能を実現しているためである。すなわち、Ｌ字型の結合器Ｃ１あるいはＣ２だけではこの位相を合わせることができない。
【０１０３】
上記の２つの機能により、方向性結合器を用いた場合でも折り返し配線とリード・ライト信号切替えによってメモリシステムに於けるデータのライトリードのタイミングを揃えることで高速動作が可能になり、メモリモジュール内に方向性結合器を形成することにより高密度実装を実現でき、更に、Ｔ字型結合器を用いることで遷移時間パルスを急峻にできるので表皮効果などの波形歪みに対しても有効に高速動作が可能になる。
【０１０４】
次に、本実施例の更なる応用例を図１３を用いて示す。
【０１０５】
図１３は図１２に比べて、ＭＣ１０−１のデータ用の信号回路が異なる。図１３では、ライトデータとリードデータ用のインタフェース回路を分けて、それぞれがドライバ及びレシーバを有する実施例を示す。図１３では、ライトデータ送出用のドライバとリードデータ受信用のレシーバの内部インピーダンスはメインライン８ー１の特性インピーダンスＺｏと同じであり、ＭＣ１０−１の端子に於いて信号の反射波はない。図１３の構成により、図１２と同じようにリード・ライトデータのタイミングが揃い、パルス遷移を急峻にでき、高密度実装を実現できる上に、データ用の終端抵抗とスイッチ９を無くすことができ低価格化を実現できる。
【０１０６】
次に、Ｔ字型結合器を用いた別の実施例を図１４を用いて説明する。
【０１０７】
本実施例が図１３の実施例と異なるのは、ＣＬＫ信号の変わりにストローブ信号（ＤＱＳ）を用いてデータの送受信を行う点である。
【０１０８】
ＤＱＳ信号はＭＣ１０−１の内部クロック信号φに同期してデータライト時に送出される。このＤＱＳ信号を用いて、メモリチップ１０−２〜１０−５は、メインライン８−１に結合したＴ字型結合器８−２〜８−５で生成されたライトデータ（ＤＱ信号）をラッチする。先の実施例と同様に、ＤＱＳ信号とＤＱ信号の伝搬位相差がどのチップ１０−２〜１０−５でも同じであるため、上記の動作が可能である。
【０１０９】
リードデータに対しては、各チップからのリードデータ（ＤＱ）は結合器とメインライン８ー１とを介してＭＣ１０−１に入力される。それと同時に、リードデータを送出したメモリチップからはストローブ信号（ＤＱＳ）も送出される。その結果、メモリチップ１０−２〜１０−５のＭＣ１０−１に対する遅延時間が異なるような配置に対してもリードデータ（ＤＱ）とストローブ信号（ＤＱＳ）信号の位相差が等しいので、ＭＣ１０−１ではＤＱＳ信号によりリードデータＤＱをラッチすることができる。すなわち、配線を折り返さない場合でもリードデータをタイミングを揃えて取り込むことができる。
【０１１０】
次に、方向性結合器を用いたデータ転送に好適なメモリチップの内部ブロック図を図１５に示す。
【０１１１】
図１５に示すメモリチップでは、メモリブロック２１にデータを格納、或いは読み出しを行うためのアドレスの指定をＡＤＤ信号、ＲＡＳ，ＣＡＳ，ＣＳ信号で行う。データはセンスアンプから読み出されるが、リードデータはData Output Registerにバッファリングされた後、ドライバ６を介して出力される。また、ライトデータはレシーバ５を介して入力されData Input Registerにバッファリングされた後メモリブロックに格納される。
【０１１２】
図１５のレシーバ５は、ＲＴＺ信号をＮＲＺ信号に変換する復調回路を有している。また、従来のＮＲＺ信号を入力するためのレシーバも内蔵し、これをメタルオプションとして持つことにより低コストにメモリの対応インタフェースを増やすことができるというメリットがある。
【０１１３】
データ信号（ＤＱ）と同様にストローブ信号（ＤＱＳ）に対してもレシーバにＲＴＺ信号をＮＲＺ信号に変換する復調回路を設けている。
【０１１４】
他の機能ブロックは通常のＳＤＲＡＭ（Synchronous DRAM）と同じである。
【０１１５】
図１５に示す構成により、方向性結合器を用いた信号伝送であってもＲＴＺ信号をＮＲＺ信号に復調する事ができ、高速にデータ伝送が行える。
【０１１６】
さて、図１４に示したＤＱ信号のラッチにＤＱＳ信号を用いるメモリモジュールシステムあるいは、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）において、ライトデータのレイテンシが長いという問題があった。この問題を図１６を用いて説明する。
【０１１７】
ＤＤＲ−ＳＤＲＡＭで採用されているＳＳＴＬ（Stub Series Terminated Logic）インタフェースでは、Hiz状態が終端電圧Ｖｔｔと同じであり、レシーバの基準電圧Ｖｒｅｆも終端電圧Ｖｔｔとほぼ同じため、HizからＬ状態あるいはHizからＨ状態への遷移の検出ができないという問題があった。
【０１１８】
図１６において、クロックＣＫを基準にコマンドが発行されデータが送出される。例えば、ステージ１ではライトコマンドが発行され、ステージ２ではライトデータ（ＤＡ０）が送信されている。つまり、ステージ１でストローブ信号ＤＱＳをHizの状態から一度Ｌに落とし、ステージ２でデータをラッチするためのストローブ信号をドライブしており、１サイクルwaiteが入っている。
【０１１９】
なぜなら、メモリはＤＱＳがHizからＬ状態への遷移を検出できず、ＤＱＳがＬからＨになって初めてＤＱＳの遷移を識別できるようになるからである。このためにDQS遷移の認識用に１ステージ分のプリドライブすなわちwaiteが必要である。
【０１２０】
これに対し、本発明のように方向性結合器を用いた場合、図１７に示すように、コマンドと同期してデータを発行することができる。ここで、ＤＱＴｘとはＭＣから送信されるデータ信号波形であり、ＤＱＲｘとは方向性結合器によりＲＴＺ信号に変換されメモリチップの入力レシーバに入力されるデータ信号波形である。同様に、ストローブに対してはＤＱＳＴｘ，ＤＱＳＲｘはそれぞれＭＣの出力信号とメモリチップの入力信号である。
【０１２１】
図１７から分かるように、ＭＣからはライトコマンドとデータであるＤＱＴｘが同時に発行されている。ＤＱＳＴｘもステージ１でドライブされている。図１７の場合、ＤＱＳＴｘ信号はHizの中間値から立ち下がっており、この点は図１６と同じであるが、メモリチップ側ではＤＱＳＲｘではHizから立上りパルスが生じている。すなわち、ＤＱＳＴｘがHizからＬへの変化するとＤＱＳＲｘ信号にパルスが生じ、このパルスをメモリチップでは識別できるのである。これにより、ＤＱＳにpre-driveが必要でなくなりwriteコマンドとwriteデータを同時に発行できる。このためメモリライトのアクセスレイテンシを１ステージ分短くすることができる。その結果、システムとしてはメモリアクセスのレイテンシが向上するためシステム性能が向上する。
【０１２２】
【発明の効果】
方向性結合器をメモリモジュール内に形成したことで、マザーボード上のメモリモジュール間隔を方向性結合器の長さとは無関係に縮めることができるので高速動作を確保したまま高密度実装できる。
【０１２３】
更に、図４のように、方向性結合器を介してトランシーバ３−２〜３−９をバス接続する場合でも、配線２０−２〜２０−９は信号振幅の大きなＮＲＺ信号に復調されているので、多数接続された各メモリチップに高速にデータを書き込める。リード動作の場合も逆に成り立つ。このように、トランシーバを介することで１信号当たりの接続メモリチップ個数を増大させる多バンク構成が可能であり、高速性を維持したまま更なる大容量化が図れる。
【０１２４】
また、図５に示したようにＴ字型結合器を用いることで、波形が急峻になり表皮効果に対して補償する効果がある。このため、高速動作が可能となる。
【０１２５】
また、図１２、図１３、図１４のように、複数のメモリに対するメモリコントローラからのクロック信号とデータ信号の配線を折り返し、クロック信号を再入力することで、リードデータとライトデータに時間差を無くすことができる。このことによりシステム設計に非常な容易になる。
【図面の簡単な説明】
【図１】第１の実施例を説明する図である。
【図２】 第１の実施例の基板構成図である。
【図３】 従来の方式である。
【図４】 第２の実施例の多バンク型メモリモジュールを高密度で実装する方式である。
【図５】 第３の実施例の表皮効果などの波形鈍りを補償するＴ字型方向性結合器を用いたメモリモジュールバスである。
【図６】 第３の実施例のライト動作を説明する図である。
【図７】 第３の実施例のリード動作を説明する図である。
【図８】 シミュレーション波形である。
【図９】 シミュレーション波形である。
【図１０】 Ｔ字型結合器を用いたメモリシステムのライト動作を説明図である。
【図１１】 Ｔ字型結合器を用いたメモリシステムのリード動作を説明図である。
【図１２】 折り返し配線とＴ字型結合器を用いたメモリモジュール方式である。
【図１３】 折り返し配線とＴ字型結合器を用いたメモリモジュール方式である。
【図１４】 ＤＱＳ信号とＴ字型結合器を用いたメモリモジュール方式である。
【図１５】 方向性結合式伝送用メモリ内部ブロック図である。
【図１６】 ＤＤＲ−ＳＤＲＡＭメモリ伝送用データタイミングチャートである。
【図１７】 方向性結合式伝送用データタイミングチャートである。
【符号の説明】
１・・・・・・・・・・・・・・・・・・・・プリント基板（マザーボード）
１−１・・・・・・・・・・・・・・・・・・メインライン
１−２〜１−８・・・・・・・・・・・・・・バス配線
ｓ１，ｓ４，ｓ５，ｄ１，ｄ４・・・・・・・シミュレーションのためのノード
２、２−１〜２−６・・・・・・・・・・・・データ転送を行う半導体素子をそれぞれ搭載するモジュール基板
３、３−１〜３−５ ・・・・・・・・・・・トランシーバ
４ ・・・・・・・・・・・・・・・・・・・リード、ライト方向制御信号
５，５−１ ・・・・・・・・・・・・・・ＲＴＺ復調レシーバ
６，６−２・・・・・・・・・・・・・・・・ドライバ
７，７−１ ・・・・・・・・・・・・・クロック信号線
８，８−１ ・・・・・・・・・・・・・データ信号線
９・・・・・・・・・・・・・・・・・・・・リードライト切替えスイッチ
１０・・・・・・・・・・・・・・・・・・・システムチップセット
１０−１・・・・・・・・・・・・・・・・・メモリコントローラ（部）
１０−２〜１０−７・・・・・・・・・・・・データ転送を行う半導体素子（メモリ）
２０−２〜２０−９ ・・・・・・・・・・・モジュール内データバス
【発明の属する技術分野】
本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数の素子が同一の伝送線に接続されデータ転送を行うバス伝送の高速化技術に関する。特に、信号伝達に必要な信号生成器（方向性結合器）を内蔵するメモリモジュールに関する。
【０００２】
【従来の技術】
多数のノードが接続され高速にデータを転送するためのバス方式として特開平７−１４１０７９の非接触バス配線があった。従来技術の基本方式を図３に示す。従来技術では２ノード間のデータ転送をクロストークすなわち方向性結合器を用いて行っていた。すなわち、バスマスタ１０−１とスレーブ１０−２〜１０−８との間の転送を２線間すなわち配線１−１と１−２〜１−８との間のクロストークを用いて転送する技術である。従来技術はバスマスタ１０−１とスレーブ１０−２〜１０−８との間の転送、すなわちメモリとメモリコントローラ間のデータ転送に適している。
【０００３】
【発明が解決しようとする課題】
しかし、従来技術の特開平７−１４１０７９では方向結合器が占める配線長がモジュール間隔を決めていた。そのため、モジュールの間隔を短縮するには方向性結合器の配線長を短くする必要があるが、配線長の短縮は伝送の効率すなわち結合度を下げる原因となるので、ある一定の間隔以下にすることができなかった。そのため、メモリモジュール間の間隔を狭くすることでメモリの高密度実装を行うことが第１の課題である。
【０００４】
第２の課題として、方向性結合器を用いたＲＴＺ(Return To Zero)方式の信号伝送に対して数個のチップしか接続できない。即ち、方向性結合器で生成される信号レベルが小さいため、多数のチップを接続できないという課題がある。具体的には、多数のチップを搭載するとチップの持つ入力静電容量が多くなってＲＴＺ信号レベルが低下してしまうため、更に、配線のための分岐が生じ反射歪みが大きくなるため、上記の問題が生じる。このように、方向性結合器を用いたバスでは多バンク構成などの大容量メモリモジュールを構成できないという課題がある。
【０００５】
また、第３の課題として、高速データ伝送において伝送速度が増すにつれて表皮効果など周波数依存性のある効果により波形が鈍るという課題がある。これはパルス波形の立上り、立下がりの肩の部分が鈍るという現象で、この影響は、パルス波形をレシーバにて取り込む際にスキューの増大となって現れる。すなわち、レシーバに入力されるパルス波形の肩が鈍っているために、レシーバの基準電圧（Vref）を超え、または下回る時間が増大し、結果としてレシーバの取り込み時間が増大してスキューの増大の原因となる。
【０００６】
表皮効果がパルスの肩を鈍らせる理由として以下のように説明できる。
【０００７】
高速パルスはその遷移（立上り・立ち下がり）時間の逆数に応じて高周波成分を持つ。 例えば、遷移時間Ｔｒを持つパルスが持つ帯域（ｆｋｎｅｅ）は次式で表される。
【０００８】
【数１】
ｆknee＝0.35/Tr （数１）
このため、１Ｇｂｐｓのパルスを伝送する場合、その３０％が遷移時間とするとｆｋｎｅｅ＝０．３５／（０．３［ｎｓ］）〜１ＧＨｚである。この時の表皮効果による抵抗増加分を計算してみる。
【０００９】
20 [℃]における銅の体積抵抗率ρは1.72×１０^-8 [Ω・m]であり、標準的に用いられている基板の配線（配線幅0.1 [mm]、配線厚み0.030[mm]）の場合ではＤＣの抵抗値5.7［ｍΩ／ｍｍ］となる。又、表皮効果による単位長さ当たりの抵抗は、
【００１０】
【数２】
ｒ＝２．６×１０＾−６√ｆ ［Ω／ｍｍ］ （数２）
であり、１ＧＨｚでは、
【００１１】
【数３】
ｒ＝８２［ｍΩ／ｍｍ］ （数３）
となり、ＤＣの抵抗値６［ｍΩ／ｍｍ］と比べると、抵抗は遷移時間では１３倍に増加している。ここで、記号^はべき乗を表わす。
【００１２】
すなわち、遷移時間のみ高抵抗となるのでこれにより波形が鈍ることになる。これは高周波数ほど抵抗成分が大きくなり立上り・立ち下がり時に影響が大きいためである。これを克服する技術として、ドライバによって、遷移時（立上り・立下がり）のパルス波形を急峻にする手法がある。例えば "Limits of Electrical Signaling (Transmitter Equalization)";IEEE HOT interconnect V (1997,9/21-23),pp48にドライバ（transmitter)のDAC(Digital Analog Converter)を用いた等化器の方式が記載されている。この等化器では、ドライバによって、鈍り量に応じて逆に急峻に遷移波形を変化させている。この技術を用いた場合では、ドライバ制御が複雑になり、ＬＳＩに多数の素子を搭載することが難しいかった。
【００１３】
第４の課題として、複数のメモリモジュールはメモリコントローラからみてそれぞれの実装位置が近いか遠いかに応じて信号伝搬遅延時間差があった。その結果、リードデータとライトデータに時間差が生じる。チップの配置場所によってデータの到達時間が異なることを補正するには、システム設計に非常な困難さをもたらすため、この時間差を無くすことが課題である。
【００１４】
【課題を解決するための手段】
第１の課題を解決するための手段として、メモリコントローラからの配線（メインライン）をメモリモジュール内に取り込み、このメモリモジュール内のメインラインに対して方向結合器を形成する。すなわち、マザーボードから方向性結合器をモジュール内に移すことで、方向性結合器の長さに制限されずにモジュール間のピッチをより短くでき高密度実装が可能となる。
【００１５】
第２の課題を解決するための手段として、ＲＴＺ信号とＮＲＺ(Non Return Zero)信号を変換する変換回路（トランシーバ）をメモリモジュール上に設けて、メモリモジュールが搭載されるマザーボード上には従来技術の方向性結合器を構成し、配線長が長いメモリコントローラとメモリモジュールとの間のデータの転送は方向性結合器を用いて行い、メモリモジュールに配置されたトランシーバによりＲＴＺ信号をＮＲＺ信号に復調し、配線長の短いメモリモジュール内ではＮＲＺ信号を用いてデータ転送することで、方向性結合器を用いたバスにおいても多数のチップを接続でき、多バンク構成などの大容量メモリモジュールを構成できる。
【００１６】
第３の課題を解決するための手段として、前方クロストークを生成できる方向性結合器をＴ字型に構成して後方クロストーク成分と前方クロストーク成分をＮＲＺ信号の遷移時間に重畳することにより、波形を急峻にできるので表皮効果などの波形鈍りが補正される。その結果、ドライバに特別な制御を施す必要が無く、ＬＳＩの構成が単純になる。
【００１７】
第４の課題を解決するための手段として、メモリコントローラからそれぞれ異なる位置に配置されている複数のメモリチップが同一の信号に方向性結合器により接続されている配線を折り返し、リードサイクルとライトサイクルとで折り返された配線の２つの終端部との接続を切り換えることで、場所による遅延差を無くすことができ、設計が容易になる。また、これを可能にするために、上記の第３の課題を解決するための手段のように、Ｔ字型に方向性結合器を接続し、両方向に信号が生成される特性を利用している。
【００１８】
【発明の実施の形態】
第１の実施例を図１を用いて説明する。
【００１９】
メモリコントローラ(以下MC: Memory Controllor)１０−１はメモリコントローラ制御機構を有するＬＳＩチップであり、メモリモジュール２−２〜２−４にはメモリチップ１０−２〜１０−７が搭載されている。図１はマザーボード１と呼ばれるプリント配線板(Printed Circuit Board)の断面であり、マザーボード１にはＭＣ１０−１とメモリモジュール２−２〜２−４が実装されている。そして、ＭＣ１０−１とメモリモジュール２−２〜２−４内のメモリチップ１０−２〜１０−７との間でデータ転送を可能とする配線を有している。また、メモリモジュール２−２〜２−４はコネクタｄ２〜ｄ４を介してマザーボードに接続されている。
【００２０】
ＭＣ１０−１はメモリチップ１０−２〜１０−７に対するデータの読み書き（リード・ライト）の動作を行う。この読み書きのためのデータ転送用配線１−１〜１−７の中で特にＭＣ１０−１に接続される配線１−１をメインライン(main line)と呼ぶ。
【００２１】
配線１−１〜１−７は、それぞれ一方の端をＭＣ１０−１ならびにメモリチップ１０−２〜１０−７に接続され、他方の端は終端抵抗Ｒｔｔを介して終端電圧Ｖｔｔに接続されている。この終端電圧Ｖｔｔに接続されている終端抵抗Ｒｔｔを黒い四角（■）で表した。この終端抵抗はそれぞれ配線１−１〜１−７の持つ配線特性インピーダンスとほとんど同じ値の抵抗値を持つ。このため、配線１−１〜１−７からの信号はこの終端部で吸収され反射が生じないよう動作する。
【００２２】
ＭＣ１０−１とメモリチップ１０−２〜１０−７間のデータ転送は反転した”Ｃ”字で表された方向性結合器Ｃ２〜Ｃ７で行われる。この方向性結合器は特開平７−１４１０７９記載のものと等価である。この従来技術では、２ノード間のデータ転送を２並行配線間の結合であるクロストーク（方向性結合器）を用いて行っている。このため、ＭＣ（バスマスタ）１０−１とメモリチップ（バススレーブ）１０−２〜１０−７との間の転送を２線間すなわち、メインライン１−１と配線１−２〜１−７と間のクロストークを用いて転送する。このクロストーク信号はドライブパルスのエッジに対して生成され、ある時間後、終端電圧に戻る。この為、ドライブ信号が矩形波であるＮＲＺ信号であれば方向性結合器により生成される信号はＲＴＺ信号とみなされ、方向性結合器はＮＲＺ信号からＲＴＺ信号への変換器として動作する。
【００２３】
モジュール２−２〜２−４内に於いて、方向性結合器Ｃ２〜Ｃ７はそれぞれがメインライン１−１の信号伝搬の方向に対して同じ向きになるように配線されており、ＭＣ１とメモリチップ１−２〜１−７との間のデータ転送が何れの結合器に於いても後方クロストークを用いて行われるよう配線されている。すなわち、モジュール２−２〜２−４内の結合器Ｃ２，Ｃ４，Ｃ６と、結合器Ｃ３，Ｃ５，Ｃ７とでは配線が反対方向であるがメインライン１−１上の信号伝搬方向に対する方向は同じ後方となっており、結合器Ｃ２〜Ｃ７では何れに於いても後方クロストークが生じるよう配置されている。当然これは全てが前方クロストークを用いるように構成しても良い。
【００２４】
モジュール２−２の基板内にはメインライン１−１とこれに結合する配線１−２、１−３があり、これらがそれぞれメモリチップ１０−２、１０−３に接続されている。同様にメモリモジュール２−３、２−４内にもメインライン１−１と結合する配線１−４、１−５と１−６、１−７が配線されている。メインライン１−１はそれぞれのモジュール２−２〜２−４を接続するためのコネクタｄ２〜ｄ４を介してシリアル接続され終端されている。
【００２５】
メモリモジュール２−２〜２−４において、メインライン１−１がコネクタｄ２〜ｄ４の信号ピンを介して折り返すように配線されており、コネクタｄ２〜ｄ４にはメインライン１−１用の信号ピンがそれぞれ１信号あたり２ピン（端子）有ることになる。また、メインライン１−１の持つ特性インピーダンスは、マザーボード１と各メモリモジュール２−２〜２−４とで同じになるように構成されている。このため、マザーボード１とメモリモジュール２−２〜２−４との間をシリアル配線されていてもインピーダンスの乱れによる反射歪みは小さい。
【００２６】
また、システムの構成によっては全てのメモリモジュールをコネクタに搭載する必要がない場合がある。例えば、出荷時には少ないメモリモジュールが搭載された後で、システム拡張のためにメモリ搭載容量を拡充する場合などがこれに当たる。
【００２７】
メインライン１−１は各モジュール２−２〜２−４をシリアルに配線しているため、メモリモジュールが１枚でも無くなるとメインライン１−１は連続して接続されないことになりデータ転送ができなくなる。これに対応するためには、メモリを搭載したモジュールの替わりにメモリを搭載していないダミーの基板をコネクタに挿入すればよい。このダミー基板は端子配置がメモリモジュール２−２〜２−４と同じでかつ、メインライン１−１が分断されないように２つピン間をモジュール上の配線１−１と同じ特性インピーダンスを持つ配線で接続させる。これによりメインライン１−１の配線を途切れさせること無くＭＣ１０−１から終端抵抗まで接続でき、どのモジュール位置に挿してもＭＣ１０−１とメモリチップとの間のデータ転送を行うことが出来る。
【００２８】
また、メモリモジュールは図２のように構成されても良い。図２はメモリモジュール２−２がコネクタｄ２に接続された状態での断面図である。メモリモジュール２−２の基板の表裏に搭載されたメモリチップ１０−２、１０−３はメインライン１−１と結合器Ｃ２、Ｃ３を構成する配線１−２、１−３に接続され、配線１−２，１−３の他方の端は終端されている。
【００２９】
多層基板で構成されたメモリモジュール２−２の一方の信号層で、配線されたメインライン１−１とメモリモジュール２−２が第１の結合器Ｃ２を構成し、このメインライン１−１は結合器Ｃ２を構成した後、ＶＩＡホ−ルを介して折り返され、他方の信号層でメモリモジュール２−２内の第２の結合器Ｃ３を構成するように接続されている。これら２組の結合器Ｃ２，Ｃ３は互いがノイズ源とならないようにグランド・電源層で分離された層構成で配線されている。
【００３０】
従来技術の特開平７−１４１０７９に於いては、図３のようにマザーボード１に搭載されるメモリモジュール２−２〜２−４の間隔（ピッチ）は方向性結合器が連続して配置しているためこの結合器の長さ以下には出来ないという課題があった。
【００３１】
図１のように結合器をメモリモジュール２−２内に設けたことで、マザーボード１に搭載されるメモリモジュール２−２〜２−４の間隔（ピッチ）を結合器の長さと無関係にでき、システムにおける高密度実装が可能となる。
【００３２】
更に、マザーボード１の信号線用の層を低減することができ、マザーボードの低コスト化を図ることができる。
【００３３】
本実施例ではメモリモジュールの枚数はモジュール２−２〜２−４の３枚であるが、それ以上でもそれ以下でも良く、これはシステムの要件により異なる。
【００３４】
第２の実施例を図４を用いて説明する。
【００３５】
本実施例は方向性結合器用のトランシーバを別部品としてメモリモジュール内に設けることで更にメモリモジュールの搭載容量を増加させるものである。
【００３６】
メモリコントローラ(以下MC: Memory Controller)１０−１はメモリコントローラ制御機構を有するＬＳＩチップであり、メモリモジュール２−２〜２−９にはメモリチップ１０−２〜１０−９が複数搭載されている。マザーボード１と呼ばれるプリント配線板(Printed Circuit Board)には、ＭＣ１０−１とメモリモジュール２−２〜２−９が実装され、ＭＣ１０−１とメモリモジュール２−２〜２−９内のメモリチップ１０−２〜１０−９との間でデータを転送する配線を有している。マザーボード１には方向性結合器Ｃ２〜Ｃ９が形成され、これはメインライン１−１と配線１−２〜１−９から構成されている。メモリモジュール２−２〜２−９では、コネクタを介してマザーボード１からの配線１−２〜１−９がそれぞれのトランシーバ３−２〜３−９まで配線されている。
【００３７】
トランシーバ３−１〜３−９はドライバ６ー２とレシーバ５ー１からなり、２種類のバッファ６ー２（ドライバに含まれる）とバッファ５ー１（レシーバに含まれる）の出力制御を行う方向制御機能を有する。図４では、バッファ６ー２は三角形で示され、バッファ５ー１は底辺が２本有る三角形で示されている。
【００３８】
方向性結合器Ｃ２〜Ｃ９はドライブパルスに応じたクロストークを生成する。
【００３９】
バッファ６ー２は通常のディジタル信号（矩形パルス）であるＮＲＺ（Non Return to Zero)信号を入力し、これをＮＲＺ信号で出力する。方向性結合器Ｃ２〜Ｃ９によりＮＲＺ信号からＲＴＺ（Return To Zero）信号へ変換された信号を、バッファ５−１は元のディジタル信号であるＮＲＺ信号へ復調する。すなわち、ＲＴＺ信号からＮＲＺ信号へ変換する作用をする。
【００４０】
メモリモジュール２−１はメモリコントローラ１０−１とトランシーバ３−１を有する。メモリモジュール２−２〜２−9にはメモリチップがそれぞれ複数搭載されており、これらモジュール２−１〜２−9はマザーボード１上にコネクタを介して配置されている。
【００４１】
メインライン１−１はトランシーバ３−１から配線され、方向性結合器を構成しており、他方の端を終端電圧Ｖｔｔに整合終端されている。方向性結合器Ｃ２〜Ｃ９では、メモリモジュール２−２〜２−9内のトランシーバ３−２〜３−９から引き出された配線がメインライン１−１と共に結合器を成している。これらの配線はメインライン１−１と同様に終端電圧Ｖｔｔに整合終端されている。メインライン１−１は図１のようにモジュール内に折り返され平行結合器を構成しても良い。
【００４２】
メモリモジュール２−２〜２−９内の配線２０−２〜２０−９はそれぞれトランシーバ３−２〜３−９と各メモリチップとを接続する配線である。図１の実施例では、方向性結合器で生成される信号レベルが小さいので多数のチップを接続できないため、方向性結合器１つに対して１つのチップしか接続していない。即ち、図１の実施例では、多数のチップを搭載するとチップの持つ入力静電容量が多くなってＲＴＺ信号レベルが低下してしまい、更に、配線のための分岐が生じて反射歪みが大きくなるため、上記の問題が生じる。これに対して、本実施例では、トランシーバ３−２〜３−９を介して多数のメモリチップが接続されていても、配線２０−２〜２０−９は信号振幅の大きなＮＲＺ信号に復調されており、各メモリチップを高速にドライブできる。このように、本実施例では、１信号当たりの接続メモリチップ個数を増大させる多バンク構成が可能である。
【００４３】
ＭＣ１０−１はメモリのリード、ライトの状態に応じて、信号伝達方向を制御するリードライト（Ｒ／Ｗ）信号をトランシーバ３−１〜３−９へ送出する。このリードライト信号を、メモリチップに対するリード・ライト信号と兼用しても良い。図４でリード・ライト信号Ｒ／Ｗは全てのチップに接続されているが、ＭＣ１０−１ドライバのファンアウトとＲ／Ｗ信号の動作周波数を考慮して、ファンアウトが多い場合はトランシーバを追加してもよい。本実施例の場合のトランシーバは動作周波数が低いのでＮＲＺからＮＲＺの伝達でよい。
【００４４】
ＭＣ１０−１からメモリチップにデータを書き込む場合（ライト動作）、以下の動作が行われる。
【００４５】
まず、ＭＣ１０−１はＲ／Ｗ信号をWriteモードにし、トランシーバ３−１内のバッファ６ー２をイネーブルにし、バッファ５−１をディセーブルにする。逆に、メモリモジュール２−２〜２−９内のトランシーバ３−２〜３−９に内蔵されているバッファ６−２をディセーブルにし、バッファ５−１をアクティブにする。このようにすることで、ＭＣ１０−１から各メモリに対し書き込みの準備ができる。
【００４６】
バンク・ＲＡＳ(Raw Address Strobe)／ＣＡＳ(Column Address Strobe)アドレスを送信し書き込みが準備できた後、ＭＣ１０−１はディジタル（ＮＲＺ）のデータを送出する。送出されたＮＲＺ信号は結合器Ｃ２〜Ｃ９でＲＴＺ信号に変換され、メモリモジュール２−２〜２−９内のトランシーバ３−２〜３−９に伝達される。伝達されたＲＴＺ信号はトランシーバ３−２〜３−９内のそれぞれのバッファ５−１でＲＴＺ信号からＮＲＺ信号に復調され、バス２０−２〜２０−９を介してメモリチップにデータが伝えられ、これをメモリに書き込むことでライト動作が完了する。
【００４７】
ＭＣ１０−１へデータを読み込む場合（リード動作）は反対に、以下の動作が行われる。
【００４８】
まず、ＭＣ１０−１はＲ／Ｗ信号をreadモードにし、トランシーバ３−１内のバッファ５ー１をイネーブルにし、バッファ６ー２をディセーブルにする。逆に、メモリモジュール２−２〜２−４内のトランシーバ３−２〜３−９に内蔵されているバッファ５ー１をディセーブルにし、バッフ６ー２をイネーブルにする。このようにすることで、各メモリからＭＣ１０−１に対し読み込みの準備ができる。
【００４９】
チップセレクト信号（ＣＳ）で選択されたメモリはバンク・ＲＡＳ／ＣＡＳアドレスを受信してリードデータの準備できた後、選択されたメモリから矩形波のＮＲＺ信号が送出される。伝達されたＮＲＺ信号はトランシーバ３−２〜３−９内のそれぞれのバッファ６−２でＮＲＺ信号のまま送出され、結合器Ｃ２〜Ｃ９でＲＴＺ信号に変換される。このＲＴＺ信号は、メインライン１ー１にＭＣ１０−１の方向に伝搬される。伝達されたＲＴＺ信号は、トランシーバ３−１内のバッファ５−１でＲＴＺ信号からＮＲＺ信号に復調され、ＭＣ１０−１にデータが伝えられ、このデータをＭＣ１０−１が読み込むことでリード動作が完了する。
【００５０】
また、トランシーバ３−２〜３−９はＲ／Ｗ信号ばかりでなくＣＳ信号と組み合わせて生成してもよい。すなわち、リードアクセスするメモリに対してＣＳ信号を生成するため、このリードアクセス対応メモリ以外のトランシーバをイネーブルにする必要はない。このため、リードアクセス対象のメモリあるいは当該メモリが搭載されているメモリモジュールのトランシーバの方向制御のみを行い、他はディセーブルにしておけばよい。当然、ライト時においても同様で、このようにすることで対象メモリ以外のアクセス信号が無くなるので消費電力を下げられる。
【００５１】
ここで、リード・ライト時に先立ちアドレスやリード・ライト状態を決めておくことは言うまでもない。
【００５２】
このように、メモリコントローラモジュール内にトランシーバ３−１を有し、トランシーバ３−１が方向性結合器Ｃ２〜Ｃ９と組み合わされて低歪みで高速なデータ転送が可能となるため、ＭＣ１０−１は全ての信号をＮＲＺで高速に送受信できる。これにより、レシーバにＲＴＺ信号復調用の特別な回路を設ける必要がなく、ＮＲＺ信号転送用のドライバレシーバしか持たないメモリコントローラを接続できる。また、メモリコントローラをモジュール形式にすることにより、メインライン１−１に直接接続できるＲＴＺレシーバを有するメモリコントローラを接続することもできる。これにより、システムの構成を柔軟にできる。
【００５３】
また、メモリモジュール内にトランシーバ３−２〜３−９を有しているので、トランシーバ３−２〜３−９が方向性結合器Ｃ２〜Ｃ９と組み合わされて低歪みでかつ高速にＭＣ１０−１とのデータ転送が可能である。更に、本実施例の構成によって、メモリチップに従来のＮＲＺ信号のみのインタフェースを持たせるだけで、多数のチップを接続できる。更に、メモリモジュール２−２内のデータバスは一般にメインライン１−１に比べて短いので高速動作が可能であり、配線が長いメモリモジュール間は方向性結合器を用いたＮＲＺからＲＴＺ信号へ変換する転送を行ない、配線の短いメモリモジュール内ではＮＲＺ信号転送を行ない、両者を使い分けることで両者とも高速動作でき、システムとしてコストと性能を両立できる。
【００５４】
また、トランシーバを選択的に用いることで方向性結合器を用いたＲＴＺ(Return To Zero)方式の信号伝送用に設計されたＬＳＩとＮＲＺ(None Return To Zero)用に設計されたＬＳＩとを同じバス上に配置した場合の信号レベルの互換を取ることもできる。
【００５５】
このように、本実施例によれば、メモリモジュール内にメモリチップを多数搭載することができるのでメモリシステムの大容量化・高密度化が可能である。
【００５６】
次に、第３の実施例を図５を用いて説明する。
【００５７】
先に述べたように、高速データ伝送において伝送速度が増すにつれて表皮効果などの周波数依存性のある効果により波形歪みが増大するという課題がある。これを克服する技術として、ドライバによって遷移時（立上り・立下がり）のパルス波形を急峻にする技術もあるがドライバの構成・制御が複雑である。このようなパルス波形の整形をドライバでなく結合器により行うことが本実施例の目的である。
【００５８】
図５はＭＣ１０−１とデータ信号を送受信するメモリチップ１０−２〜１０−４とを接続するメモリバスを示している。ＭＣ１０−１からのメインライン１−１と、メモリモジュール２−２に搭載されたメモリ１０−２からの引き出し配線１０−２とでＴ字型の方向性結合器Ｔ１を構成している。Ｔ字型の方向性結合器Ｔ１は後で説明するように遷移時の波形を急峻にする機能を有している。Ｔ字型結合器Ｔ２，Ｔ３も同様な機能を有している。
【００５９】
メモリモジュール２−２，２−４において、Ｔ字型配線１−２，１−３，１−４の両端が終端されている。また、メインライン１−１は端子ａ１からａ２へモジュール２−２内を分岐なしに配線されている。メインライン１−１は、端子ａ２から、図５には記載されていないマザーボード上でメモリモジュール２−３の端子ａ３に接続され、同様にモジュール２−３、２−４内の各端子ａ４，ａ５，ａ６を介して最終的に終端されている。
【００６０】
このＴ字型結合器の動作原理を図６、図７を用いて説明する。
【００６１】
図６は図５のライト動作の説明図であり、図７はリード動作の説明図である。
【００６２】
図６、７に示した白抜きの箱は伝送線路を示している。メインライン１−１に対応する配線は伝送線Ｌ１，Ｌ２，Ｌ３，Ｌ４からなり、配線１−２に対応する配線は伝送線Ｌ５，Ｌ６，Ｌ７からなる。伝送線Ｌ２とＬ５が結合器C1を形成し、伝送線L３とＬ６が結合器Ｃ２を形成している。
【００６３】
点線で示されたＴ字型結合器Ｔ１は、互いに接続された２つの結合器Ｃ１とＣ２と、これらの引き出し用の伝送線Ｌ７を有する部分からなる。
【００６４】
結合器Ｔ１の各端子は結合器の裸の（真の）電気特性を明らかにする目的で終端電源Ｖｔｔに終端抵抗ｒｔｔを介して接続され、これにより各点での伝送路の反射がない。
【００６５】
ライト動作では、図５のＭＣ１０−１のドライバは、図６ではパルス源（ｖｐｕｌｓｅ）、その内部抵抗ｒｄ及びＭＣ１０−１が持つ静電容量Ｃp１からなる等価回路として表現されている。また、図５のメモリ１０−２のレシーバは、図６ではノードｓ５に接続された静電容量Ｃp５と抵抗ｒｓで表現されている。また、リード動作では、ＭＣ１０−１のレシーバは、図７ではノードｄ１に接続された静電容量Ｃp１と抵抗ｒｄで表現され、メモリ１０−２のドライバはパルス源、その内部抵抗ｒｓ及び等価容量Ｃp５で表現されている。
【００６６】
図６、７のＴ字型結合器の特性を明らかにするために回路シミュレーションを行った。
【００６７】
各点での信号波形を図８と図９に示す。
【００６８】
回路シミュレーションにはＳＰＩＣＥ（Simulation Program for Integrated Circuit Emphasis）を用いた。ただし、使用したＳＰＩＣＥでは表皮効果が扱えないので表皮効果のない波形すなわち、波形の鈍りがない状態を模擬している。実際は表皮効果がこのシミュレーション結果に重畳されることになり、その結果、一般的には信号波形の肩が減衰する、あるいは鈍る。
【００６９】
図８は図６に対応したリード動作での各点（ｄ１，ｄ４，ｓ１，ｓ４，ｓ５）の波形であり、図９は図７に対応したライト動作での各点（ｄ１，ｄ４，ｓ１，ｓ４，ｓ５）の波形である。図８、及び図９はドライブ位置が異なるのみで他の回路の定数は同じである。
【００７０】
図８では、ドライブ位置は図６のノード（点）ｄ１である。波形の観測点はドライブ点ｄ１、メインライン１−１の終端点ｄ４、ｒｓの入力端ｓ５と結合器の両側終端部ｓ１，ｓ４である。
【００７１】
各パラメータはそれぞれ以下の通りである。
【００７２】
終端抵抗値 rtt = 50［Ω］
等価入力容量 c1 = 3［pF］
等価入力容量 c5 = 3［pF］
終端電源電圧 vtt = 1.0［Ｖ］
点ｓ５の内部インピーダンス rs = 50［Ω］
vpulse内部インピーダンス rd = 50［Ω］
遷移時間 tr = 0.2［nｓ］
メインライン１−１の引出し線(Ｌ１)の伝搬遅延時間
tpd1 = 216 [ps]
メインライン１−１の引出し線(Ｌ２)の伝搬遅延時間
tpd2 = 360 [ps]
Ｔ字型線路１−２の引出し線Ｌ７) の伝搬遅延時間
tpd5 = 216 [ps]
メインライン１−１の線路(Ｌ１)のインピーダンス z1 = 50［Ω］
メインライン１−１の線路(Ｌ２) z2 = 50［Ω］
Ｔ字型線路１−２の引出し線(Ｌ７) z5 = 25［Ω］
結合器(coupler1,coupler2)のモデルパラメータは以下の通りである。
【００７３】
r11=1m ［Ω／ｍ］Ｌ11=361.3n ［Ｈ／ｍ］
r22=1m ［Ω／ｍ］Ｌ22=361.3n ［Ｈ／ｍ］ Ｌ12=050n［Ｈ／ｍ］
cr1=144.5p ［Ｆ／ｍ］
cr2=144.5p ［Ｆ／ｍ］
c12=40.p ［Ｆ／ｍ］
ここで、ｒ１１，ｒ２２は単位長さ当たりの配線抵抗、Ｌ１１，Ｌ２２は配線の単位長さ当たりの自己インダクタンス、ＣＲ１，ＣＲ２はは配線の単位長さ当たりの自己キャパシタンス、Ｌ１２，Ｃ１２はそれぞれ単位長さ当たりの相互インダクタンスと相互キャパシタンスである。
【００７４】
図８においてノードｄ１は送信信号波形、ノードｄ４はメインライン１−１の終端抵抗位置での波形、ｓ１，ｓ４，ｓ５はＴ字型結合器Ｔ１の各点の波形である。図８では、受信波形はｓ５の太い実線で書かれた波形であり、遷移時に急峻になる鋭い波形であることがわかる。この波形を用いることにより表皮効果などの信号波形の肩の減衰を補正できる。
【００７５】
同様に、図９は図７に対応するリード動作の波形であり、ノードｓ５からの送信波形はＮＲＺの矩形波形であり、受信ノードｄ１の波形は図８と同様に遷移時間に急峻になる鋭い波形である。この波形を用いることにより表皮効果などの信号波形の肩の減衰を補正できる。
【００７６】
次に、波形が急峻にできる理由を図１０，及び図１１を用いて説明する。
【００７７】
図１０（１）はライトデータの波形、例えば、図６のｖｐｕｌｓｅ或いは図５のＭＣ１０−１からのＮＲＺ信号波形を示す。この信号がメインライン１−１を伝搬し、Ｔ１時間後、結合器Ｃ１とＣ２の接続点（分岐点）に対応するメインライン１−１上の位置に到達するとする。この到達時刻に結合器Ｃ１で生成される信号が図１０（２）に示す波形となり、この波形は結合器Ｃ１がＭＳＬ(Micro Strip Line)の場合、前方クロストーク（FWXT:Forward Crosstalk)として生じる。図１０（２）に示す波形は、ＭＣ１０−１の出力波形の立上り時間（Ｔａ）と同程度のパルス幅を持つ。図１０（２）のＦＷＸＴはメインライン１−１上を伝搬するパルスと併走する性質を持ち、メインライン１−１上の伝送線Ｌ２とＬ３との接続点に到達するのと同時刻に配線１−２の分岐点である伝送線Ｌ５とＬ６との接続点にクロストークとして生じる。なお、結合器がＳＬ(Strip Line)の場合は結合係数がゼロなのでＦＷＸＴは生じない。
【００７８】
更に、メインライン１−１上のＮＲＺ信号は終端に向かって伝送線Ｌ３上を無反射で伝搬するが、この伝搬パルスが結合器Ｃ２に後方クロストーク（ＢＷＸＴ：Backward Crosstalk)を生じさせる。このクロストーク波形を図１０（３）に示す。このクロストーク波形は結合器Ｃ２の配線長を往復伝搬する時間幅だけ続く。
【００７９】
具体的には、結合器がガラスエポキシ系プリント基板の中に構成されている場合、比誘電率はおおよそεｒ＝４．６なので、結合長が３０［ｍｍ］の場合、パルスの伝搬速度を７．１５［ｐｓ／ｍｍ］（＝√（比誘電率＝４．６）／光速）を掛けると、往復の伝搬遅延時間は４２９［ｐｓ］となる。
【００８０】
図５の配線１−２の分岐点では結合器Ｃ１で生じた前方クロストークと結合器Ｃ２で生じた後方クロストーク信号とが重畳される。重畳された波形を図１０（４）に示す。この重畳された波形は、図５のメモリチップ１０−２に伝搬する。
【００８１】
表皮効果は波形の肩が鈍る現象であり、この波形鈍りを打ち消すにはパルスの立上りをオーバーシュートによって急峻にすればよく、まさに図１０（４）に示す波形はその通りになっている。
図１０には、図５に於いてＭＣ１０−１からチップ１０−２のデータ転送に関する波形を示したが、同様にチップ１０−２からＭＣ１０−１へのデータ転送に対しても同じ波形が生成される。これを図１１を用いて説明する。
【００８２】
図１１（１）はチップ１０−２からのＮＲＺ信号を示す。この信号が配線１−２の分岐点に到達した後、結合器Ｃ１（Ｌ５）とＣ２（Ｌ６）の両方に進行する。その後、図１０に示した波形生成プロセスが逆方向に生じる。図１１（２）はＭＣ１０−１側、即ち図７のノードｄ１における電圧波形を示す。ここで、結合器Ｃ１によって生成されたＦＷＸＴが、伝送線Ｌ５を伝送するパルス波形と併走し、パルス振幅を増大させながら伝送線Ｌ２を進行する。他方、結合器Ｃ２によって生成されたＢＷＸＴは、配線１−２の分岐点にパルスが入力したと同時刻に生成され、生成されたＢＷＸＴは伝送線Ｌ２を進行する。このパルス幅は図１０に示した時間と同じＴｂ時間である。この結合器Ｃ１で生成された前方クロストークと結合器Ｃ２で生成された後方クロストークは伝送線Ｌ２を同時刻に進行し、結果として、図１１（２）に示す波形となる。図１１（２）に示す波形は、ＭＣ１０−１のドライブの場合における図１０（４）の波形と同じである。逆に、図７のノードｄ４側の波形は図１１（３）のようになる。図１１（３）に示す波形は、到達時間以外は図１１（２）と同じ波形である。なぜならば、メインライン１−１に生じるＢＷＸＴとＦＷＸＴは、ＭＣ１０−１とは反対に結合器Ｃ２とＣ１でそれぞれ生成されるが、そのクロストークの生成過程は同じためである。
【００８３】
以上のように、Ｔ字型の結合器を用いた場合、遷移時間のみエッジが急峻に立ち上がる（オーバーシュート）にも関わらず、結合器Ｃ２のみ用いていた場合と同じパルス幅を持ち、パルス幅が太くならない。すなわち、Ｔ字型結合器を用いても表皮効果による波形鈍りを補正できると同時に結合器Ｃ２のみ用いた場合と同じパルス幅が保たれるので高速動作を低下させることはない。
【００８４】
このオーバーシュート分はＦＷＸＴで生じているので、Micro Strip Lineを結合器に選ぶべきである。また、ＦＷＸＴに於いても基板の構成によってはその前方クロストーク係数が正であったり負であったりするので正になるように基板の配線構造を選ぶことが重要である。
【００８５】
このように動作するので、図５のメモリシステムでは、ＭＣ１０−１とメモリチップ１０−２〜１０−４との間で、Ｔ字型結合器Ｔ１〜Ｔ３で生成されるオーバシュートによって、表皮効果による波形鈍りを補正できるのでより高速化できる。
【００８６】
次に、第４の実施例を図１２を用いて説明する。
【００８７】
本実施例の目的は、第１の実施例の高密度メモリ搭載の他に、高速データ転送に不可欠なデータ取り込みタイミング設計を簡単にすることを目的としている。
【００８８】
メモリコントローラ（ＭＣ）１０−１は、メモリチップ１０−２〜１０−５に対してリード信号・ライト信号とクロック信号を送受信している。メインライン７ー１はクロック信号用である。メインライン７−１と結合したＴ字型結合器７−２〜７−５は、メモリチップ１０−２〜１０−５にそれぞれ接続され、Ｔ字型結合器の両端は整合終端されている。
【００８９】
ＭＣ１０−１からクロック信号ＣＬＫｏｕｔがＭＣ１０−１内のクロック位相φに同期して出力され、メインライン７−１を通ってＭＣ１０−１のクロック入力信号ＣＬＫｉｎに再入力される。メインライン７−１はＭＣ１０−１の近くでその両端が終端されており、この端部での反射はほとんどない。
【００９０】
また、リード・ライトのデータ信号はＭＣ１０−１から出力され、スイッチ９によりライト時はWrite方向へ、リード時はRead方向に低インピーダンスで接続される。スイッチ９のｗｒｉｔｅ，ｒｅａｄ信号端子はデータ用のメインライン８−１に接続され、データ用のメインライン８ー１はその両端で終端されている。クロック信号と同様に、データ信号もＴ字型結合器８ー２〜８ー５によりメモリチップ１０−２〜１０−５にそれぞれ結合されている。
【００９１】
ここで、図１２にはＣＬＫ信号とデータ信号のみを示したが、その他の信号、例えばアドレス信号、制御信号、又はチップセレクト信号などのようにチップに対して書き込むだけの信号に対してはスイッチ９の様な切替え器は不要である。
【００９２】
ＭＣ１０−１からデータを書き込む場合（ライト動作）、以下の動作が行われる。
【００９３】
まず、ＭＣ１０−１はスイッチ９を制御してWrite側に切り換えておく。このようにすることで、ＭＣ１０−１から各メモリに対する書き込みの準備ができる。バンク・ＲＡＳ／ＣＡＳアドレスを送信して書き込みが準備できた後、ＭＣ１０−１はＮＲＺのライトデータをクロックφと同期して送出する。
【００９４】
送出されたクロックとライトデータのＮＲＺ信号はそれぞれのＴ字型結合器でＲＴＺ信号に変換され、これらＲＴＺ信号が同位相でメモリチップ１０−２〜１０−５に伝達されるように上記２つのメインラインが配置・配線されている。ここで、位相とはクロック信号とデータ信号の信号波形の時間差であり、同位相とは信号の到達時間差がリード／ライト動作では無視できるほど小さいことを言う。
【００９５】
同位相で信号を伝達する配置・配線のために、クロック信号のメインライン７−１もデータ信号のメインライン８−１も同型で折り返されており、これらの折り返された配線に対してそれぞれＴ字型結合器７−２〜７−５と８−２〜８−５とが、ＭＣ１０−１に対して同じ伝搬遅延時間を持つように形成されている。
【００９６】
例えば、ＭＣ１０−１に近いチップ１０−２へは、クロック信号もデータ信号もそのデータ伝搬遅延時間は短いが、クロック信号もデータ信号もその伝搬遅延時間は同じであるため位相差は無視できる。同様に、ＭＣ１０−１から最も伝搬時間が長いチップ１０−３に対しても、クロック信号もデータ信号もその伝搬遅延時間は同じであるため位相差は無視できる。
【００９７】
メモリチップ１０−２〜１０−５にはクロック信号とライトデータ信号とが同位相で入力されるので、メモリ１０−２〜１０−５はクロック信号を用いてデータをラッチすることができる。これによりメモリにデータ書き込むことでライト動作が完了する。
【００９８】
ＭＣ１０−１からデータを読み出す場合（リード動作）、以下の動作が行われる。
【００９９】
まず、ＭＣ１０−１はＲ／Ｗ信号をreadモードにする。バンク・ＲＡＳ／ＣＡＳアドレスを送信して読み込みが準備できた後、アドレス指定されたメモリからディジタル（ＮＲＺ）のリードデータがクロック信号に同期して送出される。クロック信号は折り返されたメインライン７−１を通ってＭＣ１０−１に再入力される。リードデータ信号として、Ｔ字型結合器によりメインライン８−１にＲＴＺ信号が伝達される。この時、Ｔ字型結合器のメインライン側には図９、及び図１１で示したように両側に同じ波形が生成される。この生成されたＲＴＺ信号はメインラインの時計回り、反時計回りの両方向に伝搬する。スイッチ９はリード側に切り換えられているのでＭＣ１０−１には時計回りのＲＴＺ信号が伝達されることになる。この時のデータ信号とクロック信号との位相差はどのメモリチップ１０−２〜１０−９でも同じである。
【０１００】
同位相になる理由として、クロック信号のメインライン７−１もデータ信号のメインライン８−１も同じように折り返されており、更に、クロック信号とデータ信号に対応するそれぞれのＴ字型結合器７−２〜７−５と８−２〜８−５とがＭＣ１０−１に対して同じ伝搬遅延時間を持つようにそれぞれのメインラインに対して配線されているためである。すなわち、メモリがＭＣ１０−１に対し到達時間が近い位置に有る場合は、リードデータも早い時刻に送信されるがメインライン８−１上での伝搬遅延時間は長くなり、結局、このメモリからのデータがＭＣ１０−１に到達する時間は、ＭＣ１０−１から出力されたクロック信号が伝搬して戻ってくる時間とほぼ同じである。逆に、メモリがＭＣ１０−１に対し到達時間が遠い位置に有る場合は、リードデータも遅い時刻に送信されるがメインライン８−１上での伝搬遅延時間は短かくなり、この場合も、このメモリからのデータがＭＣ１０−１に到達する時間は、クロック信号が伝搬して戻ってくる時間とほぼ同じである。つまり、メモリチップはＭＣ１０−１に対し伝搬遅延時間が近い場合も遠い場合もＭＣ１０−１に対し同時刻にリードデータは到着することになる。このため、ＭＣ１０−１内では戻ってきたクロック信号ＣＬＫｉｎを用いれば、どの位置のメモリチップからのリードデータであっても同位相でラッチすることができることになり、データタイミングに掛かる設計が大幅に容易になる。
【０１０１】
メモリチップ１０−２〜１０−９からのライトデータ信号はＭＣ１０−１が送信したクロック信号と同位相差でＭＣ１０−１に再入力されるので、ＭＣ１０−１はクロック信号（ＣＬＫｉｎ信号）を用いてデータをラッチすることができる。これによりメモリからのデータを読み込むことでライト動作が完了する。
【０１０２】
上記の動作を実現することが出来る大きな要因は、方向性結合器７ー２〜７ー５あるいは８ー２〜８ー５によりインピーダンスの乱れが無く信号を伝送できる機能と、Ｔ字型結合器により前方にも後方にも同じパルスを送出できる機能を実現しているためである。すなわち、Ｌ字型の結合器Ｃ１あるいはＣ２だけではこの位相を合わせることができない。
【０１０３】
上記の２つの機能により、方向性結合器を用いた場合でも折り返し配線とリード・ライト信号切替えによってメモリシステムに於けるデータのライトリードのタイミングを揃えることで高速動作が可能になり、メモリモジュール内に方向性結合器を形成することにより高密度実装を実現でき、更に、Ｔ字型結合器を用いることで遷移時間パルスを急峻にできるので表皮効果などの波形歪みに対しても有効に高速動作が可能になる。
【０１０４】
次に、本実施例の更なる応用例を図１３を用いて示す。
【０１０５】
図１３は図１２に比べて、ＭＣ１０−１のデータ用の信号回路が異なる。図１３では、ライトデータとリードデータ用のインタフェース回路を分けて、それぞれがドライバ及びレシーバを有する実施例を示す。図１３では、ライトデータ送出用のドライバとリードデータ受信用のレシーバの内部インピーダンスはメインライン８ー１の特性インピーダンスＺｏと同じであり、ＭＣ１０−１の端子に於いて信号の反射波はない。図１３の構成により、図１２と同じようにリード・ライトデータのタイミングが揃い、パルス遷移を急峻にでき、高密度実装を実現できる上に、データ用の終端抵抗とスイッチ９を無くすことができ低価格化を実現できる。
【０１０６】
次に、Ｔ字型結合器を用いた別の実施例を図１４を用いて説明する。
【０１０７】
本実施例が図１３の実施例と異なるのは、ＣＬＫ信号の変わりにストローブ信号（ＤＱＳ）を用いてデータの送受信を行う点である。
【０１０８】
ＤＱＳ信号はＭＣ１０−１の内部クロック信号φに同期してデータライト時に送出される。このＤＱＳ信号を用いて、メモリチップ１０−２〜１０−５は、メインライン８−１に結合したＴ字型結合器８−２〜８−５で生成されたライトデータ（ＤＱ信号）をラッチする。先の実施例と同様に、ＤＱＳ信号とＤＱ信号の伝搬位相差がどのチップ１０−２〜１０−５でも同じであるため、上記の動作が可能である。
【０１０９】
リードデータに対しては、各チップからのリードデータ（ＤＱ）は結合器とメインライン８ー１とを介してＭＣ１０−１に入力される。それと同時に、リードデータを送出したメモリチップからはストローブ信号（ＤＱＳ）も送出される。その結果、メモリチップ１０−２〜１０−５のＭＣ１０−１に対する遅延時間が異なるような配置に対してもリードデータ（ＤＱ）とストローブ信号（ＤＱＳ）信号の位相差が等しいので、ＭＣ１０−１ではＤＱＳ信号によりリードデータＤＱをラッチすることができる。すなわち、配線を折り返さない場合でもリードデータをタイミングを揃えて取り込むことができる。
【０１１０】
次に、方向性結合器を用いたデータ転送に好適なメモリチップの内部ブロック図を図１５に示す。
【０１１１】
図１５に示すメモリチップでは、メモリブロック２１にデータを格納、或いは読み出しを行うためのアドレスの指定をＡＤＤ信号、ＲＡＳ，ＣＡＳ，ＣＳ信号で行う。データはセンスアンプから読み出されるが、リードデータはData Output Registerにバッファリングされた後、ドライバ６を介して出力される。また、ライトデータはレシーバ５を介して入力されData Input Registerにバッファリングされた後メモリブロックに格納される。
【０１１２】
図１５のレシーバ５は、ＲＴＺ信号をＮＲＺ信号に変換する復調回路を有している。また、従来のＮＲＺ信号を入力するためのレシーバも内蔵し、これをメタルオプションとして持つことにより低コストにメモリの対応インタフェースを増やすことができるというメリットがある。
【０１１３】
データ信号（ＤＱ）と同様にストローブ信号（ＤＱＳ）に対してもレシーバにＲＴＺ信号をＮＲＺ信号に変換する復調回路を設けている。
【０１１４】
他の機能ブロックは通常のＳＤＲＡＭ（Synchronous DRAM）と同じである。
【０１１５】
図１５に示す構成により、方向性結合器を用いた信号伝送であってもＲＴＺ信号をＮＲＺ信号に復調する事ができ、高速にデータ伝送が行える。
【０１１６】
さて、図１４に示したＤＱ信号のラッチにＤＱＳ信号を用いるメモリモジュールシステムあるいは、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）において、ライトデータのレイテンシが長いという問題があった。この問題を図１６を用いて説明する。
【０１１７】
ＤＤＲ−ＳＤＲＡＭで採用されているＳＳＴＬ（Stub Series Terminated Logic）インタフェースでは、Hiz状態が終端電圧Ｖｔｔと同じであり、レシーバの基準電圧Ｖｒｅｆも終端電圧Ｖｔｔとほぼ同じため、HizからＬ状態あるいはHizからＨ状態への遷移の検出ができないという問題があった。
【０１１８】
図１６において、クロックＣＫを基準にコマンドが発行されデータが送出される。例えば、ステージ１ではライトコマンドが発行され、ステージ２ではライトデータ（ＤＡ０）が送信されている。つまり、ステージ１でストローブ信号ＤＱＳをHizの状態から一度Ｌに落とし、ステージ２でデータをラッチするためのストローブ信号をドライブしており、１サイクルwaiteが入っている。
【０１１９】
なぜなら、メモリはＤＱＳがHizからＬ状態への遷移を検出できず、ＤＱＳがＬからＨになって初めてＤＱＳの遷移を識別できるようになるからである。このためにDQS遷移の認識用に１ステージ分のプリドライブすなわちwaiteが必要である。
【０１２０】
これに対し、本発明のように方向性結合器を用いた場合、図１７に示すように、コマンドと同期してデータを発行することができる。ここで、ＤＱＴｘとはＭＣから送信されるデータ信号波形であり、ＤＱＲｘとは方向性結合器によりＲＴＺ信号に変換されメモリチップの入力レシーバに入力されるデータ信号波形である。同様に、ストローブに対してはＤＱＳＴｘ，ＤＱＳＲｘはそれぞれＭＣの出力信号とメモリチップの入力信号である。
【０１２１】
図１７から分かるように、ＭＣからはライトコマンドとデータであるＤＱＴｘが同時に発行されている。ＤＱＳＴｘもステージ１でドライブされている。図１７の場合、ＤＱＳＴｘ信号はHizの中間値から立ち下がっており、この点は図１６と同じであるが、メモリチップ側ではＤＱＳＲｘではHizから立上りパルスが生じている。すなわち、ＤＱＳＴｘがHizからＬへの変化するとＤＱＳＲｘ信号にパルスが生じ、このパルスをメモリチップでは識別できるのである。これにより、ＤＱＳにpre-driveが必要でなくなりwriteコマンドとwriteデータを同時に発行できる。このためメモリライトのアクセスレイテンシを１ステージ分短くすることができる。その結果、システムとしてはメモリアクセスのレイテンシが向上するためシステム性能が向上する。
【０１２２】
【発明の効果】
方向性結合器をメモリモジュール内に形成したことで、マザーボード上のメモリモジュール間隔を方向性結合器の長さとは無関係に縮めることができるので高速動作を確保したまま高密度実装できる。
【０１２３】
更に、図４のように、方向性結合器を介してトランシーバ３−２〜３−９をバス接続する場合でも、配線２０−２〜２０−９は信号振幅の大きなＮＲＺ信号に復調されているので、多数接続された各メモリチップに高速にデータを書き込める。リード動作の場合も逆に成り立つ。このように、トランシーバを介することで１信号当たりの接続メモリチップ個数を増大させる多バンク構成が可能であり、高速性を維持したまま更なる大容量化が図れる。
【０１２４】
また、図５に示したようにＴ字型結合器を用いることで、波形が急峻になり表皮効果に対して補償する効果がある。このため、高速動作が可能となる。
【０１２５】
また、図１２、図１３、図１４のように、複数のメモリに対するメモリコントローラからのクロック信号とデータ信号の配線を折り返し、クロック信号を再入力することで、リードデータとライトデータに時間差を無くすことができる。このことによりシステム設計に非常な容易になる。
【図面の簡単な説明】
【図１】第１の実施例を説明する図である。
【図２】 第１の実施例の基板構成図である。
【図３】 従来の方式である。
【図４】 第２の実施例の多バンク型メモリモジュールを高密度で実装する方式である。
【図５】 第３の実施例の表皮効果などの波形鈍りを補償するＴ字型方向性結合器を用いたメモリモジュールバスである。
【図６】 第３の実施例のライト動作を説明する図である。
【図７】 第３の実施例のリード動作を説明する図である。
【図８】 シミュレーション波形である。
【図９】 シミュレーション波形である。
【図１０】 Ｔ字型結合器を用いたメモリシステムのライト動作を説明図である。
【図１１】 Ｔ字型結合器を用いたメモリシステムのリード動作を説明図である。
【図１２】 折り返し配線とＴ字型結合器を用いたメモリモジュール方式である。
【図１３】 折り返し配線とＴ字型結合器を用いたメモリモジュール方式である。
【図１４】 ＤＱＳ信号とＴ字型結合器を用いたメモリモジュール方式である。
【図１５】 方向性結合式伝送用メモリ内部ブロック図である。
【図１６】 ＤＤＲ−ＳＤＲＡＭメモリ伝送用データタイミングチャートである。
【図１７】 方向性結合式伝送用データタイミングチャートである。
【符号の説明】
１・・・・・・・・・・・・・・・・・・・・プリント基板（マザーボード）
１−１・・・・・・・・・・・・・・・・・・メインライン
１−２〜１−８・・・・・・・・・・・・・・バス配線
ｓ１，ｓ４，ｓ５，ｄ１，ｄ４・・・・・・・シミュレーションのためのノード
２、２−１〜２−６・・・・・・・・・・・・データ転送を行う半導体素子をそれぞれ搭載するモジュール基板
３、３−１〜３−５ ・・・・・・・・・・・トランシーバ
４ ・・・・・・・・・・・・・・・・・・・リード、ライト方向制御信号
５，５−１ ・・・・・・・・・・・・・・ＲＴＺ復調レシーバ
６，６−２・・・・・・・・・・・・・・・・ドライバ
７，７−１ ・・・・・・・・・・・・・クロック信号線
８，８−１ ・・・・・・・・・・・・・データ信号線
９・・・・・・・・・・・・・・・・・・・・リードライト切替えスイッチ
１０・・・・・・・・・・・・・・・・・・・システムチップセット
１０−１・・・・・・・・・・・・・・・・・メモリコントローラ（部）
１０−２〜１０−７・・・・・・・・・・・・データ転送を行う半導体素子（メモリ）
２０−２〜２０−９ ・・・・・・・・・・・モジュール内データバス
Claims (3)
- ＮＲＺ(Non-Return to Zero）信号をドライブしＲＴＺ(Return To Zero)信号を復調する機能を有するメモリコントローラを備えたマザーボードに搭載されるメモリモジュールであって、
ＮＲＺ信号であるメモリ読出し信号をドライブし、ＲＴＺ信号を復調してメモリ書込み入力とする機能を有するメモリと、
前記マザーボードの配線に両端が接続される折り返し配線であって、前記マザーボードに前記メモリモジュールが搭載されると、前記メモリコントローラに接続された一筆書き状のメインラインの途中の一部分となる折り返し配線と、
前記メモリに一端が接続され他端が終端する引き出し配線とを備え、
前記引き出し配線と前記折り返し配線とは、メモリモジュール内で近接配置され、もって前記メモリと前記メモリコントローラとの間に介在し、一方からのＮＲＺ信号の後方クロストークにより生じるＲＴＺ信号を他方に伝達することで相互のデータ転送を行う方向性結合器を形成することを特徴とするメモリモジュール。 - 前記メモリからの引き出し配線はＴ字型に分岐し、分岐した引き出し配線の両端が終端され、該分岐した引き出し配線がそれぞれ前記メインラインの一部となる折り返し配線と近接配置されてそれぞれ方向性結合器を形成し、各方向性結合器が正の前方クロストーク係数をもつように形成され、もって一方の方向性結合器で生じる後方クロストークによる信号と他方の方向性結合器で生じる前方クロストークによる信号が重畳したＲＴＺ信号を伝達するＴ字型方向性結合器を形成することを特徴とする請求項１記載のメモリモジュール。
- 前記メモリからの引き出し配線はＴ字型に分岐し、分岐した引き出し配線の両端が終端され、該分岐した引き出し配線がそれぞれ前記メインラインの一部となる折り返し配線と近接配置されてそれぞれ方向性結合器を形成し、前記メインラインの一部分となる折り返し配線を第１の方向に伝播する前記メモリコントローラからのメモリ書き込み信号の後方クロストークが分岐した一方の引き出し配線に生じて前記メモリに伝達され、かつ分岐した他方の引き出し配線を伝播する前記メモリ読み出し信号の後方クロストークが前記折り返し配線に生じて前記第１の方向に伝播して前記メモリコントローラに伝達されることを特徴とする請求項１記載のメモリモジュール。
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