JP3546613B2 - 回路基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バスシステム、特に情報処理装置の同期式制御に用いるバスシステム及び回路基板に関する。
【０００２】
【従来の技術】
同期メモリ及び同期式メモリシステムに関する規格として、ＩＥＥＥ１５９６．４のＳｙｎｃＬｉｎｋがある。以下に、この規格が適用された同期式メモリシステムについて図面を参照して説明する。図２３はＳｙｎｃＬｉｎｋが適用された同期式メモリシステムの概略構成図である。
【０００３】
ＳｙｎｃＬｉｎｋが適用された同期式メモリシステムは、図２３に示すように、複数の同期ＲＡＭ１０４ａ＃１〜１０４ａ＃ｎ（以下、単に同期ＲＡＭ１０４ａともいう）と、同期ＲＡＭ１０４ａへのデータの書き込みや読み出しを制御するメモリコントローラ１０１ａと、アドレスバス１０５ａと、データバス１０６ａとを備えて構成される。
【０００４】
アドレスバス１０５ａは、メモリコントローラ１０１ａの出力バッファ１０１２ａから出力されたアドレス、コマンド、ライトデータや、同期用クロック信号を、同期ＲＡＭ１０４ａの入力バッファ１０４２ａに入力するためのものであり、アドレス、コマンド及びライトデータを扱うバス線と、同期用クロック信号を扱う同期用クロック線とからなる。
【０００５】
データバス１０６ａは、同期ＲＡＭ１０４ａの出力バッファ１０４４ａから出力されたリードデータをメモリコントローラ１０１ａの入力バッファ１０１４ａに入力するためのものである。
【０００６】
アドレスバス１０５ａは、メモリコントローラ１０１ａに対する各同期ＲＡＭ１０４ａの序列を昇順（＃１〜＃ｎの順）としている。一方、データバス１０６ａは、メモリコントローラ１０１ａに対する各同期ＲＡＭ１０４ａの序列を降順（＃ｎ〜＃１の順）としている。このようにすることで、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａ間のアドレスバス１０５ａのバス長と、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａ間のデータバス１０６ａのバス長との総和が、全ての同期ＲＡＭ１０４ａ＃１〜１０４ａ＃ｎについて略等しくなるようにしている。
【０００７】
上記構成のＳｙｎｃＬｉｎｋが適用された同期式メモリシステムでは、同期ＲＡＭ１０４ａは、メモリコントローラ１０１ａからアドレスバス１０５ａの同期用クロック線上に出力された同期用クロックを契機として、メモリコントローラ１０１ａからアドレスバス１０５ａのバス線上に出力されたアドレス、コマンド及びライトデータをラッチする。これにより、アドレス、コマンド及びライトデータの同期転送を実現している。また、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａ間のアドレスバス１０５ａのバス長と、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａ間のデータバス１０６ａのバス長との総和が、全ての同期ＲＡＭ１０４ａ＃１〜１０４ａ＃ｎについて略等しくなるようにすることにより、メモリコントローラ１０１ａの各同期ＲＡＭ１０４ａに対するメモリアクセスレイテンシを略一定にすることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記構成の同期式メモリシステムでは、同期ＲＡＭ１０４ａの数を増やすと、アドレスバス１０５ａ及びデータバス１０６ａのバス長が長くなるので、各バスにおける信号の伝搬時間が長くなり、結果として、メモリコントローラ１０１ａの各同期ＲＡＭ１０４ａに対するメモリアクセスレイテンシが長くなるという問題がある。
【０００９】
尚、各バスにおける伝搬時間を短縮するために、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａの出力バッファ１０１２ａの電流駆動能力を高める方法が考えられる。しかしながら、この方法では、バス上での反射によるリンギングノイズが増加するため、期待される程の短縮効果は得られない。むしろ、電流駆動能力を高めることは、出力バッファの面積拡大に伴うチップダイの肥大化を招き、さらに、電流量増大に伴う電磁界放射ノイズの増加から新たなる対策手段が必要となるため、好ましくない。
【００１０】
ところで、ＳｙｎｃＬｉｎｋでは、同期ＲＡＭの容量を増設した場合の同期式メモリシステムも提案している。この同期式メモリシステムでは、図２４に示すように、アドレスバス１０５ｂ及びデータバス１０６ｂからなるバス系統に同期ＲＡＭ１０４ｂ＃１〜１０４ｂ＃ｎを接続し、アドレスバス１０５ｃ及びデータバス１０６ｃからなるバス系統に同期ＲＡＭ１０４ｃ＃１〜１０４ｃ＃ｎを接続している。このように、バス系統を２系統設けることにより、各バスに接続する同期ＲＡＭ数を減らすことができ、これにより、各バスのバス長を短くすることができる。しかしながら、メモリコントローラ１０１ｂに、アドレスバス１０５ｂ、１０５ｃに各々対応する出力バッファ１０１２ｂ、１０１２ｃと、データバス１０６ｂ、１０６ｃに各々対応する入力バッファ１０１４ｂ、１０１４ｃとを設けなければならず、これにより、メモリコントローラ１０１ｂが大きくなり、また、ピン数も増加するという問題がある。
【００１１】
本発明は、上記事情に基づいてなされたものであり、バスマスタのピン数を増加させることなく、バスマスタ及び当該バスマスタに支配される複数のバススレーブ各々間の信号転送時間を略一定に保ちながら短縮することができるバスシステム及び回路基板を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明のバスシステムは、複数のバススレーブと、前記複数のバススレーブを制御するバスマスタと、前記バスマスタから出力された信号を前記バススレーブに入力するための第一バスと、前記バススレーブから出力された信号を前記バスマスタに入力するための第二バスと、を備えるバスシステムであって、
前記第一バス及び第二バス各々は、前記バスマスタに接続された幹線と、前記幹線に接続された、各々に少なくとも一つのバススレーブが接続された複数の支線と、を有し、
前記バススレーブは、前記第一バス及び第二バスの対応する前記支線に、当該バススレーブ及び前記バスマスタ間の第一バスの長さと、当該バススレーブ及び前記バスマスタ間の第二バスの長さとの総和が、全ての前記バススレーブについて略等しくなるように接続されていることを特徴とする。
【００１３】
ここで、前記第一バスは、前記バスマスタから出力された信号が、前記第一バスの前記幹線及び前記複数の支線の接続点で、反射波を生じさせないように、インピーダンスの整合が図られていることが好ましい。
【００１４】
また、前記第二バスは、前記複数のバススレーブから出力された信号が前記バスマスタに入力した際に生じた反射波が、前記第二バスの幹線と前記第二バスの前記複数の支線との接続点で、再びを反射波を生じさせないように、インピーダンスの整合が図られていることが好ましい。
【００１５】
尚、前記複数のバススレーブ各々を布線を介して対応する前記支線に接続する場合、前記布線及び当該布線に接続された前記支線は、当該布線に接続された前記バススレーブから出力された信号、あるいは当該バススレーブで発生した反射波が、当該布線と当該支線との接続点で反射波を生じさせないように、インピーダンスの整合が図られていることが好ましい。
【００１６】
また、前記支線の終端には、当該支線の特性インピーダンスと略等しいインピーダンスを有する整合負荷が接続されていることが好ましい。
【００１７】
本発明の回路基板は、複数のバススレーブと、前記複数のバススレーブを制御するバスマスタとが搭載され、且つ前記バスマスタから出力された信号を前記バススレーブに入力するための第一バスと、前記バススレーブから出力された信号を前記バスマスタに入力するための第二バスとが形成された回路基板であって、
前記バスマスタは、略中央部に配置されており、
前記複数のバススレーブは、前記バスマスタを中心として略左右対称となるように２つに振り分けて配置されており、
前記第一バスは、前記バスマスタを中心として左側に配置された前記バススレーブ各々に接続する第一支線と、前記バスマスタを中心として右側に配置された前記バススレーブ各々に接続する第二支線と、一方の端部が前記バスマスタに接続され、他方の端部が前記第一支線及び前記第二支線に接続された第一幹線とを有し、且つ前記第一支線及び前記第二支線が前記バスマスタを中心として略左右対称に形成されており、
前記第二バスは、前記バスマスタを中心として左側に配置された前記バススレーブ各々に、前記第一支線とは逆順で接続する第三支線と、前記バスマスタを中心として右側に配置された前記バススレーブ各々に、前記第二支線とは逆順で接続する第四支線と、一方の端部が前記バスマスタに接続され、他方の端部が前記第三支線及び前記第四支線に接続された第二幹線とを有し、且つ前記第三支線及び前記第四支線が前記バスマスタを中心として略左右対称に形成されていることを特徴とする。
【００１８】
【発明の実施の形態】
以下に、本発明の第一実施形態について図面を参照して説明する。
【００１９】
図１は本発明の第一実施形態である同期式メモリシステムの概略構成図、図２は図１に示す同期ＲＡＭの概略ブロック図である。
【００２０】
本実施形態の同期式メモリシステムは、図１に示すように、偶数個の同期ＲＡＭ４ａ＃１〜４ａ＃ｎ（以下、単に同期ＲＡＭ４ａともいう）と、同期ＲＡＭ４ａへのデータの書き込みや読み出しを制御するメモリコントローラ１ａと、アドレス・コマンド・クロック・ライトデータバス５ａと、リードデータバス６ａと、を備えて構成される。
【００２１】
メモリコントローラ１ａは、出力バッファ１２ａから、同期ＲＡＭ４ａの書き込み・読み出し動作を制御するためのアドレス、コマンド及びライトデータと、同期用クロック信号とを出力する。また、同期ＲＡＭ４ａが出力したリードデータを入力バッファ１４ａで受信する。
【００２２】
同期メモリ４ａは、図２に示すように、アドレス、コマンド、ライトデータ、そして同期用クロックを受信する入力バッファ４２ａと、リードデータを出力する出力バッファ４４ａと、図示していないが、メモリセル、センスアンプ、シーケンサ等からなるメモリ部とを有する。同期ＲＡＭ４ａは、受信した同期用クロックを契機として、アドレス、コマンド及びライトデータをラッチする。そして、ラッチしたアドレス及びコマンドに従い、ラッチしたライトデータのメモリセルへの書き込みや、メモリセルから当該アドレスのデータの読み出しを行う。
【００２３】
アドレス・コマンド・クロック・ライトデータバス５ａは、メモリコントローラ１ａの出力バッファ１２ａから出力されたアドレス、コマンド、ライトデータや、同期用クロック信号を、同期ＲＡＭ４ａの入力バッファ４２ａに入力するためのものである。また、アドレス・コマンド・クロック・ライトデータバス５ａは、図１に示すように、分岐点Ｄで幹線５１ａが２つの支線５２ａ、５４ａに分岐しており、支線５２ａには奇数番目の同期ＲＡＭ４ａ＃ｉ（ｉ＝１、３、・・・ｎ−１）が、そして支線５４ａには偶数番目の同期ＲＡＭ４ａ＃ｊ（ｊ＝２、４、・・・ｎ）が、略等間隔で各々布線５６ａを介して接続されている。このようにすることで、支線５２ａ及び支線５４ａの長さを略等しくしている。
【００２４】
リードデータバス６ａは、同期ＲＡＭ４ａの出力バッファ４４ａから出力されたリードデータをメモリコントローラ１ａの入力バッファ１４ａに入力するためのものである。リードデータバス６ａも、アドレス・コマンド・クロック・ライトデータバス５ａと同様に、分岐点Ｅで幹線６１ａが２つの支線６２ａ、６４ａに分岐しており、支線６２ａには奇数番目の同期ＲＡＭ４ａ＃ｉ（ｉ＝１、３、・・・ｎ−１）が、そして支線６４ａには偶数番目の同期ＲＡＭ４ａ＃ｊ（ｊ＝２、４、・・・ｎ）が、略等間隔で各々布線６６ａを介して接続されている。このようにすることで、支線６２ａ及び支線６４ａの長さを略等しくしている。
【００２５】
アドレス・コマンド・クロック・ライトデータバス５ａの支線５２ａ、５４ａは、メモリコントローラ１ａに対する同期ＲＡＭ４ａの序列を昇順（支線５２ａについては＃１、＃３、・・・＃ｎ−１の順、支線５４ａについては＃２、＃４、・・・＃ｎの順）としている。一方、リードデータバス６ａの支線６２ａ、６４ａは、メモリコントローラ１ａに対する同期ＲＡＭ４ａの序列を降順（支線６２ａについては＃ｎ−１、＃ｎ−３、・・・＃１の順、支線６４ａについては＃ｎ、＃ｎ−２、・・・＃２の順）としている。上述したように、アドレス・コマンド・クロック・ライトデータバス５ａの支線５２ａ及び支線５４ａの長さを略等しくすると共に、リードデータバス６ａの支線６２ａ及び支線６４ａの長さを略等しくしているので、このようにすることにより、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間のアドレス・コマンド・クロック・ライトデータバス５ａのバス長と、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間のリードデータバス６ａのバス長との総和が、全ての同期ＲＡＭ４ａ＃１〜４ａ＃ｎについて略等しくなるようにしている。
【００２６】
本実施形態の同期式メモリシステムでは、同期ＲＡＭ４ａは、メモリコントローラ１ａからアドレス・コマンド・クロック・ライトデータバス５ａ上に出力された同期用クロックを契機として、メモリコントローラ１ａからアドレス・コマンド・クロック・ライトデータバス５ａ上に出力されたアドレス、コマンド及びライトデータをラッチする。これにより、アドレス、コマンド及びライトデータの同期転送を実現している。
【００２７】
また、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間のアドレス・コマンド・クロック・ライトデータバス５ａのバス長と、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間のリードデータバス６ａのバス長との総和が、全ての同期ＲＡＭ４ａ＃１〜４ａ＃ｎについて略等しくなるようにすることにより、メモリコントローラ１ａの出力バッファ１２ａがアドレス及びリードを示すコマンドを出力してから、メモリコントローラ１ａの入力バッファ１４ａが当該アドレスのデータを受信するまでのメモリアクセスレイテンシを、全ての同期ＲＡＭ４ａ＃１〜４ａ＃ｎについて略一定にすることができる。
【００２８】
さらに、アドレス・コマンド・クロック・ライトデータバス５ａ及びリードデータバス６ａ各々を、図１に示すように、２つの支線に分岐して、一方の支線に奇数番目の同期ＲＡＭ４ａを接続し、他方の支線に偶数番目の同期ＲＡＭ４ａを接続したことにより、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間におけるアドレス・コマンド・クロック・ライトデータバス５ａ、リードデータバス６ａの最長バス長を、図２３に示す従来の同期メモリシステムに比べて、略半分に短縮することができる。これにより、メモリコントローラ１ａの各同期ＲＡＭ４ａに対するメモリアクセスレイテンシを短縮することができる。また、図２４に示す従来の同期メモリシステムと異なり、２つのアドレス・コマンド・クロック・ライトデータバスに各々対応する２つの出力バッファと、２つのデータバスに各々対応する２つ入力バッファとを、メモリコントローラに設ける必要がない。したがって、メモリコントローラが大きくなるのを防ぐことができ、また、メモリコントローラのピン数が増加するのを防ぐことができる。
【００２９】
次に、本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａの具体的な構成について図面を参照して説明する。
【００３０】
図３は図１に示すアドレス・コマンド・クロック・ライトデータバスの概略構成図、図４は図３のＡ部拡大図、図５は図３のＢ部拡大図である。
【００３１】
本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａには、印刷回路基板の配線パターンが用いられる。配線パターンの特性インピーダンスは、主に寄生容量によるものであり、その値は、基板の材質、構造、配線パターンの幅や、当該パターンとグランド、あるいは電源ラインとの距離等に依存する。通常、４０〜１００Ω程度である。
【００３２】
本実施形態では、図３及び図４に示すように、幹線５１ａとして、特性インピーダンスＺｓが４０Ωの配線パターンを用いている。また、図３乃至図５に示すように、支線５２ａ、５４ａとして、特性インピーダンスＺｍが８０Ωの配線パターンを用い、支線５２ａ、５４ａの終端各々を抵抗値Ｒｔが８０Ωの終端抵抗５９ａを介してラインＶｔｔに接続している。さらに、図３乃び図５に示すように、布線５６ａとして、特性インピーダンスＺｓｋが８０Ωの配線パターンを用い、各布線５６ａを抵抗値Ｒｍが４０Ωの整合抵抗５８ａを介して対応する支線５２ａ、５４ａに接続している。
【００３３】
次に、本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａの分岐点Ｄでの電気特性、支線５２ａ、５４ａ及び布線５６ａの接続点での電気特性、および支線５２ａ、５４ａの終端での電気特性について説明する。
【００３４】
先ず、分岐点Ｄでの電気特性について説明する。
【００３５】
本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａでは、幹線５１ａとして特性インピーダンスＺｓが４０Ωの配線パターンを用い、支線５２ａ、５４ａとして特性インピーダンスＺｍが８０Ωの配線パターンを用いている。したがって、幹線５１ａの特性インピーダンスＺｓと、支線５２ａ、５４ａの合成特性インピーダンスＺｍ／２とが一致しているので、分岐点Ｄでのインピーダンス整合を図ることができ、これにより、メモリコントローラ１ａの出力バッファ１２ａから出力された電気信号が分岐点Ｄで不要な反射波を発生させるのを抑制することができる。尚、上述したように、配線パターンの特性インピーダンスは、配線パターンの幅や、当該パターンとグランド、あるいは電源ラインとの距離等に依存している。このため、パターン設計によっては、幹線５１ａの特性インピーダンスＺｓと、支線５２ａ、５４ａの合成特性インピーダンスＺｍ／２とを一致させることができないことも考えられる。このような場合、幹線５１ａと分岐点Ｄとの間に、支線５２ａ、５４ａの合成特性インピーダンスＺｍ／２と幹線５１ａの特性インピーダンスＺｓとの差分を補う整合抵抗を挿入することにより、分岐点Ｄでのインピーダンス整合を図ることができる。
【００３６】
次に、支線５２ａ、５４ａ及び布線５６ａの接続点での電気特性について説明する。
【００３７】
本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａでは、布線５６ａとして、特性インピーダンスＺｓｋが８０Ωの配線パターンを用い、各布線５６ａを抵抗値Ｒｍが４０Ωの整合抵抗５８ａを介して対応する支線５２ａ、５４ａに接続している。ここで、支線５２ａ、５４ａの特性インピーダンスＺｍは８０Ωなので、布線５６ａの特性インピーダンスＺｓｋは、布線５６ａ側から見たときに、見かけ上、２つに分岐する支線５２ａ、５４ａの合成特性インピーダンスＺｍ／２と、整合抵抗５８ａの抵抗値Ｒｍとの合成特性インピーダンスＺｍ／２＋Ｒｍと一致している。したがって、本実施形態によれば、支線５２ａ、５４ａと布線５６ａとの接続点でのインピーダンス整合を図ることができる。
【００３８】
メモリコントローラ１ａの出力バッファ１２ａから出力された電気信号は、同期ＲＡＭ４ａの入力バッファ４２ａに到達すると、入力バッファ４２ａと布線５６ａとの接点で、特性インピーダンスの相違によって反射を生じ、この反射波は、支線５２ａ、５４ａと布線５６ａとの接続点に到達する。しかし、本実施形態では、この接続点でのインピーダンス整合が図られているので、当該反射波が前記接続点で更に反射波を発生させるのを抑制することができる。これにより、布線５６ａ及び同期ＲＡＭ４ａの接点と、当該布線５６ａ及び当該布線５６ａに接続された支線５２ａ、５４ａの接続点とで、反射波が交互に繰り返し発生し、入力バッファ４２ａに入力される電気信号の振幅が段階的に上昇するのを防止することができる。したがって、入力バッファ４２ａに入力される電気信号の電位確定時間を短縮することができるので、同期メモリ４ａへのメモリアクセスレイテンシを短縮することができる。
【００３９】
また、整合抵抗５８ａにより布線５６ａに流入する電流量を低減することができ、これにより、急峻な大電流の変動が抑制され、ＥＭＣ等の不要な電磁界放射ノイズを低減することができる。さらに、整合抵抗５８ａは、布線５６ａとして用いられた配線パターンの寄生容量及び同期ＲＡＭ４ａの寄生容量との間でＲＣ回路を構成する。このＲＣ回路の時定数は、通常、前記アドレス・コマンド・クロック・ライトデータバス５ａ上を伝搬する信号のバスサイクルより短く、且つ当該信号の立上がり及び下がり時間より長いので、入力バッファ４２ａに、メモリコントローラ１ａの出力バッファ１２ａから出力された電気信号の波形を反映した滑らかな波形の電気信号を入力することができる。
【００４０】
次に、支線５２ａ、５４ａの終端での電気特性について説明する。
【００４１】
本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａでは、支線５２ａ、５４ａの終端各々を抵抗値Ｒｔが８０Ωの終端抵抗５９ａを介してラインＶｔｔに接続している。したがって、支線５２ａ、５４ａの特性インピーダンスＺｍと、終端抵抗５９ａの抵抗値Ｒｔとが一致しているので、支線５２ａ、５４ａの終端各々でのインピーダンス整合を図ることができ、これにより、支線５２ａ、５４ａの終端に到達した電気信号や反射波を終端抵抗５９ａに吸収させることができる。
【００４２】
次に、本実施形態のリードデータバス６ａの具体的な構成について図面を参照して説明する。
【００４３】
図６は図１に示すリードデータバスの概略構成図、図７は図６のＣ部拡大図、図８は図６のＤ部拡大図である。
【００４４】
本実施形態のリードデータバス６ａも、アドレス・コマンド・クロック・ライトデータバス５ａと同様に、印刷回路基板の配線パターンが用いられる。上述したように、配線パターンの特性インピーダンスは、通常、４０〜１００Ω程度であるが、本実施形態では、図６及び図７に示すように、幹線６１ａとして特性インピーダンスＺｕが５０Ωの配線パターンを、そして支線６２ａ、６４ａとして特性インピーダンスＺｒが５０Ωの配線パターンを用い、幹線６１ａと分岐点Ｅとの間に抵抗値Ｒｍｒが２５Ωの整合抵抗を挿入している。また、図６及び図８に示すように、支線６２ａ、６４ａの終端各々を抵抗値Ｒｋが５０Ωの終端抵抗６９ａを介してラインＶｔｔに接続している。さらに、布線６６ａとして、特性インピーダンスＺｓｒが８０Ωの配線パターンを用い、各布線６６ａを抵抗値Ｒｒが５５Ωの整合抵抗６８ａを介して対応する支線６２ａ、６４ａに接続している。
【００４５】
次に、本実施形態のリードデータバス６ａの支線６２ａ、６４ａ及び布線６６ａの接続点での電気特性、分岐点Ｅでの電気特性、および支線６２ａ、６４ａの終端での電気特性について説明する。
【００４６】
先ず、支線６２ａ、６４ａ及び布線６６ａの接続点での電気特性について説明する。
【００４７】
本実施形態のリードデータバス６ａでは、布線６６ａとして、特性インピーダンスＺｓｒが８０Ωの配線パターンを用い、各布線６６ａを抵抗値Ｒｒが５５Ωの整合抵抗６８ａを介して対応する支線６２ａ、６４ａに接続している。ここで、支線６２ａ、６４ａの特性インピーダンスＺｒは５０Ωなので、布線６６ａの特性インピーダンスＺｓｒは、布線６６ａ側から見たときに、見かけ上、２つに分岐する支線６２ａ、６４ａの合成インピーダンスＺｒ／２と、整合抵抗６８ａとの合成インピーダンスＺｒ／２＋Ｒｒと一致している。
【００４８】
したがって、本実施形態によれば、支線６２ａ、６４ａと布線６６ａとの接続点でのインピーダンス整合を図ることができ、これにより、同期ＲＡＭ４ａの出力バッファ４４ａから出力された電気信号が接続点Ｅに到達した際に、不要な反射波が発生するのを抑制することができる。
【００４９】
また、整合抵抗６８ａにより、同期ＲＡＭ４ａの出力バッファ４４ａから布線６６ａを介して支線６２ａ、６４ａに流量する電流量を低減することができる。これにより、急峻な大電流の変動が抑制され、ＥＭＣ等の不要な電磁界放射ノイズを低減することができる。
【００５０】
次に、分岐点Ｅでの電気特性について説明する。
【００５１】
本実施形態のリードデータバス６ａでは、幹線６１ａとして特性インピーダンスＺｕが５０Ωの配線パターンを、そして支線６２ａ、６４ａとして特性インピーダンスＺｒが５０Ωの配線パターンを用い、幹線６１ａと分岐点Ｅとの間に抵抗値Ｒｍｒが２５Ωの整合抵抗を挿入している。したがって、幹線６１ａの特性インピーダンスＺｕと、支線６２ａ、６４ａの合成インピーダンスＺｒ／２及び整合抵抗６７ａの合成インピーダンスＺｒ／２＋Ｒｍｒが一致しているので、分岐点Ｅでのインピーダンス整合を図ることができる。
【００５２】
同期ＲＡＭ４ａの出力バッファ４４ａから出力された電気信号は、メモリコントローラ１ａの入力バッファ１４ａに到達すると、入力バッファ１４ａと幹線６１ａとの接点で、特性インピーダンスの相違によって反射を生じ、この反射波は、分岐点Ｅに到達する。しかし、本実施形態では、この分岐点Ｅでのインピーダンス整合が図られているので、当該反射波が分岐点Ｅで更に反射波を発生させるのを抑制することができる。これにより、入力バッファ１４６ａ及び幹線６１ａの接点と、分岐点Ｅとで、反射波が交互に繰り返し発生し、入力バッファ１４ａに入力される電気信号の振幅が段階的に上昇するのを防止することができる。したがって、入力バッファ１４ａに入力される電気信号の電位確定時間を短縮することができるので、メモリアクセスレイテンシを短縮することができる。
【００５３】
また、整合抵抗６７ａにより幹線６１ａに流入する電流量を低減することができ、これにより、急峻な大電流の変動が抑制され、ＥＭＣ等の不要な電磁界放射ノイズを低減することができる。さらに、整合抵抗６７ａは、幹線６１ａとして用いられた配線パターンの寄生容量及びメモリコントローラ１ａの入力バッファ１４ａの寄生容量との間でＲＣ回路を構成する。このＲＣ回路の時定数は、通常、前記リードデータバス６ａ上を伝搬する信号のバスサイクルより短く、且つ当該信号の立上がり及び下がり時間より長いので、入力バッファ１４ａに、同期ＲＡＭ４ａの出力バッファ４４ａから出力された電気信号の波形を反映した滑らかな波形の電気信号を入力することができる。
【００５４】
尚、分岐点に整合抵抗を挿入する代わりに、配線パターン設計によって、幹線６１ａの特性インピーダンスＺｕと、支線６２ａ、６４ａの合成インピーダンスＺｒ／２とを一致させて、分岐点Ｅでのインピーダンス整合を図るようにしてもよい。
【００５５】
次に、支線６２ａ、６４ａの終端での電気特性について説明する。
【００５６】
本実施形態のリードデータバス６ａでは、支線６２ａ、６４ａの終端各々を抵抗値Ｒｋが５０Ωの終端抵抗６９ａを介してラインＶｔｔに接続している。したがって、支線６２ａ、６４ａの特性インピーダンスＺｒと、終端抵抗６９ａの抵抗値Ｒｋとが一致しているので、支線６２ａ、６４ａの終端各々でのインピーダンス整合を図ることができ、これにより、支線６２ａ、６４ａの終端に到達した電気信号や反射波を終端抵抗６９ａに吸収させることができる。
【００５７】
本実施形態の同期式メモリシステムを動作させた際に、電気信号が各バス上をどの様に伝搬するかについて、図面を参照して説明する。
【００５８】
図９は本実施形態の動作を説明するためのタイミング図である。図９において、９１は、同期ＲＡＭ４ａの入力バッファ４２ａが同期用クロックを契機としてラッチするアドレス、コマンド及びライトデータの受信タイミングを示している。また、９２は、同期ＲＡＭ４ａの出力バッファ４４ａから出力されるリードデータの出力タイミングを示している。
【００５９】
図９に示す例では、同期ＲＡＭ４ａの入力バッファ４２ａは、アドレス及びリードコマンドからなるリード要求を受信した後、続けてアドレス、ライトコマンド及びライトデータからなるライト要求を受信している。一方、同期ＲＡＭ４ａの出力バッファ４４ａは、入力バッファ４２ａがリードコマンドを受信した後、３サイクル後にリードデータを出力している。すなわち、同期ＲＡＭ４ａは、リード要求の動作が完結しないうちにライト要求を受信している。これにより、同期メモリシステムのリード要求及びライト要求のパイプライン化を図っている。尚、同期ＲＡＭ４ａは、続けて受信したライト要求をメモリ部のデータバッファで一時的に蓄え、メモリセルが書き込み可能になり次第書き込みを行う。
【００６０】
本実施形態が図９に示すリード要求を行った場合、リード要求及び当該要求によって読み出されたリードデータの伝搬波形は図１０のようになる。
【００６１】
図１０は、図９に示すリード要求を行った場合の各位置でのリード要求及びリードデータの伝搬波形を示す図である。図１０において、９３はリード要求の伝搬波形を示しており、実線はメモリコントローラ１ａの入力バッファ１２ａでの伝搬波形、１点鎖線は同期ＲＡＭ４ａ＃１、４ａ＃２の入力バッファ４２ａでの伝搬波形、そして２点鎖線は同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎの入力バッファ４２ａでの伝搬波形を示している。９４はリードデータの伝搬波形を示しており、１点鎖線は同期ＲＡＭ４ａ＃１、４ａ＃２の出力バッファ４４ａから出力されたリードデータの当該出力バッファ４４ａでの伝搬波形、２点鎖線は同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎの出力バッファ４４ａから出力されたリードデータの当該出力バッファ４４ａでの伝搬波形を示している。９５はメモリコントローラ１ａの入力バッファ１４ａに入力されたリードデータの伝搬波形を示しており、１点鎖線は同期ＲＡＭ４ａ＃１、４ａ＃２から出力されたリードデータの伝搬波形、２点鎖線は同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎから出力されたリードデータの伝搬波形を示している。尚、図１０において横軸は時間を表している。
【００６２】
メモリコントローラ１ａの出力バッファ１２ａから出力されるリード要求の振幅は出力バッファ１２ａの内部インピーダンスと終端抵抗５９ａとの分割抵抗比によって定まる。このため、リード要求の振幅は、アドレス・コマンド・クロック・ライトデータバス５ａ上の位置にかかわらず略一定である。尚、アドレス・コマンド・クロック・ライトデータバス５ａを形成する配線パターンのインピーダンスは、主に寄生容量によるものであるため、振幅にほとんど影響しない。同期メモリ４ａの入力バッファ４２ａに到達したリード要求は、図１０の９３に示すように、当該入力バッファ４２ａ及び布線５６ａの寄生容量と整合抵抗５８ａからなるＲＣ回路の時定数に従って滑らかな立ち上がり、降下を示す。同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎの入力バッファ４２ａに到達するリード要求は、図１０の９３に示すように、アドレス・コマンド・クロック・ライトデータバス５ａ上での伝搬遅延により、同期ＲＡＭ４１ａ＃１、４ａ＃２に到達するリード要求よりも、多少遅れて到達する。
【００６３】
同期ＲＡＭ４ａは、リードデータをメモリコントローラ１ａから出力されたリード要求を受信した順番で出力バッファ４４ａから出力する。したがって、図１０の９４に示すように、同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎの出力バッファ４４ａから出力されるリードデータは、同期ＲＡＭ４１ａ＃１、４ａ＃２の出力バッファ４４ａから出力されるリードデータよりも、多少遅れて出力される。
【００６４】
メモリコントローラ１ａの入力バッファ１４ａに入力されるリードデータの振幅は、図１０の９５に示すように、同期ＲＡＭ４ａの出力バッファ４４ａの内部インピーダンス及び整合抵抗６８ａの和と、終端抵抗６９ａとの分割抵抗比に従い圧縮される。また、リードデータバス６ａでは、メモリコントローラ１ａに対する同期ＲＡＭ４ａの位置関係がアドレス・コマンド・クロック・ライトデータバス５ａの場合と逆転するので、メモリコントローラ１ａの入力バッファ１４ａに到達する各同期メモリ４ａからのリードデータは、図１０の９５に示すように、略同時期に到達する。また、メモリコントローラ１ａの入力バッファ１４ａに到達したリードデータは、入力バッファ１４ａ及び幹線６１ａの寄生容量と、整合抵抗６７ａからなるＲＣ回路の時定数に従い、滑らかな立ち上がり、降下を示す。
【００６５】
本実施形態では、図１０に示すように、アドレス・コマンド・クロック・ライトデータバス５ａを伝搬する信号の振幅は、コントローラ１２ａの出力バッファ１２ａの内部インピーダンス及び２つの終端抵抗５９ａとの分割抵抗比に従い決定される。一方、リードデータバス６ａを伝搬する信号の振幅は、同期ＲＡＭ４ａの出力バッファ４４ａの内部インピーダンス及び整合抵抗６８ａの和と、２つの終端抵抗６９ａとの分割抵抗比に従い決定される。したがって、上記分割抵抗比が適当な値となるように、整合抵抗５８ａ、６８ａの値及び終端抵抗５９ａ、６９ａの値を設定することにより、アドレス・コマンド・クロック・ライトデータバス５ａ及びリードデータ６ａ間で、異なるバスインタフェースの規格に合わせた信号振幅を得ることができる。
【００６６】
但し、整合抵抗５８ａ、６８ａの値及び終端抵抗５９ａ、６９ａの値は、アドレス・コマンド・クロック・ライトデータバス５ａ及びリードデータバス６ａを構成する配線パターンの特性インピーダンスによって定まる。したがって、上記分割抵抗比が適当な値となるように、整合抵抗５８ａ、６８ａの値及び終端抵抗５９ａ、６９ａの値を設定するためには、上記配線パターンの特性インピーダンスを適当な値に設定する必要がある。この場合、整合抵抗５８ａ、６８ａが適当な値となるように、布線５６ａ、６６ａを構成する配線パターンの特性インピーダンスを変えるのがよい。
【００６７】
次に、本実施形態の同期式メモリシステムが実装された印刷回路基板について図面を参照して説明する。
【００６８】
図１１は本実施形態の同期式メモリシステムが実装されたメモリライザカードの概略構成図、図１２は図１１に示すメモリライザカードの部分概略拡大図である。
【００６９】
図１１に示すメモリライザカード７ａでは、メモリコントローラ１ａが中央に配置されている。そして、奇数番目の同期ＲＡＭ４ａ＃１〜４ａ＃７と、偶数番目の同期ＲＡＭ４ａ＃２〜４ａ＃８とが、メモリコントローラ１ａを中心として左右対称な位置に、且つ各同期ＲＡＭ４ａが等間隔で配置されている。また、各同期ＲＡＭ４ａはメモリコントローラ１ａからメモリライザカード７ａの長手方向の端部に向けて序列が昇順（奇数番目の同期ＲＡＭ４ａでは、＃１、＃３・・・＃７の順、偶数番目の同期ＲＡＭ４ａでは、＃２、＃４・・・＃８の順）となるように、配置されている。
【００７０】
メモリライザカード７ａには、本実施形態の同期メモリシステムを情報処理装置に電気的に接続するための導体コンタクトパッド７１が形成されている。導体コンタクトパッド７１は、ライザカード７ａを情報処理装置のコネクタに嵌合することにより電気的に接続される。また、導体コンタクトパッド７１は、配線パターンを介して、メモリコントローラ１ａの情報処理装置とのインターフェース１６に接続されている。
【００７１】
メモリライザカード７ａには、アドレス・コマンド・クロック・ライトデータバス５ａを構成する配線パターンと、リードデータバス６ａを構成する配線パターンと、が形成されている。
【００７２】
アドレス・コマンド・クロック・ライトデータバス５ａの幹線５１ａを構成する配線パターンは、一端がメモリコントローラ１ａの出力バッファ１２ａに接続され、他端がメモリコントローラ５ａの近傍でアドレス・コマンド・クロック・ライトデータバス５ａの支線５２ａ、５４ａに接続されている。支線５２ａ、５４ａは、幹線５１ａに接続されたメモリコントローラ１ａの近傍からメモリライザカード７ａの長手方向の端部へ向けて延びている。支線５２ａを構成する配線パターンには、奇数番目の同期ＲＡＭ４ａ＃１〜４ａ＃７の入力バッファ４２ａが各々整合抵抗５８ａを介して接続され、支線５４ａを構成する配線パターンには、偶数番目の同期ＲＡＭ４ａ＃２〜４ａ＃８の入力バッファ４２ａが各々整合抵抗５８ａを介して接続されている。これにより、図１１に示すように、支線５２ａ、５４ａに接続される同期ＲＡＭ４ａのメモリコントローラ１ａに対する序列が、昇順（支線５２ａについては＃１、＃３、・・・＃７の順、支線５４ａについては＃２、＃４、・・・＃８の順）となるようにしている。尚、支線５２ａ、５４ａの終端には、各々メモリライザカード７ａの長手方向の端部において、終端抵抗５９ａが接続される。
【００７３】
リードデータバス６ａの幹線６１ａを構成する配線パターンは、一端がメモリコントローラ１ａの入力バッファ１４ａに接続され、他端がメモリコントローラ５ａの近傍で整合抵抗６７ａを介してリードデータバス６ａの支線６２ａ、６４ａに接続されている。支線６２ａ、６４ａは、幹線６１ａに接続されたメモリコントローラ１ａの近傍からメモリライザカード７ａの長手方向の端部へ向けて延び、当該端部で折り返して再びメモリコントローラ１ａへ向けて延びている。支線６２ａを構成する配線パターンの終端からメモリライザカード７ａの長手方向の端部にかけての部分には、奇数番目の同期ＲＡＭ４ａ＃１〜４ａ＃７の出力バッファ４４ａが各々整合抵抗６８ａを介して接続されている。また、支線６４ａを構成する配線パターンの終端からメモリライザカード７ａの長手方向の端部にかけての部分には、偶数番目の同期ＲＡＭ４ａ＃２〜４ａ＃８の出力バッファ４４ａが各々整合抵抗６８ａを介して接続されている。これにより、図１１に示すように、支線６２ａ、６４ａに接続される同期ＲＡＭ４ａのメモリコントローラ１ａに対する序列が、降順（支線６２ａについては＃７、＃５、・・・＃１の順、支線６４ａについては＃８、＃６、・・・＃２の順）となるようにしている。尚、支線６２ａ、６４ａの終端には、各々メモリコントローラ１ａの近傍において、終端抵抗６９ａが接続される。
【００７４】
次に、メモリライザカード７ａについて詳しく説明する。
【００７５】
メモリライザカード７ａは、内側に形成された電源層及びグランド層と、これ等の層上に形成された２層の信号層とを有する多層基板である。２層の信号層のうち、電源層又はグランド層いずれかに近い側の信号層（以下、内層という）の特性インピーダンスは４０〜５０Ω前後であり、遠い側の信号層（以下、外層という）の特性インピーダンスは８０〜１００Ω前後である。このように、メモリライザカードは、２つの異なる特性インピーダンスの信号層を有するので、この２つの信号層を選択的に用いることにより、メモリコントローラ１ａ及び各同期ＲＡＭ４ａ間のバス等長配線を実現することができる。
【００７６】
図１１に示す例では、幹線５１ａとして特性インピーダンス４０Ωの幅広の内層配線パターンを用い、支線５２ａ、５４ａとして特性インピーダンス８０Ωの外層配線パターンを用いて、アドレス・コマンド・クロック・ライトデータバス５ａを形成している。また、幹線６１ａ、支線６２ａ、６４ａとして特性インピーダンス５０Ωの内層配線パターンを用いて、リードデータバス６ａを形成している。尚、アドレス・コマンド・クロック・ライトデータバス５ａ及びリードデータバス６ａは、図１１では、１本の線で示しているが、実際には、図１２に示すように、複数の信号線で構成されている。そして、整合抵抗５８ａ、６７ａ、６８ａ及び終端抵抗５９ａ、６９ａは、各信号線毎に設けられている。また、図１１に示すメモリライザカード７ａでは、図１２に示すように、リードデータバス６ａが導体コンタクトパッド７１及びメモリコントローラ１ａの接続線と干渉しないように、当該接続線に外層配線パターンを用いている。
【００７７】
本実施形態の同期式メモリシステムが実装されたメモリライザカードとしては、図１３に示すような、本実施形態の同期式メモリシステムを２系統搭載したメモリライザボード７ｂも考えられる。また、本実施形態の同期式メモリシステムが実装された回路基板としては、メモリライザカードの他に、メモリコントローラの搭載されたメモリモジュール等も考えられる。
【００７８】
次に、本発明の第二実施形態について図面を参照して説明する。
【００７９】
図１４は本発明の第二実施形態である同期式メモリシステムの概略構成図、図１５は図１４に示すシンクロナスＤＲＡＭの概略ブロック図である。
【００８０】
本実施形態の同期式メモリシステムは、図１４に示すように、偶数個のシンクロナスＤＲＡＭ４ｂ＃１〜４ｂ＃ｎ（以下、単に同期ＲＡＭ４ｂともいう）と、シンクロナスＤＲＡＭ４ｂへのデータの書き込みや読み出しを制御するメモリコントローラ１ｂと、アドレス・コマンド・クロックバス５ｂと、リードデータ・ライトデータバス６ｂと、を備えて構成される。
【００８１】
メモリコントローラ１ｂは、シンクロナスＤＲＡＭ４ｂの書き込み・読み出し動作を制御するためのアドレス、コマンド及び同期用クロックを、出力バッファ１２ｂから出力する。また、シンクロナスＤＲＡＭ４ｂに書き込むライトデータ及び同期用クロックを、出力バッファ１２ｃから出力する。さらに、シンクロナスＤＲＡＭ４ｂが出力したリードデータを入力バッファ１４ｂで受信する。
【００８２】
シンクロナスＤＲＡＭ４ｂは、図１５に示すように、アドレス、コマンド及び同期用クロックを受信する入力バッファ４２ｂと、ライトデータ及び同期用クロックを受信する入力バッファ４２ｃと、リードデータを出力する出力バッファ４４ｂと、図示していないが、メモリセル、センスアンプ、シーケンサ等からなるメモリ部と、を有する。シンクロナスＤＲＡＭ４ｂは、アドレス・コマンド・クロックバス５ｂ上の同期用クロックを契機としてアドレス及びリードコマンドをラッチする。そしてラッチしたアドレス及びリードコマンドに従い、当該アドレスのリードデータを読み出して出力バッファ４４ｂから出力する。また、アドレス・コマンド・クロックバス５ｂ上の同期用クロックを契機としてアドレス及びライトコマンドをラッチする。そしてラッチしたアドレス及びライトコマンドに従い、リードデータ・ライトデータバス６ｂ上の同期用クロックを契機としてラッチしたライトデータを、当該アドレスに書き込む。このシンクロナスＤＲＡＭ４ｂは、従来より用いられているシンクロナスＤＲＡＭと同様である。
【００８３】
アドレス・コマンド・クロックバス５ｂは、メモリコントローラ１ｂの出力バッファ１２ｂから出力されたアドレス及びコマンドを、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂに入力するためのものである。また、アドレス・コマンド・クロックバス５ｂは、図１４に示すように、分岐点Ｆで幹線５１ｂが２つの支線５２ｂ、５４ｂに分岐しており、支線５２ｂには奇数番目のシンクロナスＤＲＡＭ４ｂ＃ｉ（ｉ＝１、３、・・・ｎ−１）が、そして支線５４ｂには偶数番目のシンクロナスＤＲＡＭ４ｂ＃ｊ（ｊ＝２、４、・・・ｎ）が、略等間隔で各々布線５６ｂを介して接続されている。このようにすることで、支線５２ｂ及び支線５４ｂの長さを略等しくしている。
【００８４】
リードデータ・ライトデータバス６ｂは、メモリコントローラ１ａの出力バッファ１２ｃから出力されたアドレス及びコマンドを、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃに入力すると共に、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂから出力されたリードデータをメモリコントローラ１ｂの入力バッファ１４ｂに入力するためのものである。リードデータ・ライトデータバス６ｂも、アドレス・コマンド・クロックバス５ｂと同様に、分岐点Ｇで幹線６１ｂが２つの支線６２ｂ、６４ｂに分岐しており、支線６２ｂには奇数番目のシンクロナスＤＲＡＭ４ｂ＃ｉ（ｉ＝１、３、・・・ｎ−１）が、そして支線６４ｂには偶数番目のシンクロナスＤＲＡＭ４ｂ＃ｊ（ｊ＝２、４、・・・ｎ）が、略等間隔で各々布線６６ｂを介して接続されている。このようにすることで、支線６２ｂ及び支線６４ｂの長さを略等しくしている。
【００８５】
アドレス・コマンド・クロックバス５ｂの支線５２ｂ、５４ｂは、メモリコントローラ１ｂに対するシンクロナスＤＲＡＭ４ｂの序列を昇順（支線５２ｂについては＃１、＃３、・・・＃ｎ−１の順、支線５４ｂについては＃２、＃４、・・・＃ｎの順）としている。一方、リードデータ・ライトデータバス６ｂの支線６２ｂ、６４ｂは、メモリコントローラ１ｂに対するシンクロナスＤＲＡＭ４ｂの序列を降順（支線６２ｂについては＃ｎ−１、＃ｎ−３、・・・＃１の順、支線６４ｂについては＃ｎ、＃ｎ−２、・・・＃２の順）としている。上述したように、アドレス・コマンド・クロックバス５ｂの支線５２ｂ及び支線５４ｂの長さを略等しくすると共に、リードデータ・ライトデータバス６ｂの支線６２ｂ及び支線６４ｂの長さを略等しくしているので、このようにすることにより、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間のアドレス・コマンド・クロックバス５ｂのバス長と、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間のリードデータ・ライトデータバス６ｂのバス長との総和が、全てのシンクロナスＤＲＡＭ４ｂ＃１〜４ｂ＃ｎについて略等しくなるようにしている。
【００８６】
本実施形態の同期式メモリシステムでは、シンクロナスＤＲＡＭ４ｂは、メモリコントローラ１ｂからアドレス・コマンド・クロックバス５ｂ上に出力されたアドレス及びライトコマンドをラッチする。そして、メモリコントローラ１ｂからリードデータ・ライトデータバス６ｂ上に出力された同期用クロックを契機として、メモリコントローラ１ａからリードデータ・ライトデータバス６ｂ上に出力されたライトデータをラッチする。これにより、ライトデータの同期転送を実現している。
【００８７】
また、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間のアドレス・コマンド・クロックバス５ｂのバス長と、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間のリードデータ・ライトデータバス６ａのバス長との総和が、全てのシンクロナスＤＲＡＭ４ｂ＃１〜４ｂ＃ｎについて略等しくなるようにしている。これにより、メモリコントローラ１ｂの出力バッファ１２ｂがアドレス及びリードを示すコマンドを出力してから、メモリコントローラ１ｂの入力バッファ１４ｂが当該アドレスのデータを受信するまでのメモリアクセスレイテンシを、全てのシンクロナスＤＲＡＭ４ｂ＃１〜４ｂ＃ｎについて略一定にすることができる。
【００８８】
さらに、アドレス・コマンド・クロックバス５ｂ及びリードデータ・ライトデータバス６ｂ各々を、図１４に示すように、２つの支線に分岐して、一方の支線に奇数番目のシンクロナスＤＲＡＭ４ｂを接続し、他方の支線に偶数番目のシンクロナスＤＲＡＭ４ｂを接続したことにより、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間におけるアドレス・コマンド・クロックバス５ｂ、リードデータ・ライトデータバス６ｂの最長バス長を、図２３に示す従来の同期メモリシステムに比べて、略半分に短縮することができる。これにより、メモリコントローラ１ｂの各シンクロナスＤＲＡＭ４ｂに対するメモリアクセスレイテンシを短縮することができる。また、図２４に示す従来の同期メモリシステムと異なり、２つのアドレス・コマンドバスに各々対応する２つの出力バッファと、２つのリードデータ・ライトデータバスに各々対応する２つの入力バッファ及び出力バッファとを、メモリコントローラに設ける必要がない。したがって、メモリコントローラが大きくなるのを防ぐことができ、また、メモリコントローラのピン数が増加するのを防ぐことができる。
【００８９】
さらに、本実施形態では、同期メモリとして、従来より用いられているシンクロナスＤＲＡＭを利用しているので、部品の共通化・低価格化を図ることができる。
【００９０】
次に、本実施形態のアドレス・コマンド・クロックバス５ｂ及びリードデータ・ライトデータバス６ｂの具体的な構成について図面を参照して説明する。
【００９１】
図１６は図１４に示すアドレス・コマンドバスの概略構成図、図１７は図１４に示すリードデータ・ライトデータバスの概略構成図である。
【００９２】
図１６に示す本実施形態のアドレス・コマンド・クロックバス５ｂの構成は、図３に示す第一実施形態のアドレス・コマンド・クロック・ライトデータバス５ａのものと基本的に同様である。すなわち、幹線５１ｂとして、特性インピーダンスＺｓが４０Ωの配線パターンを用いている。また、支線５２ｂ、５４ｂとして、特性インピーダンスＺｍが８０Ωの配線パターンを用い、支線５２ｂ、５４ｂの終端各々を抵抗値Ｒｔが８０Ωの終端抵抗５９ｂを介してラインＶｔｔに接続している。さらに、布線５６ｂとして、特性インピーダンスＺｓｋが８０Ωの配線パターンを用い、各布線５６ｂを抵抗値Ｒｍが４０Ωの整合抵抗５８ｂを介して対応する支線５２ｂ、５４ｂに接続している。
【００９３】
このようにすることで、第一実施形態のアドレス・コマンド・クロック・ライトデータバス５ａと同様の効果を得ることができる。たとえば、分岐点Ｆでのインピーダンス整合を図ることができ、メモリコントローラ１ｂの出力バッファ１２ｂから出力された電気信号が分岐点Ｄに到達した際に、不要な反射波が発生するのを抑制することができる。また、支線５２ｂ、５４ｂと布線５６ｂとの接続点でのインピーダンス整合を図ることができる。これにより、布線５６ｂ及びシンクロナスＤＲＡＭ４ｂの接点と、当該布線５６ｂ及び当該布線５６ｂに接続された支線５２ｂ、５４ｂの接続点とで、反射波が交互に繰り返し発生することを防止できる。この結果、入力バッファ４２ｂに入力される電気信号の振幅が段階的に上昇することによるシンクロナスＤＲＡＭ４ｂの誤動作を防止できる。さらに、支線５２ｂ、５４ｂの終端各々でのインピーダンス整合を図ることができ、これにより、支線５２ｂ、５４ｂの終端に到達した電気信号や反射波を終端抵抗５９ｂに吸収させることができる。
【００９４】
図１７に示す本実施形態のリードデータ・ライトデータバス６ｂの構成は、図６に示す第一実施形態のリードデータバス６ａのものと基本的に同様である。すなわち、幹線６１ｂとして特性インピーダンスＺｕが５０Ωの配線パターンを、そして支線６２ｂ、６４ｂとして特性インピーダンスＺｒが５０Ωの配線パターンを用い、幹線６１ｂと分岐点Ｇとの間に抵抗値Ｒｍｒが２５Ωの整合抵抗６７ｂを挿入している。また、支線６２ｂ、６４ｂの終端各々を抵抗値Ｒｋが５０Ωの終端抵抗６９ｂを介してラインＶｔｔに接続している。さらに、布線６６ｂとして、特性インピーダンスＺｓｒが８０Ωの配線パターンを用い、各布線６６ｂを抵抗値Ｒｒが５５Ωの整合抵抗６８ｂを介して対応する支線６２ｂ、６４ｂに接続している。
【００９５】
このようにすることで、第一実施形態のリードデータバス６ａと同様の効果を得ることができる。たとえば、支線６２ｂ、６４ｂと布線６６ｂとの接続点でのインピーダンス整合を図ることができ、これにより、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂから出力された電気信号が接続点で不要に反射するのを抑制することができる。また、分岐点Ｇでのインピーダンス整合を図ることができる。これにより、入力バッファ１４ｂ及び幹線６１ｂの接点と分岐点Ｅとで、反射波が交互に繰り返し発生することを防止できる。この結果、入力バッファ１４ｂに入力される電気信号の振幅が段階的に上昇することによるメモリコントローラ１ｂの誤動作を防止できる。さらに、支線６２ｂ、６４ｂの終端各々でのインピーダンス整合を図ることができ、これにより、支線６２ｂ、６４ｂの終端に到達した電気信号や反射波を終端抵抗６９ｂに吸収させることができる。
【００９６】
本実施形態の同期式メモリシステムを動作させた際に、電気信号が各バス上をどの様に伝搬するかについて、図面を参照して説明する。
【００９７】
図１８は本実施形態の動作を説明するためのタイミング図である。図１８において、１８１は、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂがラッチするアドレス及びコマンドの受信タイミングを示している。また、１８２は、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃがラッチするライトデータの受信タイミング、およびシンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂから出力されるリードデータの出力タイミングを示している。
【００９８】
図１８に示す例では、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂは、アドレス及びライトコマンドからなるライト要求を受信した後、続けてアドレス及びリードコマンドからなるリード要求を受信している。一方、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃは、入力バッファ４２ｂでのライトコマンドの受信と略同時期にライトデータの受信を開始している。すなわち、シンクロナスＤＲＡＭ４ａは、ライト要求の動作が完結しないうちにリード要求を受信している。また、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂは、入力バッファ４２ｂがリードコマンドを受信した後、３サイクル後にリードデータを出力している。尚、シンクロナスＤＲＡＭ４ａは、続けて受信したリード要求をメモリ部のデータバッファで一時的に蓄え、メモリセルが読み出し可能になり次第読み出しを行う。
【００９９】
本実施形態が図１８に示すリード要求を行った場合、リード要求及び当該要求によって読み出されたリードデータの伝搬波形は図１９のようになる。
【０１００】
図１９は、図１８に示すリード要求を行った場合の各位置でのリード要求及びリードデータの伝搬波形を示す図である。図１９において、１９３はリード要求の伝搬波形を示しており、実線はメモリコントローラ１ｂの出力バッファ１２ｂでの伝搬波形、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の入力バッファ４２ｂでの伝搬波形、そして２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの入力バッファ４２ｂでの伝搬波形を示している。１９４はリードデータの伝搬波形を示しており、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の出力バッファ４４ｂから出力されたリードデータの当該出力バッファ４４ｂでの伝搬波形、２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの出力バッファ４４ｂから出力されたリードデータの当該出力バッファ４４ｂでの伝搬波形を示している。１９５はメモリコントローラ１ｂの入力バッファ１４ｂに入力されたリードデータの伝搬波形を示しており、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２から出力されたリードデータの伝搬波形、２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎから出力されたリードデータの伝搬波形を示している。尚、図１９において横軸は時間を表している。
【０１０１】
メモリコントローラ１ｂの出力バッファ１２ｂから出力されるリード要求の振幅は出力バッファ１２ｂの内部インピーダンスと終端抵抗５９ｂとの分割抵抗比によって定まる。このため、リード要求の振幅は、アドレス・コマンド・クロックバス５ｂ上の位置にかかわらず略一定である。シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂに到達したリード要求は、図１９の１９３に示すように、当該入力バッファ４２ｂ及び布線５６ｂの寄生容量と整合抵抗５８ｂからなるＲＣ回路の時定数に従って滑らかな立ち上がり、降下を示す。シンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ａ＃ｎの入力バッファ４２ｂに到達するリード要求は、図１９の１９３に示すように、アドレス・コマンド・クロックバス５ｂ上での伝搬遅延により、シンクロナスＤＲＡＭ４１ｂ＃１、４ｂ＃２に到達するリード要求よりも、多少遅れて到達する。
【０１０２】
シンクロナスＤＲＡＭ４ｂは、メモリコントローラ１ｂから出力されたリード要求を受信した順番でリードデータを出力バッファ４４ｂから出力する。したがって、図１９の１９４に示すように、シンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの出力バッファ４４ｂから出力されるリードデータは、シンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の出力バッファ４４ｂから出力されるリードデータよりも、多少遅れて出力される。
【０１０３】
メモリコントローラ１ｂの入力バッファ１４ｂに入力されるリードデータの振幅は、図１９の１９５に示すように、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂの内部インピーダンス及び整合抵抗６８ｂの和と、終端抵抗６９ｂとの分割抵抗比に従い圧縮される。また、リードデータ・ライトデータバス６ｂでは、メモリコントローラ１ｂに対するシンクロナスＤＲＡＭ４ｂの位置関係がアドレス・コマンド・クロックバス５ｂの場合と逆転するので、メモリコントローラ１ｂの入力バッファ１４ｂに到達する各シンクロナスＤＲＡＭ４ｂからのリードデータは、図１９の１９５に示すように、略同時期に到達する。また、メモリコントローラ１ｂの入力バッファ１４ｂに到達したリードデータは、入力バッファ１４ｂ及び幹線６１ｂの寄生容量と、整合抵抗６７ｂからなるＲＣ回路の時定数に従い、滑らかな立ち上がり、降下を示す。
【０１０４】
本実施形態が図１８に示すライト要求を行った場合、ライト要求及びライトデータの伝搬波形は図２０のようになる。
【０１０５】
図２０は、図１８に示すライト要求を行った場合の各位置でのライト要求及びライトデータの伝搬波形を示す図である。図２０において、２０１はライト要求の伝搬波形を示しており、実線はメモリコントローラ１ｂの出力バッファ１２ｂでの伝搬波形、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の入力バッファ４２ｂでの伝搬波形、そして２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの入力バッファ４２ｂでの伝搬波形を示している。２０２はライトデータの伝搬波形を示しており、実線はメモリコントローラ１ｂの出力バッファ１２ｃでの伝搬波形、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の入力バッファ４２ｃでの伝搬波形、２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの入力バッファ４２ｃでの伝搬波形を示している。尚、図２０において横軸は時間を表している。
【０１０６】
メモリコントローラ１ｂの出力バッファ１２ｂから出力されるライト要求の振幅は出力バッファ１２ｂの内部インピーダンスと終端抵抗５９ｂとの分割抵抗比によって定まる。このため、リード要求の振幅は、アドレス・コマンド・クロックバス５ｂ上の位置にかかわらず略一定である。シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂに到達したライト要求は、図２０の２０１に示すように、当該入力バッファ４２ｂ及び布線５６ｂの寄生容量と整合抵抗５８ｂからなるＲＣ回路の時定数に従って滑らかな立ち上がり、降下を示す。シンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの入力バッファ４２ｂに到達するライト要求は、図２０の２０１に示すように、アドレス・コマンド・クロックバス５ｂ上での伝搬遅延により、シンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２に到達するライト要求よりも、多少遅れて到達する。
【０１０７】
メモリコントローラ１ｂの出力バッファ１２ｃから出力され、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃに入力されるライトデータの振幅は、図２０の２０２に示すように、メモリコントローラ１ｂの出力バッファ１２ｃの内部インピーダンス及び整合抵抗６７ｂの和と、２つの終端抵抗６９ｂとの分割抵抗比に従い圧縮される。シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃに到達したライトデータは、図２０の２０２に示すように、当該入力バッファ４２ｃ及び布線６６ｂの寄生容量と整合抵抗６８ｂからなるＲＣ回路の時定数に従って滑らかな立ち上がり、降下を示す。シンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の入力バッファ４２ｃに到達するライトデータは、図２０の２０１に示すように、リードデータ・ライトデータバス６ｂ上での伝搬遅延により、シンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎに到達するライトデータよりも、多少遅れて到達する。
【０１０８】
本実施形態では、図１９及び図２０に示すように、アドレス・コマンド・クロックバス５ｂを伝搬する信号の振幅は、メモリコントローラ１ｂの出力バッファ１２ｂの内部インピーダンス及び２つの終端抵抗５９ｂとの分割抵抗比に従い決定される。一方、リードデータ・ライトデータバス６ｂを伝搬する信号の振幅は、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂの内部インピーダンス及び整合抵抗６８ｂの和と、２つの終端抵抗６９ｂとの分割抵抗比に従い決定される。したがって、上記分割抵抗比が適当な値となるように、整合抵抗５８ｂ、６８ｂの値及び終端抵抗５９ｂ、６９ｂの値を設定することにより、アドレス・コマンド・クロックバス５ｂ及びリードデータ・ライトデータバス６ｂ間で、異なるバスインタフェースの規格に合わせた信号振幅を得ることができる。たとえば、アドレス・コマンド信号を、従来のターミネーテッドＬＶ−ＴＴＬで定義された信号電位でシンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂに入力することができ、また、リードデータ信号を、シンクロナスＤＲＡＭの（米）ＥＩＡ／ＪＥＤＥＣでの標準規格であるＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｔｒａｎｓｉｅｖｅｒ Ｌｏｇｉｃ） で定義された信号電位でメモリコントローラ１ｂの入力バッファ１４ｂに入力することができる。
【０１０９】
但し、整合抵抗５８ｂ、６８ｂの値及び終端抵抗５９ｂ、６９ｂの値は、アドレス・コマンド・クロックバス５ｂ及びリードデータ・ライトデータバス６ｂを構成する配線パターンの特性インピーダンスによって定まる．したがって、上記分割抵抗比が適当な値となるように、整合抵抗５８ｂ、６８ｂの値及び終端抵抗５９ｂ、６９ｂの値を設定するためには、上記配線パターンの特性インピーダンスを適当な値に設定する必要がある。この場合、整合抵抗５８ｂ、６８ｂが適当な値となるように、布線５６ｂ、６６ｂを構成する配線パターンの特性インピーダンスを変えるのがよい。
【０１１０】
本発明は、本発明は上記の各実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。たとえば、上記の各実施形態では、リードデータバス又はリードデータ・ライトデータバスの幹線側から見たときに分岐点で整合がとれるように、幹線及び分岐点間に整合抵抗を挿入したものについて説明した。しかしながら、本発明はこれに限定されるものではない。分岐点及び幹線間、分岐点及び各支線間に、それぞれ適当な整合抵抗を挿入することにより、幹線側から見たときのみならず、支線側から見たときにも分岐点で整合がとれるようにしてもよい。
【０１１１】
図２１に一例を示す。図２１は、第二実施形態のリードデータ・ライトデータバス６ｂにおいて、分岐点Ｇ及び幹線６１ｂ間、分岐点Ｇ及び各支線６２ｂ、６４ｂ間に、それぞれ適当な整合抵抗を挿入した例を示す。図２１に示す例では、幹線６１ｂとして特性インピーダンスＺｕが８０Ωの配線パターンを用い、支線６２ｂ、６４ｂとして特性インピーダンスＺｒが８０Ωの配線パターンを用いている。そして、分岐点Ｇと幹線６１ｂとの間に抵抗値Ｒｓ１が２６．６Ωの整合抵抗６７ｃを挿入し、分岐点Ｇと支線６２ｂとの間及び分岐点Ｇと支線６４ｂとの間に抵抗値Ｒｓ２が２６．６Ωの整合抵抗６７ｄを各々挿入している。このようにすることで、幹線６１ｂの特性インピーダンス（Ｚｕ＝８０Ω）と、支線６２ｂ、６４ｂ及び整合抵抗６７ｃ、６７ｄの合成インピーダンス
（Ｒｓ１＋（Ｚｒ＋Ｒｓ２）／２＝７９．９Ω）
とを略一致させることができ、幹線６１ｂから見たときに分岐点Ｇ’で整合させることができる。また、支線６２ｂの特性インピーダンス（Ｚｒ＝８０Ω）と、幹線６１ｂ、支線６４ｂ及び整合抵抗６７ｃ、６７ｄの合成インピーダンス
（Ｒｓ２＋（Ｚｕ＋Ｚｒ＋Ｒｓ１＋Ｒｓ２）／２＝７９．９Ω）
とを略一致させることができ、支線６２ｂから見たときに分岐点Ｇで整合させることができる。支線６４ｂから見たときも同様である。
【０１１２】
尚、以下に示すように、整合抵抗６７ｃの抵抗値Ｒｓ１は（式１）で、また、整合抵抗６７ｄの抵抗値Ｒｓ２は（式２）で求めることができる。
【０１１３】
Ｒｓ１＝Ｚｒ２／（４Ｚｕ−Ｚｒ）・・・（式１）
Ｒｓ２＝Ｚｓ（４Ｚｕ−３Ｚｒ）／（４Ｚｕ−Ｚｒ）・・・（式２）
図２２に別の例を示す。図２２では、第二実施形態のリードデータ・ライトデータバス６ｂにおいて、幹線６１ｂの特性インピーダンスＺｕを３７．５Ω、支線６２ｂ、６４ｂの特性インピーダンスＺｒを５０Ω、分岐点Ｇと支線６２ｂとの間及び分岐点Ｇと支線６４ｂとの間に挿入する整合抵抗６７ｃの抵抗値Ｒｓ２を２５Ωに設定して、整合抵抗６７ｃの抵抗値Ｒｓ１＝０で整合がとれるようにした例を示す。このようにすることで、分岐点Ｇでの整合を保ちながら、整合抵抗６７ｃを省略している。
【０１１４】
また、上記の各実施形態では、アドレス・コマンド・クロック・ライトデータバスやリードデータバス等を２つの支線に分岐したものについて説明したが、本発明はこれに限定されるものではなく、バスを複数の支線に分岐したものであればよい。
【０１１５】
さらに、上記の各実施形態では、バス上を伝搬して送られてくるアドレス・コマンド信号やライトデータ信号を、これ等の信号と同じようにしてバス上を伝搬して送られてくる同期用クロックを契機としてラッチするソースクロック同期方式を用いたものについて説明している。しかしながら、本発明の同期式メモリシステムは、メモリコントローラ及メモリの全てに同相のクロックが給電されても動作する。すなわち、従来の情報処理装置に見られる同相のクロックにより定義されるバスサイクルに従っても同期動作する。
【０１１６】
また、上記の各実施形態では、メモリコントローラによって複数のメモリを同期制御する同期式メモリシステムについて説明したが、本発明はバスマスタによって複数のバススレーブを同期制御するバスシステムであれば、様々な用途に適用することができる。
【０１１７】
次に、図２５，２６，２７，２８を用いて本発明の第３の実施形態を説明する。
【０１１８】
本発明の実施の形態では、図２５，図２６のメインライン３１２ｂの特性インピーダンスの実効値は図２８に示す通り、スタブを介して接続されるメモリ素子の寄生負荷容量ＣＬや接続されるスタブ間隔（図２８の横軸に示す）により小さくなる。図２５において、３１６ｂのＲｍｒは、ある条件における３１２ｂの特性インピーダンスＺｒの実効値２８Ωにあわせて２８Ωとしている。同様に終端抵抗３１５のＲｔも２８Ωとしている。図のようにメインライン３１２ｂは一端に２８Ωの抵抗３１６ｂを他端に２８Ωの終端抵抗３１５ｂを接続する。スタブは３１４ｂの整合抵抗Ｒｒを介して接続されている。この３１４ｂの整合抵抗Ｒｒは、特性インピーダンスＺｒの実効値（Ｚｒｅｆｆ）と整合を取るため、
Ｒｒ＝Ｚｓｒ−（Ｚｒｅｆｆ）÷２
の式から導出される６６Ωである。
【０１１９】
この構成で、メインライン３１２ｂにおける伝搬波形の信号振幅は、メモリコントローラであるＬＳＩ１ｄの出力ドライバ２ｄ２のソースインピーダンスＲｓｒｃと抵抗３１６ｂのＲｍｒの和と、終端抵抗Ｒｔの直列抵抗回路における分割抵抗比から導出される。ソースインピーダンスＲｓｒｃは６（ｍｉｎ）Ω〜１２（ｔｙｐ）Ω〜２４（ｍａｘ）Ωと製造ばらつきを受ける。
【０１２０】
Ｒｓｒｃ＝６Ωとすると信号振幅は
Ｖｄｄ×Ｒｔ÷（Ｒｓｒｃ＋Ｒｍｒ＋Ｒｔ）
からおおむね、１．４９ｖとなる。ＳＳＴＬで規定されるＶｉｎ＝８２５〜６６０ｍｖであるから、ＳＳＴＬのＶｉｎに対して十分なノイズマージンを有する。即ち、本構成ではいずれのメモリ素子４１ｂにもＳＳＴＬ互換の伝搬波が到達する。
【０１２１】
メモリコントローラであるＬＳＩ１ｄの出力ドライバ２ｄ２の駆動電流Ｉｄｒｖは、
Ｉｄｒｖ＝Ｖｔｔ÷（Ｒｓｒｃ＋Ｒｍｒ＋Ｒｔ）≒２４ｍＡ
となる。
【０１２２】
この駆動電流値は、一般的なＣＭＯＳ ＬＳＩの出力バッファの最大駆動電流値におおむね等しく、本発明の第３の実施の形態において、一般的なＣＭＯＳ ＬＳＩの適用が可能であることを示している。
【０１２３】
次に、図２６における図２５との差異を示す。
【０１２４】
図２６において、抵抗３１６ｂの抵抗値Ｒｍｒは５２Ωである。メインライン３１２ｂの特性インピーダンスＺｒの実効インピーダンスＺｒｅｆｆと、スタブ３１１ｂのＺｒについて、Ｚｒ＝Ｒｍｒ＋ＺｒｅｆｆからＲｍｒを導出している。このＲｍｒによりメインライン３１２ｂとスタブ３１１ｂの接続点におけるインピーダンスの整合をとっている。
【０１２５】
図２７に図２５、図２６に示したバスを実装したメモリライザーカードを示す。図中、メモリライザカードの中心に配されたメモリコントローラ１ｄの上下にはメモリ素子４１ｂが配され、メモリコントローラ１ｄとメモリ素子４１ｂの間に、左からアドレス，コマンド，コントロール，クロックのバスと、データバスとが配線されている。図中、これらバスは簡単の為、１本ずつの描画となっている。図に示したメモリコントローラ１ｄと上側のメモリ素子４１ｂの間のバスについて説明する。メモリコントローラ１ｄの２ｂ１から出力されたアドレス，コマンド，コントロール，クロックのバスには、整合抵抗２１４ｂを介してメモリ素子４１ｂが接続される。メモリライザカードの上端部で終端抵抗２１５ｂに接続される。本構成は図２５の構成に倣っている。データバスはメモリコントローラ１ｄの近傍に配された終端抵抗３１５ｂに端を発する。データバスには整合抵抗３１４ｂを介してメモリ素子４１ｂが接続され、上端部にいたり折り返してメモリコントローラ１ｄの近傍で整合抵抗３１６ｂを介してメモリコントローラ１ｄに接続される。図の下部は上記説明のバスとメモリ素子の配置をメモリコントローラ１ｄを中心に線対称で実現している。よって、説明は割愛する。
【０１２６】
図２５，２６に示した実効インピーダンスＺｒｅｆｆについて、メモリ素子の寄生負荷容量や接続されるスタブの間隔の関係を図２８に示す。一般にメインラインの特性インピーダンスＺ０は印刷回路基板の金属導体と絶縁フィルムの構造距離と物性から決定される。図中、特性インピーダンスは８０Ωとしている。
【０１２７】
特性インピーダンスＺ０の実効値と寄生容量の関係は、或るスタブ間隔におけるスタブの容量をＣとすると、
【０１２８】
で示される。
【０１２９】
よって、図に示すとおり、ＣＬが７，１０，１５ｐＦと増加するとＺｅｆｆは小さくなる。またＣＬの次元は［ｐＦ／１ヶ］で表され、接続されるスタブの間隔は［１ヶ／ｍ］であるから、単位長さあたりのＣＬは間隔が詰まるほど大きくなり、Ｚｅｆｆは小さくなる。よって、図中、Ｚｅｆｆは左端に向かって降下している。この図に示すように、スタブ間隔と、メモリの寄生容量によってＺｒｅｆｆが変化するので、実際の値からＺｒｅｆｆを求め、Ｒｍｒ、Ｒｔを求めればよい。
【０１３０】
次に、図２９，３０，３１，３２，３３を用いて本発明の第４の実施形態を説明する。
【０１３１】
図２９と先に説明した本発明の第３の実施の形態との差異を説明する。図２９では、メモリ素子４１ｂはいずれもメインライン３１２ｂに直に接続される構成となっている。即ちメモリ素子４１ｂが半田付けされる印刷回路基板の金属パターンいわゆるフットパターンをメインライン３１２ｂの印刷回路配線がつづっていく構成である。本構成においても、本発明の第３の実施の形態に示した図２８の関係に従い、メインライン３１２ｂの特性インピーダンスＺｒの実効値は小さくなる。よって、終端抵抗Ｒｔ３１５ｂ，整合抵抗Ｒｍｒ３１６ｂは本発明の第３の実施の形態と同じ原理で決定された数値となる。よって、本発明の第３の実施の形態に示した信号振幅が、本発明の第４の実施形態のメモリ素子４１ｂに入力され、ＳＳＴＬ互換を実現している。本構成により、本発明の第３の実施例での整合抵抗３１４ｂが省略される。
【０１３２】
図３０は図２９に示したメインライン３１２ｂを本発明の第２の実施の形態へ適用した構成を示している。終端抵抗３１５ｂはメインラインの特性インピーダンスＺｒの実効値に合わせている。整合抵抗の位置の抵抗３１６ｂは本構成では５２Ωである。整合抵抗であれば６６Ω近辺の数値が妥当であるが、５２Ω前後まで小さくした。本構成で、メモリコントローラであるＬＳＩ １ｄがバスマスタの時には、メインライン３１２ｂ上の信号振幅は拡大され、ほぼ８００ｍＶとなり、ノイズマージンの拡大が期待できる。また、ＳＳＴＬとの互換性が維持できる。
【０１３３】
図３１は図２９に示した印刷回路基板上の回路配線を実現したメモリライザカードの概略構成を示している。本発明の第３の実施の形態での図２７との差異を示す。
【０１３４】
図中、メモリライザカードの中心に配されたメモリコントローラ１ｄの上下にはメモリ素子が配され、メモリコントローラ１ｄとメモリ素子の間に、左からアドレス，コマンド，コントロール，クロックのバスと、データバスが配線されている。図中、これらバスは簡単の為、１本ずつの描画となっている。図に示したメモリコントローラ１ｄと上側のメモリ素子の間のバスについて説明する。メモリコントローラ１ｄの２ｂ１から出力されたアドレス，コマンド，コントロール，クロックのバスには、直接メモリ素子４２ｂが接続されるよう印刷回路配線がメモリ素子４２ｂが半田付けされたフットプリントをつづっている。メモリライザカードの上端部で終端抵抗２１５に接続される。
【０１３５】
図３２に本発明の第４の実施の形態を適用したメモリモジュール（ＤＩＭＭ：デュアルインラインメモリモジュール）の概略構成を示している。図中、７０はメモリモジュール、４２はメモリ素子で同期ＤＲＡＭ、７２はアドレスバッファ、７３はクロックバッファ、２１５ｅ，２１５ｆが終端抵抗、２１６ｅ，２１６ｆが抵抗、４１６がメモリシステム側のアドレス，コマンド，コントロール，クロックのバスとの間に挿入された整合抵抗である。図中、アドレスバッファ７２からメモリモジュール７０上のメモリ素子の間のアドレス，コマンド，コントロール，クロックのバスの概略が示されている。アドレスバッファ７２から出た信号線は抵抗２１６ｅを介してビアホールに至る。ビアホールで信号線は表面と裏面に分岐している。表面の信号線はそのまま立ち上がり５つのメモリ素子４２に接続されて終端抵抗２１５ｅに至る。ビアホールから分岐した裏面の信号線は同様に４つのメモリ素子４２に接続されて終端抵抗２１５ｅに至る。いずれのメモリ素子４２は、抵抗２１６ｅと終端抵抗２１５ｅの直列抵抗回路における分割抵抗比から導出される信号振幅の電気信号を入力とする。
【０１３６】
同様に、アドレスバッファ７２から出た信号線は抵抗２１６ｆを介してビアホールに至る。ビアホールで信号線は表面と裏面に分岐している。表面の信号線はそのまま立ち上がり左右２つに分岐する。分岐した先で左に４つのメモリ素子４２に接続されて終端抵抗２１５ｆに至り、右に５つのメモリ素子４２に接続されて終端抵抗２１５ｆに至る。ビアホールから分岐した裏面の信号線はそのまま立ち上がり左右２つに分岐する。分岐した先で左に５つのメモリ素子４２に接続されて終端抵抗２１５ｆに至り、右に４つのメモリ素子４２に接続されて終端抵抗２１５ｆに至る。いずれのメモリ素子４２は、抵抗２１６ｆと終端抵抗２１５ｆの直列抵抗回路における分割抵抗比から導出される信号振幅の電気信号を入力とする。
【０１３７】
図３３に本発明の実施の形態に示したメモリシステムの搭載される情報処理装置の概略を示す。
【０１３８】
情報処理装置は、ＣＰＵ４台とメモリコントローラが接続されたマルチプロセッサバスと、メモリコントローラにグラフィックとＩ／Ｏコントローラを接続するＩ／Ｏバスから構成される。本発明のメモリシステムは図中のメモリコントローラと同期ＤＲＡＭ（ＳＤＲＡＭ）からなる。メモリコントローラとグラフィックの間には特別なバスを持つ。これによりＩ／Ｏバスのプロトコル変換のオーバヘッドや、バスの混雑度に関係なくデータが転送できるので、メモリシステムからグラフィックに対し高速なデータ転送を実現している。
【０１３９】
本発明のメモリシステムでインピーダンスの整合がとれたメモリシステムバスが実現できることで、メモリシステムの高速動作が期待できる。特に、本構成に適用することで、グラフィックの他、マルチプロセッサ構成のＣＰＵ４台に対して高速なデータ供給を実現する。
【０１４０】
【発明の効果】
以上説明したように、本発明によれば、バスマスタのピン数を増加させることなく、バスマスタ及び当該バスマスタに支配される複数のバススレーブ各々間の信号転送時間を略一定に保ちながら短縮することができる。
【０１４１】
また、伝送線路と終端抵抗の整合が図れ、接続位置での不整合による信号の不要な反射を抑える事が出来る。これにより、ノイズの少ない信号の伝送が可能となる。
【０１４２】
また、伝送線路と接続されるノードの整合が図れ、接続位置での不整合による信号の不要な反射を抑える事が出来る。これにより、ノイズの少ない信号の伝送が可能となる。
【０１４３】
また、終端抵抗が減るほか、信号を出力するＬＳＩの駆動電流量を低減することができ、電流駆動能力の低いＣＭＯＳ ＬＳＩの適用が可能となる。
【０１４４】
また、前記電流量でＳＳＴＬ互換の信号振幅を得ることが出来、ＳＳＴＬ対応のＬＳＩの部品が利用できる。
【０１４５】
また、従来、個々のメモリ素子に必要だった整合抵抗なしに、ＳＳＴＬのメモリモジュールが実現できる。
【０１４６】
また、従来の伝送線路の両端で終端する形のＳＳＴＬの回路においても、整合抵抗を省略したＳＳＴＬのメモリモジュールが実現できる。
【図面の簡単な説明】
【図１】本発明の第一実施形態である同期式メモリシステムの概略構成図である。
【図２】図１に示す同期ＲＡＭの概略ブロック図である。
【図３】図１に示すアドレス・コマンド・クロック・ライトデータバスの概略構成図である。
【図４】図３のＡ部拡大図である。
【図５】図５は図３のＢ部拡大図である。
【図６】図１に示すデータバスの概略構成図である。
【図７】図６のＣ部拡大図である。
【図８】図６のＤ部拡大図である。
【図９】第一実施形態の動作を説明するためのタイミング図である。
【図１０】図９に示すリード要求を行った場合の各位置でのリード要求及びリードデータの伝搬波形を示す図である。
【図１１】第一実施形態の同期式メモリシステムが実装されたメモリライザカードの概略構成図である。
【図１２】図１１に示すメモリライザカードの部分概略拡大図である。
【図１３】第一実施形態の同期式メモリシステムが２系統実装されたメモリライザカードの概略構成図である。
【図１４】本発明の第二実施形態である同期式メモリシステムの概略構成図である。
【図１５】図１４に示すシンクロナスＤＲＡＭの概略ブロック図である。
【図１６】図１４に示すアドレス・コマンド・クロックバスの概略構成図である。
【図１７】図１４に示すリードデータ・ライトデータバスの概略構成図である。
【図１８】第二実施形態の動作を説明するためのタイミング図である。
【図１９】図１８に示すリード要求を行った場合の各位置でのリード要求及びリードデータの伝搬波形を示す図である。
【図２０】図１８に示すライト要求を行った場合の各位置でのライト要求及びライトデータの伝搬波形を示す図である。
【図２１】分岐点での整合抵抗の配置の変形例を示す図である。
【図２２】分岐点での整合抵抗の配置の変形例を示す図である。
【図２３】ＳｙｎｃＬｉｎｋが適用された同期式メモリシステムの概略構成図である。
【図２４】ＳｙｎｃＬｉｎｋが適用された同期式メモリシステムの容量増設時の構成を示す図である。
【図２５】本発明の第三実施形態である同期式メモリシステムのリードデータ・ライトデータバスの概略構成図である。
【図２６】第三実施形態である同期式メモリシステムにおけるリードデータ・ライトデータバスの他の概略構成図である。
【図２７】第三実施形態の同期式メモリシステムが実装されたメモリライザカードの概略構成を示す図である。
【図２８】第三実施形態のバスの負荷容量の変化による特性インピーダンスの変化を示す図である。
【図２９】本発明の第四実施形態である同期式メモリシステムのリードデータ・ライトデータバスの概略構成図である。
【図３０】第四実施形態の同期式メモリシステムにおけるリードデータ・ライトデータバスの他の概略構成図である。
【図３１】第四実施形態の同期式メモリシステムが実装されたメモリライザカードの概略構成を示す図である。
【図３２】第四実施形態の同期式メモリシステムに用いられるメモリモジュールの概略構成を示す図である。
【図３３】本発明の実施の形態の同期式メモリシステムを搭載した情報処理装置の概略構成を示す図である。
【符号の説明】
１ａ、１ｂ…メモリコントローラ
４ａ…同期ＲＡＭ
４ｂ…シンクロナスＤＲＡＭ
５ａ…アドレス・コマンド・クロック・ライトデータバス
５ｂ…アドレス・コマンド・クロックバス
６ａ…リードデータバス
６ｂ…リードデータ・ライトデータバス
７ａ、７ｂ…メモリライザカード
１２ａ、１２ｂ、１２ｃ、４２ａ、４２ｂ、４２ｃ…入力バッファ
１４ａ、１４ｂ、４４ａ、４４ｂ…出力バッファ
１６…インターフェース
５１ａ、５１ｂ、６１ａ、６１ｂ…幹線
５２ａ、５２ｂ、５４ａ、５４ｂ、６２ａ、６２ｂ、６４ａ、６４ｂ…支線
５６ａ、５６ｂ、６６ａ、６６ｂ…布線
５８ａ、５８ｂ、６７ａ、６７ｃ、６７ｄ、６８ｂ、６８ａ、６８ｂ 整合抵抗５９ａ、５９ｂ、６９ａ、６９ｂ…終端抵抗
７１…導体コンタクトパッド。
【発明の属する技術分野】
本発明は、バスシステム、特に情報処理装置の同期式制御に用いるバスシステム及び回路基板に関する。
【０００２】
【従来の技術】
同期メモリ及び同期式メモリシステムに関する規格として、ＩＥＥＥ１５９６．４のＳｙｎｃＬｉｎｋがある。以下に、この規格が適用された同期式メモリシステムについて図面を参照して説明する。図２３はＳｙｎｃＬｉｎｋが適用された同期式メモリシステムの概略構成図である。
【０００３】
ＳｙｎｃＬｉｎｋが適用された同期式メモリシステムは、図２３に示すように、複数の同期ＲＡＭ１０４ａ＃１〜１０４ａ＃ｎ（以下、単に同期ＲＡＭ１０４ａともいう）と、同期ＲＡＭ１０４ａへのデータの書き込みや読み出しを制御するメモリコントローラ１０１ａと、アドレスバス１０５ａと、データバス１０６ａとを備えて構成される。
【０００４】
アドレスバス１０５ａは、メモリコントローラ１０１ａの出力バッファ１０１２ａから出力されたアドレス、コマンド、ライトデータや、同期用クロック信号を、同期ＲＡＭ１０４ａの入力バッファ１０４２ａに入力するためのものであり、アドレス、コマンド及びライトデータを扱うバス線と、同期用クロック信号を扱う同期用クロック線とからなる。
【０００５】
データバス１０６ａは、同期ＲＡＭ１０４ａの出力バッファ１０４４ａから出力されたリードデータをメモリコントローラ１０１ａの入力バッファ１０１４ａに入力するためのものである。
【０００６】
アドレスバス１０５ａは、メモリコントローラ１０１ａに対する各同期ＲＡＭ１０４ａの序列を昇順（＃１〜＃ｎの順）としている。一方、データバス１０６ａは、メモリコントローラ１０１ａに対する各同期ＲＡＭ１０４ａの序列を降順（＃ｎ〜＃１の順）としている。このようにすることで、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａ間のアドレスバス１０５ａのバス長と、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａ間のデータバス１０６ａのバス長との総和が、全ての同期ＲＡＭ１０４ａ＃１〜１０４ａ＃ｎについて略等しくなるようにしている。
【０００７】
上記構成のＳｙｎｃＬｉｎｋが適用された同期式メモリシステムでは、同期ＲＡＭ１０４ａは、メモリコントローラ１０１ａからアドレスバス１０５ａの同期用クロック線上に出力された同期用クロックを契機として、メモリコントローラ１０１ａからアドレスバス１０５ａのバス線上に出力されたアドレス、コマンド及びライトデータをラッチする。これにより、アドレス、コマンド及びライトデータの同期転送を実現している。また、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａ間のアドレスバス１０５ａのバス長と、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａ間のデータバス１０６ａのバス長との総和が、全ての同期ＲＡＭ１０４ａ＃１〜１０４ａ＃ｎについて略等しくなるようにすることにより、メモリコントローラ１０１ａの各同期ＲＡＭ１０４ａに対するメモリアクセスレイテンシを略一定にすることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記構成の同期式メモリシステムでは、同期ＲＡＭ１０４ａの数を増やすと、アドレスバス１０５ａ及びデータバス１０６ａのバス長が長くなるので、各バスにおける信号の伝搬時間が長くなり、結果として、メモリコントローラ１０１ａの各同期ＲＡＭ１０４ａに対するメモリアクセスレイテンシが長くなるという問題がある。
【０００９】
尚、各バスにおける伝搬時間を短縮するために、メモリコントローラ１０１ａ及び同期ＲＡＭ１０４ａの出力バッファ１０１２ａの電流駆動能力を高める方法が考えられる。しかしながら、この方法では、バス上での反射によるリンギングノイズが増加するため、期待される程の短縮効果は得られない。むしろ、電流駆動能力を高めることは、出力バッファの面積拡大に伴うチップダイの肥大化を招き、さらに、電流量増大に伴う電磁界放射ノイズの増加から新たなる対策手段が必要となるため、好ましくない。
【００１０】
ところで、ＳｙｎｃＬｉｎｋでは、同期ＲＡＭの容量を増設した場合の同期式メモリシステムも提案している。この同期式メモリシステムでは、図２４に示すように、アドレスバス１０５ｂ及びデータバス１０６ｂからなるバス系統に同期ＲＡＭ１０４ｂ＃１〜１０４ｂ＃ｎを接続し、アドレスバス１０５ｃ及びデータバス１０６ｃからなるバス系統に同期ＲＡＭ１０４ｃ＃１〜１０４ｃ＃ｎを接続している。このように、バス系統を２系統設けることにより、各バスに接続する同期ＲＡＭ数を減らすことができ、これにより、各バスのバス長を短くすることができる。しかしながら、メモリコントローラ１０１ｂに、アドレスバス１０５ｂ、１０５ｃに各々対応する出力バッファ１０１２ｂ、１０１２ｃと、データバス１０６ｂ、１０６ｃに各々対応する入力バッファ１０１４ｂ、１０１４ｃとを設けなければならず、これにより、メモリコントローラ１０１ｂが大きくなり、また、ピン数も増加するという問題がある。
【００１１】
本発明は、上記事情に基づいてなされたものであり、バスマスタのピン数を増加させることなく、バスマスタ及び当該バスマスタに支配される複数のバススレーブ各々間の信号転送時間を略一定に保ちながら短縮することができるバスシステム及び回路基板を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明のバスシステムは、複数のバススレーブと、前記複数のバススレーブを制御するバスマスタと、前記バスマスタから出力された信号を前記バススレーブに入力するための第一バスと、前記バススレーブから出力された信号を前記バスマスタに入力するための第二バスと、を備えるバスシステムであって、
前記第一バス及び第二バス各々は、前記バスマスタに接続された幹線と、前記幹線に接続された、各々に少なくとも一つのバススレーブが接続された複数の支線と、を有し、
前記バススレーブは、前記第一バス及び第二バスの対応する前記支線に、当該バススレーブ及び前記バスマスタ間の第一バスの長さと、当該バススレーブ及び前記バスマスタ間の第二バスの長さとの総和が、全ての前記バススレーブについて略等しくなるように接続されていることを特徴とする。
【００１３】
ここで、前記第一バスは、前記バスマスタから出力された信号が、前記第一バスの前記幹線及び前記複数の支線の接続点で、反射波を生じさせないように、インピーダンスの整合が図られていることが好ましい。
【００１４】
また、前記第二バスは、前記複数のバススレーブから出力された信号が前記バスマスタに入力した際に生じた反射波が、前記第二バスの幹線と前記第二バスの前記複数の支線との接続点で、再びを反射波を生じさせないように、インピーダンスの整合が図られていることが好ましい。
【００１５】
尚、前記複数のバススレーブ各々を布線を介して対応する前記支線に接続する場合、前記布線及び当該布線に接続された前記支線は、当該布線に接続された前記バススレーブから出力された信号、あるいは当該バススレーブで発生した反射波が、当該布線と当該支線との接続点で反射波を生じさせないように、インピーダンスの整合が図られていることが好ましい。
【００１６】
また、前記支線の終端には、当該支線の特性インピーダンスと略等しいインピーダンスを有する整合負荷が接続されていることが好ましい。
【００１７】
本発明の回路基板は、複数のバススレーブと、前記複数のバススレーブを制御するバスマスタとが搭載され、且つ前記バスマスタから出力された信号を前記バススレーブに入力するための第一バスと、前記バススレーブから出力された信号を前記バスマスタに入力するための第二バスとが形成された回路基板であって、
前記バスマスタは、略中央部に配置されており、
前記複数のバススレーブは、前記バスマスタを中心として略左右対称となるように２つに振り分けて配置されており、
前記第一バスは、前記バスマスタを中心として左側に配置された前記バススレーブ各々に接続する第一支線と、前記バスマスタを中心として右側に配置された前記バススレーブ各々に接続する第二支線と、一方の端部が前記バスマスタに接続され、他方の端部が前記第一支線及び前記第二支線に接続された第一幹線とを有し、且つ前記第一支線及び前記第二支線が前記バスマスタを中心として略左右対称に形成されており、
前記第二バスは、前記バスマスタを中心として左側に配置された前記バススレーブ各々に、前記第一支線とは逆順で接続する第三支線と、前記バスマスタを中心として右側に配置された前記バススレーブ各々に、前記第二支線とは逆順で接続する第四支線と、一方の端部が前記バスマスタに接続され、他方の端部が前記第三支線及び前記第四支線に接続された第二幹線とを有し、且つ前記第三支線及び前記第四支線が前記バスマスタを中心として略左右対称に形成されていることを特徴とする。
【００１８】
【発明の実施の形態】
以下に、本発明の第一実施形態について図面を参照して説明する。
【００１９】
図１は本発明の第一実施形態である同期式メモリシステムの概略構成図、図２は図１に示す同期ＲＡＭの概略ブロック図である。
【００２０】
本実施形態の同期式メモリシステムは、図１に示すように、偶数個の同期ＲＡＭ４ａ＃１〜４ａ＃ｎ（以下、単に同期ＲＡＭ４ａともいう）と、同期ＲＡＭ４ａへのデータの書き込みや読み出しを制御するメモリコントローラ１ａと、アドレス・コマンド・クロック・ライトデータバス５ａと、リードデータバス６ａと、を備えて構成される。
【００２１】
メモリコントローラ１ａは、出力バッファ１２ａから、同期ＲＡＭ４ａの書き込み・読み出し動作を制御するためのアドレス、コマンド及びライトデータと、同期用クロック信号とを出力する。また、同期ＲＡＭ４ａが出力したリードデータを入力バッファ１４ａで受信する。
【００２２】
同期メモリ４ａは、図２に示すように、アドレス、コマンド、ライトデータ、そして同期用クロックを受信する入力バッファ４２ａと、リードデータを出力する出力バッファ４４ａと、図示していないが、メモリセル、センスアンプ、シーケンサ等からなるメモリ部とを有する。同期ＲＡＭ４ａは、受信した同期用クロックを契機として、アドレス、コマンド及びライトデータをラッチする。そして、ラッチしたアドレス及びコマンドに従い、ラッチしたライトデータのメモリセルへの書き込みや、メモリセルから当該アドレスのデータの読み出しを行う。
【００２３】
アドレス・コマンド・クロック・ライトデータバス５ａは、メモリコントローラ１ａの出力バッファ１２ａから出力されたアドレス、コマンド、ライトデータや、同期用クロック信号を、同期ＲＡＭ４ａの入力バッファ４２ａに入力するためのものである。また、アドレス・コマンド・クロック・ライトデータバス５ａは、図１に示すように、分岐点Ｄで幹線５１ａが２つの支線５２ａ、５４ａに分岐しており、支線５２ａには奇数番目の同期ＲＡＭ４ａ＃ｉ（ｉ＝１、３、・・・ｎ−１）が、そして支線５４ａには偶数番目の同期ＲＡＭ４ａ＃ｊ（ｊ＝２、４、・・・ｎ）が、略等間隔で各々布線５６ａを介して接続されている。このようにすることで、支線５２ａ及び支線５４ａの長さを略等しくしている。
【００２４】
リードデータバス６ａは、同期ＲＡＭ４ａの出力バッファ４４ａから出力されたリードデータをメモリコントローラ１ａの入力バッファ１４ａに入力するためのものである。リードデータバス６ａも、アドレス・コマンド・クロック・ライトデータバス５ａと同様に、分岐点Ｅで幹線６１ａが２つの支線６２ａ、６４ａに分岐しており、支線６２ａには奇数番目の同期ＲＡＭ４ａ＃ｉ（ｉ＝１、３、・・・ｎ−１）が、そして支線６４ａには偶数番目の同期ＲＡＭ４ａ＃ｊ（ｊ＝２、４、・・・ｎ）が、略等間隔で各々布線６６ａを介して接続されている。このようにすることで、支線６２ａ及び支線６４ａの長さを略等しくしている。
【００２５】
アドレス・コマンド・クロック・ライトデータバス５ａの支線５２ａ、５４ａは、メモリコントローラ１ａに対する同期ＲＡＭ４ａの序列を昇順（支線５２ａについては＃１、＃３、・・・＃ｎ−１の順、支線５４ａについては＃２、＃４、・・・＃ｎの順）としている。一方、リードデータバス６ａの支線６２ａ、６４ａは、メモリコントローラ１ａに対する同期ＲＡＭ４ａの序列を降順（支線６２ａについては＃ｎ−１、＃ｎ−３、・・・＃１の順、支線６４ａについては＃ｎ、＃ｎ−２、・・・＃２の順）としている。上述したように、アドレス・コマンド・クロック・ライトデータバス５ａの支線５２ａ及び支線５４ａの長さを略等しくすると共に、リードデータバス６ａの支線６２ａ及び支線６４ａの長さを略等しくしているので、このようにすることにより、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間のアドレス・コマンド・クロック・ライトデータバス５ａのバス長と、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間のリードデータバス６ａのバス長との総和が、全ての同期ＲＡＭ４ａ＃１〜４ａ＃ｎについて略等しくなるようにしている。
【００２６】
本実施形態の同期式メモリシステムでは、同期ＲＡＭ４ａは、メモリコントローラ１ａからアドレス・コマンド・クロック・ライトデータバス５ａ上に出力された同期用クロックを契機として、メモリコントローラ１ａからアドレス・コマンド・クロック・ライトデータバス５ａ上に出力されたアドレス、コマンド及びライトデータをラッチする。これにより、アドレス、コマンド及びライトデータの同期転送を実現している。
【００２７】
また、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間のアドレス・コマンド・クロック・ライトデータバス５ａのバス長と、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間のリードデータバス６ａのバス長との総和が、全ての同期ＲＡＭ４ａ＃１〜４ａ＃ｎについて略等しくなるようにすることにより、メモリコントローラ１ａの出力バッファ１２ａがアドレス及びリードを示すコマンドを出力してから、メモリコントローラ１ａの入力バッファ１４ａが当該アドレスのデータを受信するまでのメモリアクセスレイテンシを、全ての同期ＲＡＭ４ａ＃１〜４ａ＃ｎについて略一定にすることができる。
【００２８】
さらに、アドレス・コマンド・クロック・ライトデータバス５ａ及びリードデータバス６ａ各々を、図１に示すように、２つの支線に分岐して、一方の支線に奇数番目の同期ＲＡＭ４ａを接続し、他方の支線に偶数番目の同期ＲＡＭ４ａを接続したことにより、メモリコントローラ１ａ及び同期ＲＡＭ４ａ間におけるアドレス・コマンド・クロック・ライトデータバス５ａ、リードデータバス６ａの最長バス長を、図２３に示す従来の同期メモリシステムに比べて、略半分に短縮することができる。これにより、メモリコントローラ１ａの各同期ＲＡＭ４ａに対するメモリアクセスレイテンシを短縮することができる。また、図２４に示す従来の同期メモリシステムと異なり、２つのアドレス・コマンド・クロック・ライトデータバスに各々対応する２つの出力バッファと、２つのデータバスに各々対応する２つ入力バッファとを、メモリコントローラに設ける必要がない。したがって、メモリコントローラが大きくなるのを防ぐことができ、また、メモリコントローラのピン数が増加するのを防ぐことができる。
【００２９】
次に、本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａの具体的な構成について図面を参照して説明する。
【００３０】
図３は図１に示すアドレス・コマンド・クロック・ライトデータバスの概略構成図、図４は図３のＡ部拡大図、図５は図３のＢ部拡大図である。
【００３１】
本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａには、印刷回路基板の配線パターンが用いられる。配線パターンの特性インピーダンスは、主に寄生容量によるものであり、その値は、基板の材質、構造、配線パターンの幅や、当該パターンとグランド、あるいは電源ラインとの距離等に依存する。通常、４０〜１００Ω程度である。
【００３２】
本実施形態では、図３及び図４に示すように、幹線５１ａとして、特性インピーダンスＺｓが４０Ωの配線パターンを用いている。また、図３乃至図５に示すように、支線５２ａ、５４ａとして、特性インピーダンスＺｍが８０Ωの配線パターンを用い、支線５２ａ、５４ａの終端各々を抵抗値Ｒｔが８０Ωの終端抵抗５９ａを介してラインＶｔｔに接続している。さらに、図３乃び図５に示すように、布線５６ａとして、特性インピーダンスＺｓｋが８０Ωの配線パターンを用い、各布線５６ａを抵抗値Ｒｍが４０Ωの整合抵抗５８ａを介して対応する支線５２ａ、５４ａに接続している。
【００３３】
次に、本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａの分岐点Ｄでの電気特性、支線５２ａ、５４ａ及び布線５６ａの接続点での電気特性、および支線５２ａ、５４ａの終端での電気特性について説明する。
【００３４】
先ず、分岐点Ｄでの電気特性について説明する。
【００３５】
本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａでは、幹線５１ａとして特性インピーダンスＺｓが４０Ωの配線パターンを用い、支線５２ａ、５４ａとして特性インピーダンスＺｍが８０Ωの配線パターンを用いている。したがって、幹線５１ａの特性インピーダンスＺｓと、支線５２ａ、５４ａの合成特性インピーダンスＺｍ／２とが一致しているので、分岐点Ｄでのインピーダンス整合を図ることができ、これにより、メモリコントローラ１ａの出力バッファ１２ａから出力された電気信号が分岐点Ｄで不要な反射波を発生させるのを抑制することができる。尚、上述したように、配線パターンの特性インピーダンスは、配線パターンの幅や、当該パターンとグランド、あるいは電源ラインとの距離等に依存している。このため、パターン設計によっては、幹線５１ａの特性インピーダンスＺｓと、支線５２ａ、５４ａの合成特性インピーダンスＺｍ／２とを一致させることができないことも考えられる。このような場合、幹線５１ａと分岐点Ｄとの間に、支線５２ａ、５４ａの合成特性インピーダンスＺｍ／２と幹線５１ａの特性インピーダンスＺｓとの差分を補う整合抵抗を挿入することにより、分岐点Ｄでのインピーダンス整合を図ることができる。
【００３６】
次に、支線５２ａ、５４ａ及び布線５６ａの接続点での電気特性について説明する。
【００３７】
本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａでは、布線５６ａとして、特性インピーダンスＺｓｋが８０Ωの配線パターンを用い、各布線５６ａを抵抗値Ｒｍが４０Ωの整合抵抗５８ａを介して対応する支線５２ａ、５４ａに接続している。ここで、支線５２ａ、５４ａの特性インピーダンスＺｍは８０Ωなので、布線５６ａの特性インピーダンスＺｓｋは、布線５６ａ側から見たときに、見かけ上、２つに分岐する支線５２ａ、５４ａの合成特性インピーダンスＺｍ／２と、整合抵抗５８ａの抵抗値Ｒｍとの合成特性インピーダンスＺｍ／２＋Ｒｍと一致している。したがって、本実施形態によれば、支線５２ａ、５４ａと布線５６ａとの接続点でのインピーダンス整合を図ることができる。
【００３８】
メモリコントローラ１ａの出力バッファ１２ａから出力された電気信号は、同期ＲＡＭ４ａの入力バッファ４２ａに到達すると、入力バッファ４２ａと布線５６ａとの接点で、特性インピーダンスの相違によって反射を生じ、この反射波は、支線５２ａ、５４ａと布線５６ａとの接続点に到達する。しかし、本実施形態では、この接続点でのインピーダンス整合が図られているので、当該反射波が前記接続点で更に反射波を発生させるのを抑制することができる。これにより、布線５６ａ及び同期ＲＡＭ４ａの接点と、当該布線５６ａ及び当該布線５６ａに接続された支線５２ａ、５４ａの接続点とで、反射波が交互に繰り返し発生し、入力バッファ４２ａに入力される電気信号の振幅が段階的に上昇するのを防止することができる。したがって、入力バッファ４２ａに入力される電気信号の電位確定時間を短縮することができるので、同期メモリ４ａへのメモリアクセスレイテンシを短縮することができる。
【００３９】
また、整合抵抗５８ａにより布線５６ａに流入する電流量を低減することができ、これにより、急峻な大電流の変動が抑制され、ＥＭＣ等の不要な電磁界放射ノイズを低減することができる。さらに、整合抵抗５８ａは、布線５６ａとして用いられた配線パターンの寄生容量及び同期ＲＡＭ４ａの寄生容量との間でＲＣ回路を構成する。このＲＣ回路の時定数は、通常、前記アドレス・コマンド・クロック・ライトデータバス５ａ上を伝搬する信号のバスサイクルより短く、且つ当該信号の立上がり及び下がり時間より長いので、入力バッファ４２ａに、メモリコントローラ１ａの出力バッファ１２ａから出力された電気信号の波形を反映した滑らかな波形の電気信号を入力することができる。
【００４０】
次に、支線５２ａ、５４ａの終端での電気特性について説明する。
【００４１】
本実施形態のアドレス・コマンド・クロック・ライトデータバス５ａでは、支線５２ａ、５４ａの終端各々を抵抗値Ｒｔが８０Ωの終端抵抗５９ａを介してラインＶｔｔに接続している。したがって、支線５２ａ、５４ａの特性インピーダンスＺｍと、終端抵抗５９ａの抵抗値Ｒｔとが一致しているので、支線５２ａ、５４ａの終端各々でのインピーダンス整合を図ることができ、これにより、支線５２ａ、５４ａの終端に到達した電気信号や反射波を終端抵抗５９ａに吸収させることができる。
【００４２】
次に、本実施形態のリードデータバス６ａの具体的な構成について図面を参照して説明する。
【００４３】
図６は図１に示すリードデータバスの概略構成図、図７は図６のＣ部拡大図、図８は図６のＤ部拡大図である。
【００４４】
本実施形態のリードデータバス６ａも、アドレス・コマンド・クロック・ライトデータバス５ａと同様に、印刷回路基板の配線パターンが用いられる。上述したように、配線パターンの特性インピーダンスは、通常、４０〜１００Ω程度であるが、本実施形態では、図６及び図７に示すように、幹線６１ａとして特性インピーダンスＺｕが５０Ωの配線パターンを、そして支線６２ａ、６４ａとして特性インピーダンスＺｒが５０Ωの配線パターンを用い、幹線６１ａと分岐点Ｅとの間に抵抗値Ｒｍｒが２５Ωの整合抵抗を挿入している。また、図６及び図８に示すように、支線６２ａ、６４ａの終端各々を抵抗値Ｒｋが５０Ωの終端抵抗６９ａを介してラインＶｔｔに接続している。さらに、布線６６ａとして、特性インピーダンスＺｓｒが８０Ωの配線パターンを用い、各布線６６ａを抵抗値Ｒｒが５５Ωの整合抵抗６８ａを介して対応する支線６２ａ、６４ａに接続している。
【００４５】
次に、本実施形態のリードデータバス６ａの支線６２ａ、６４ａ及び布線６６ａの接続点での電気特性、分岐点Ｅでの電気特性、および支線６２ａ、６４ａの終端での電気特性について説明する。
【００４６】
先ず、支線６２ａ、６４ａ及び布線６６ａの接続点での電気特性について説明する。
【００４７】
本実施形態のリードデータバス６ａでは、布線６６ａとして、特性インピーダンスＺｓｒが８０Ωの配線パターンを用い、各布線６６ａを抵抗値Ｒｒが５５Ωの整合抵抗６８ａを介して対応する支線６２ａ、６４ａに接続している。ここで、支線６２ａ、６４ａの特性インピーダンスＺｒは５０Ωなので、布線６６ａの特性インピーダンスＺｓｒは、布線６６ａ側から見たときに、見かけ上、２つに分岐する支線６２ａ、６４ａの合成インピーダンスＺｒ／２と、整合抵抗６８ａとの合成インピーダンスＺｒ／２＋Ｒｒと一致している。
【００４８】
したがって、本実施形態によれば、支線６２ａ、６４ａと布線６６ａとの接続点でのインピーダンス整合を図ることができ、これにより、同期ＲＡＭ４ａの出力バッファ４４ａから出力された電気信号が接続点Ｅに到達した際に、不要な反射波が発生するのを抑制することができる。
【００４９】
また、整合抵抗６８ａにより、同期ＲＡＭ４ａの出力バッファ４４ａから布線６６ａを介して支線６２ａ、６４ａに流量する電流量を低減することができる。これにより、急峻な大電流の変動が抑制され、ＥＭＣ等の不要な電磁界放射ノイズを低減することができる。
【００５０】
次に、分岐点Ｅでの電気特性について説明する。
【００５１】
本実施形態のリードデータバス６ａでは、幹線６１ａとして特性インピーダンスＺｕが５０Ωの配線パターンを、そして支線６２ａ、６４ａとして特性インピーダンスＺｒが５０Ωの配線パターンを用い、幹線６１ａと分岐点Ｅとの間に抵抗値Ｒｍｒが２５Ωの整合抵抗を挿入している。したがって、幹線６１ａの特性インピーダンスＺｕと、支線６２ａ、６４ａの合成インピーダンスＺｒ／２及び整合抵抗６７ａの合成インピーダンスＺｒ／２＋Ｒｍｒが一致しているので、分岐点Ｅでのインピーダンス整合を図ることができる。
【００５２】
同期ＲＡＭ４ａの出力バッファ４４ａから出力された電気信号は、メモリコントローラ１ａの入力バッファ１４ａに到達すると、入力バッファ１４ａと幹線６１ａとの接点で、特性インピーダンスの相違によって反射を生じ、この反射波は、分岐点Ｅに到達する。しかし、本実施形態では、この分岐点Ｅでのインピーダンス整合が図られているので、当該反射波が分岐点Ｅで更に反射波を発生させるのを抑制することができる。これにより、入力バッファ１４６ａ及び幹線６１ａの接点と、分岐点Ｅとで、反射波が交互に繰り返し発生し、入力バッファ１４ａに入力される電気信号の振幅が段階的に上昇するのを防止することができる。したがって、入力バッファ１４ａに入力される電気信号の電位確定時間を短縮することができるので、メモリアクセスレイテンシを短縮することができる。
【００５３】
また、整合抵抗６７ａにより幹線６１ａに流入する電流量を低減することができ、これにより、急峻な大電流の変動が抑制され、ＥＭＣ等の不要な電磁界放射ノイズを低減することができる。さらに、整合抵抗６７ａは、幹線６１ａとして用いられた配線パターンの寄生容量及びメモリコントローラ１ａの入力バッファ１４ａの寄生容量との間でＲＣ回路を構成する。このＲＣ回路の時定数は、通常、前記リードデータバス６ａ上を伝搬する信号のバスサイクルより短く、且つ当該信号の立上がり及び下がり時間より長いので、入力バッファ１４ａに、同期ＲＡＭ４ａの出力バッファ４４ａから出力された電気信号の波形を反映した滑らかな波形の電気信号を入力することができる。
【００５４】
尚、分岐点に整合抵抗を挿入する代わりに、配線パターン設計によって、幹線６１ａの特性インピーダンスＺｕと、支線６２ａ、６４ａの合成インピーダンスＺｒ／２とを一致させて、分岐点Ｅでのインピーダンス整合を図るようにしてもよい。
【００５５】
次に、支線６２ａ、６４ａの終端での電気特性について説明する。
【００５６】
本実施形態のリードデータバス６ａでは、支線６２ａ、６４ａの終端各々を抵抗値Ｒｋが５０Ωの終端抵抗６９ａを介してラインＶｔｔに接続している。したがって、支線６２ａ、６４ａの特性インピーダンスＺｒと、終端抵抗６９ａの抵抗値Ｒｋとが一致しているので、支線６２ａ、６４ａの終端各々でのインピーダンス整合を図ることができ、これにより、支線６２ａ、６４ａの終端に到達した電気信号や反射波を終端抵抗６９ａに吸収させることができる。
【００５７】
本実施形態の同期式メモリシステムを動作させた際に、電気信号が各バス上をどの様に伝搬するかについて、図面を参照して説明する。
【００５８】
図９は本実施形態の動作を説明するためのタイミング図である。図９において、９１は、同期ＲＡＭ４ａの入力バッファ４２ａが同期用クロックを契機としてラッチするアドレス、コマンド及びライトデータの受信タイミングを示している。また、９２は、同期ＲＡＭ４ａの出力バッファ４４ａから出力されるリードデータの出力タイミングを示している。
【００５９】
図９に示す例では、同期ＲＡＭ４ａの入力バッファ４２ａは、アドレス及びリードコマンドからなるリード要求を受信した後、続けてアドレス、ライトコマンド及びライトデータからなるライト要求を受信している。一方、同期ＲＡＭ４ａの出力バッファ４４ａは、入力バッファ４２ａがリードコマンドを受信した後、３サイクル後にリードデータを出力している。すなわち、同期ＲＡＭ４ａは、リード要求の動作が完結しないうちにライト要求を受信している。これにより、同期メモリシステムのリード要求及びライト要求のパイプライン化を図っている。尚、同期ＲＡＭ４ａは、続けて受信したライト要求をメモリ部のデータバッファで一時的に蓄え、メモリセルが書き込み可能になり次第書き込みを行う。
【００６０】
本実施形態が図９に示すリード要求を行った場合、リード要求及び当該要求によって読み出されたリードデータの伝搬波形は図１０のようになる。
【００６１】
図１０は、図９に示すリード要求を行った場合の各位置でのリード要求及びリードデータの伝搬波形を示す図である。図１０において、９３はリード要求の伝搬波形を示しており、実線はメモリコントローラ１ａの入力バッファ１２ａでの伝搬波形、１点鎖線は同期ＲＡＭ４ａ＃１、４ａ＃２の入力バッファ４２ａでの伝搬波形、そして２点鎖線は同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎの入力バッファ４２ａでの伝搬波形を示している。９４はリードデータの伝搬波形を示しており、１点鎖線は同期ＲＡＭ４ａ＃１、４ａ＃２の出力バッファ４４ａから出力されたリードデータの当該出力バッファ４４ａでの伝搬波形、２点鎖線は同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎの出力バッファ４４ａから出力されたリードデータの当該出力バッファ４４ａでの伝搬波形を示している。９５はメモリコントローラ１ａの入力バッファ１４ａに入力されたリードデータの伝搬波形を示しており、１点鎖線は同期ＲＡＭ４ａ＃１、４ａ＃２から出力されたリードデータの伝搬波形、２点鎖線は同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎから出力されたリードデータの伝搬波形を示している。尚、図１０において横軸は時間を表している。
【００６２】
メモリコントローラ１ａの出力バッファ１２ａから出力されるリード要求の振幅は出力バッファ１２ａの内部インピーダンスと終端抵抗５９ａとの分割抵抗比によって定まる。このため、リード要求の振幅は、アドレス・コマンド・クロック・ライトデータバス５ａ上の位置にかかわらず略一定である。尚、アドレス・コマンド・クロック・ライトデータバス５ａを形成する配線パターンのインピーダンスは、主に寄生容量によるものであるため、振幅にほとんど影響しない。同期メモリ４ａの入力バッファ４２ａに到達したリード要求は、図１０の９３に示すように、当該入力バッファ４２ａ及び布線５６ａの寄生容量と整合抵抗５８ａからなるＲＣ回路の時定数に従って滑らかな立ち上がり、降下を示す。同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎの入力バッファ４２ａに到達するリード要求は、図１０の９３に示すように、アドレス・コマンド・クロック・ライトデータバス５ａ上での伝搬遅延により、同期ＲＡＭ４１ａ＃１、４ａ＃２に到達するリード要求よりも、多少遅れて到達する。
【００６３】
同期ＲＡＭ４ａは、リードデータをメモリコントローラ１ａから出力されたリード要求を受信した順番で出力バッファ４４ａから出力する。したがって、図１０の９４に示すように、同期ＲＡＭ４ａ＃ｎ−１、４ａ＃ｎの出力バッファ４４ａから出力されるリードデータは、同期ＲＡＭ４１ａ＃１、４ａ＃２の出力バッファ４４ａから出力されるリードデータよりも、多少遅れて出力される。
【００６４】
メモリコントローラ１ａの入力バッファ１４ａに入力されるリードデータの振幅は、図１０の９５に示すように、同期ＲＡＭ４ａの出力バッファ４４ａの内部インピーダンス及び整合抵抗６８ａの和と、終端抵抗６９ａとの分割抵抗比に従い圧縮される。また、リードデータバス６ａでは、メモリコントローラ１ａに対する同期ＲＡＭ４ａの位置関係がアドレス・コマンド・クロック・ライトデータバス５ａの場合と逆転するので、メモリコントローラ１ａの入力バッファ１４ａに到達する各同期メモリ４ａからのリードデータは、図１０の９５に示すように、略同時期に到達する。また、メモリコントローラ１ａの入力バッファ１４ａに到達したリードデータは、入力バッファ１４ａ及び幹線６１ａの寄生容量と、整合抵抗６７ａからなるＲＣ回路の時定数に従い、滑らかな立ち上がり、降下を示す。
【００６５】
本実施形態では、図１０に示すように、アドレス・コマンド・クロック・ライトデータバス５ａを伝搬する信号の振幅は、コントローラ１２ａの出力バッファ１２ａの内部インピーダンス及び２つの終端抵抗５９ａとの分割抵抗比に従い決定される。一方、リードデータバス６ａを伝搬する信号の振幅は、同期ＲＡＭ４ａの出力バッファ４４ａの内部インピーダンス及び整合抵抗６８ａの和と、２つの終端抵抗６９ａとの分割抵抗比に従い決定される。したがって、上記分割抵抗比が適当な値となるように、整合抵抗５８ａ、６８ａの値及び終端抵抗５９ａ、６９ａの値を設定することにより、アドレス・コマンド・クロック・ライトデータバス５ａ及びリードデータ６ａ間で、異なるバスインタフェースの規格に合わせた信号振幅を得ることができる。
【００６６】
但し、整合抵抗５８ａ、６８ａの値及び終端抵抗５９ａ、６９ａの値は、アドレス・コマンド・クロック・ライトデータバス５ａ及びリードデータバス６ａを構成する配線パターンの特性インピーダンスによって定まる。したがって、上記分割抵抗比が適当な値となるように、整合抵抗５８ａ、６８ａの値及び終端抵抗５９ａ、６９ａの値を設定するためには、上記配線パターンの特性インピーダンスを適当な値に設定する必要がある。この場合、整合抵抗５８ａ、６８ａが適当な値となるように、布線５６ａ、６６ａを構成する配線パターンの特性インピーダンスを変えるのがよい。
【００６７】
次に、本実施形態の同期式メモリシステムが実装された印刷回路基板について図面を参照して説明する。
【００６８】
図１１は本実施形態の同期式メモリシステムが実装されたメモリライザカードの概略構成図、図１２は図１１に示すメモリライザカードの部分概略拡大図である。
【００６９】
図１１に示すメモリライザカード７ａでは、メモリコントローラ１ａが中央に配置されている。そして、奇数番目の同期ＲＡＭ４ａ＃１〜４ａ＃７と、偶数番目の同期ＲＡＭ４ａ＃２〜４ａ＃８とが、メモリコントローラ１ａを中心として左右対称な位置に、且つ各同期ＲＡＭ４ａが等間隔で配置されている。また、各同期ＲＡＭ４ａはメモリコントローラ１ａからメモリライザカード７ａの長手方向の端部に向けて序列が昇順（奇数番目の同期ＲＡＭ４ａでは、＃１、＃３・・・＃７の順、偶数番目の同期ＲＡＭ４ａでは、＃２、＃４・・・＃８の順）となるように、配置されている。
【００７０】
メモリライザカード７ａには、本実施形態の同期メモリシステムを情報処理装置に電気的に接続するための導体コンタクトパッド７１が形成されている。導体コンタクトパッド７１は、ライザカード７ａを情報処理装置のコネクタに嵌合することにより電気的に接続される。また、導体コンタクトパッド７１は、配線パターンを介して、メモリコントローラ１ａの情報処理装置とのインターフェース１６に接続されている。
【００７１】
メモリライザカード７ａには、アドレス・コマンド・クロック・ライトデータバス５ａを構成する配線パターンと、リードデータバス６ａを構成する配線パターンと、が形成されている。
【００７２】
アドレス・コマンド・クロック・ライトデータバス５ａの幹線５１ａを構成する配線パターンは、一端がメモリコントローラ１ａの出力バッファ１２ａに接続され、他端がメモリコントローラ５ａの近傍でアドレス・コマンド・クロック・ライトデータバス５ａの支線５２ａ、５４ａに接続されている。支線５２ａ、５４ａは、幹線５１ａに接続されたメモリコントローラ１ａの近傍からメモリライザカード７ａの長手方向の端部へ向けて延びている。支線５２ａを構成する配線パターンには、奇数番目の同期ＲＡＭ４ａ＃１〜４ａ＃７の入力バッファ４２ａが各々整合抵抗５８ａを介して接続され、支線５４ａを構成する配線パターンには、偶数番目の同期ＲＡＭ４ａ＃２〜４ａ＃８の入力バッファ４２ａが各々整合抵抗５８ａを介して接続されている。これにより、図１１に示すように、支線５２ａ、５４ａに接続される同期ＲＡＭ４ａのメモリコントローラ１ａに対する序列が、昇順（支線５２ａについては＃１、＃３、・・・＃７の順、支線５４ａについては＃２、＃４、・・・＃８の順）となるようにしている。尚、支線５２ａ、５４ａの終端には、各々メモリライザカード７ａの長手方向の端部において、終端抵抗５９ａが接続される。
【００７３】
リードデータバス６ａの幹線６１ａを構成する配線パターンは、一端がメモリコントローラ１ａの入力バッファ１４ａに接続され、他端がメモリコントローラ５ａの近傍で整合抵抗６７ａを介してリードデータバス６ａの支線６２ａ、６４ａに接続されている。支線６２ａ、６４ａは、幹線６１ａに接続されたメモリコントローラ１ａの近傍からメモリライザカード７ａの長手方向の端部へ向けて延び、当該端部で折り返して再びメモリコントローラ１ａへ向けて延びている。支線６２ａを構成する配線パターンの終端からメモリライザカード７ａの長手方向の端部にかけての部分には、奇数番目の同期ＲＡＭ４ａ＃１〜４ａ＃７の出力バッファ４４ａが各々整合抵抗６８ａを介して接続されている。また、支線６４ａを構成する配線パターンの終端からメモリライザカード７ａの長手方向の端部にかけての部分には、偶数番目の同期ＲＡＭ４ａ＃２〜４ａ＃８の出力バッファ４４ａが各々整合抵抗６８ａを介して接続されている。これにより、図１１に示すように、支線６２ａ、６４ａに接続される同期ＲＡＭ４ａのメモリコントローラ１ａに対する序列が、降順（支線６２ａについては＃７、＃５、・・・＃１の順、支線６４ａについては＃８、＃６、・・・＃２の順）となるようにしている。尚、支線６２ａ、６４ａの終端には、各々メモリコントローラ１ａの近傍において、終端抵抗６９ａが接続される。
【００７４】
次に、メモリライザカード７ａについて詳しく説明する。
【００７５】
メモリライザカード７ａは、内側に形成された電源層及びグランド層と、これ等の層上に形成された２層の信号層とを有する多層基板である。２層の信号層のうち、電源層又はグランド層いずれかに近い側の信号層（以下、内層という）の特性インピーダンスは４０〜５０Ω前後であり、遠い側の信号層（以下、外層という）の特性インピーダンスは８０〜１００Ω前後である。このように、メモリライザカードは、２つの異なる特性インピーダンスの信号層を有するので、この２つの信号層を選択的に用いることにより、メモリコントローラ１ａ及び各同期ＲＡＭ４ａ間のバス等長配線を実現することができる。
【００７６】
図１１に示す例では、幹線５１ａとして特性インピーダンス４０Ωの幅広の内層配線パターンを用い、支線５２ａ、５４ａとして特性インピーダンス８０Ωの外層配線パターンを用いて、アドレス・コマンド・クロック・ライトデータバス５ａを形成している。また、幹線６１ａ、支線６２ａ、６４ａとして特性インピーダンス５０Ωの内層配線パターンを用いて、リードデータバス６ａを形成している。尚、アドレス・コマンド・クロック・ライトデータバス５ａ及びリードデータバス６ａは、図１１では、１本の線で示しているが、実際には、図１２に示すように、複数の信号線で構成されている。そして、整合抵抗５８ａ、６７ａ、６８ａ及び終端抵抗５９ａ、６９ａは、各信号線毎に設けられている。また、図１１に示すメモリライザカード７ａでは、図１２に示すように、リードデータバス６ａが導体コンタクトパッド７１及びメモリコントローラ１ａの接続線と干渉しないように、当該接続線に外層配線パターンを用いている。
【００７７】
本実施形態の同期式メモリシステムが実装されたメモリライザカードとしては、図１３に示すような、本実施形態の同期式メモリシステムを２系統搭載したメモリライザボード７ｂも考えられる。また、本実施形態の同期式メモリシステムが実装された回路基板としては、メモリライザカードの他に、メモリコントローラの搭載されたメモリモジュール等も考えられる。
【００７８】
次に、本発明の第二実施形態について図面を参照して説明する。
【００７９】
図１４は本発明の第二実施形態である同期式メモリシステムの概略構成図、図１５は図１４に示すシンクロナスＤＲＡＭの概略ブロック図である。
【００８０】
本実施形態の同期式メモリシステムは、図１４に示すように、偶数個のシンクロナスＤＲＡＭ４ｂ＃１〜４ｂ＃ｎ（以下、単に同期ＲＡＭ４ｂともいう）と、シンクロナスＤＲＡＭ４ｂへのデータの書き込みや読み出しを制御するメモリコントローラ１ｂと、アドレス・コマンド・クロックバス５ｂと、リードデータ・ライトデータバス６ｂと、を備えて構成される。
【００８１】
メモリコントローラ１ｂは、シンクロナスＤＲＡＭ４ｂの書き込み・読み出し動作を制御するためのアドレス、コマンド及び同期用クロックを、出力バッファ１２ｂから出力する。また、シンクロナスＤＲＡＭ４ｂに書き込むライトデータ及び同期用クロックを、出力バッファ１２ｃから出力する。さらに、シンクロナスＤＲＡＭ４ｂが出力したリードデータを入力バッファ１４ｂで受信する。
【００８２】
シンクロナスＤＲＡＭ４ｂは、図１５に示すように、アドレス、コマンド及び同期用クロックを受信する入力バッファ４２ｂと、ライトデータ及び同期用クロックを受信する入力バッファ４２ｃと、リードデータを出力する出力バッファ４４ｂと、図示していないが、メモリセル、センスアンプ、シーケンサ等からなるメモリ部と、を有する。シンクロナスＤＲＡＭ４ｂは、アドレス・コマンド・クロックバス５ｂ上の同期用クロックを契機としてアドレス及びリードコマンドをラッチする。そしてラッチしたアドレス及びリードコマンドに従い、当該アドレスのリードデータを読み出して出力バッファ４４ｂから出力する。また、アドレス・コマンド・クロックバス５ｂ上の同期用クロックを契機としてアドレス及びライトコマンドをラッチする。そしてラッチしたアドレス及びライトコマンドに従い、リードデータ・ライトデータバス６ｂ上の同期用クロックを契機としてラッチしたライトデータを、当該アドレスに書き込む。このシンクロナスＤＲＡＭ４ｂは、従来より用いられているシンクロナスＤＲＡＭと同様である。
【００８３】
アドレス・コマンド・クロックバス５ｂは、メモリコントローラ１ｂの出力バッファ１２ｂから出力されたアドレス及びコマンドを、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂに入力するためのものである。また、アドレス・コマンド・クロックバス５ｂは、図１４に示すように、分岐点Ｆで幹線５１ｂが２つの支線５２ｂ、５４ｂに分岐しており、支線５２ｂには奇数番目のシンクロナスＤＲＡＭ４ｂ＃ｉ（ｉ＝１、３、・・・ｎ−１）が、そして支線５４ｂには偶数番目のシンクロナスＤＲＡＭ４ｂ＃ｊ（ｊ＝２、４、・・・ｎ）が、略等間隔で各々布線５６ｂを介して接続されている。このようにすることで、支線５２ｂ及び支線５４ｂの長さを略等しくしている。
【００８４】
リードデータ・ライトデータバス６ｂは、メモリコントローラ１ａの出力バッファ１２ｃから出力されたアドレス及びコマンドを、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃに入力すると共に、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂから出力されたリードデータをメモリコントローラ１ｂの入力バッファ１４ｂに入力するためのものである。リードデータ・ライトデータバス６ｂも、アドレス・コマンド・クロックバス５ｂと同様に、分岐点Ｇで幹線６１ｂが２つの支線６２ｂ、６４ｂに分岐しており、支線６２ｂには奇数番目のシンクロナスＤＲＡＭ４ｂ＃ｉ（ｉ＝１、３、・・・ｎ−１）が、そして支線６４ｂには偶数番目のシンクロナスＤＲＡＭ４ｂ＃ｊ（ｊ＝２、４、・・・ｎ）が、略等間隔で各々布線６６ｂを介して接続されている。このようにすることで、支線６２ｂ及び支線６４ｂの長さを略等しくしている。
【００８５】
アドレス・コマンド・クロックバス５ｂの支線５２ｂ、５４ｂは、メモリコントローラ１ｂに対するシンクロナスＤＲＡＭ４ｂの序列を昇順（支線５２ｂについては＃１、＃３、・・・＃ｎ−１の順、支線５４ｂについては＃２、＃４、・・・＃ｎの順）としている。一方、リードデータ・ライトデータバス６ｂの支線６２ｂ、６４ｂは、メモリコントローラ１ｂに対するシンクロナスＤＲＡＭ４ｂの序列を降順（支線６２ｂについては＃ｎ−１、＃ｎ−３、・・・＃１の順、支線６４ｂについては＃ｎ、＃ｎ−２、・・・＃２の順）としている。上述したように、アドレス・コマンド・クロックバス５ｂの支線５２ｂ及び支線５４ｂの長さを略等しくすると共に、リードデータ・ライトデータバス６ｂの支線６２ｂ及び支線６４ｂの長さを略等しくしているので、このようにすることにより、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間のアドレス・コマンド・クロックバス５ｂのバス長と、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間のリードデータ・ライトデータバス６ｂのバス長との総和が、全てのシンクロナスＤＲＡＭ４ｂ＃１〜４ｂ＃ｎについて略等しくなるようにしている。
【００８６】
本実施形態の同期式メモリシステムでは、シンクロナスＤＲＡＭ４ｂは、メモリコントローラ１ｂからアドレス・コマンド・クロックバス５ｂ上に出力されたアドレス及びライトコマンドをラッチする。そして、メモリコントローラ１ｂからリードデータ・ライトデータバス６ｂ上に出力された同期用クロックを契機として、メモリコントローラ１ａからリードデータ・ライトデータバス６ｂ上に出力されたライトデータをラッチする。これにより、ライトデータの同期転送を実現している。
【００８７】
また、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間のアドレス・コマンド・クロックバス５ｂのバス長と、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間のリードデータ・ライトデータバス６ａのバス長との総和が、全てのシンクロナスＤＲＡＭ４ｂ＃１〜４ｂ＃ｎについて略等しくなるようにしている。これにより、メモリコントローラ１ｂの出力バッファ１２ｂがアドレス及びリードを示すコマンドを出力してから、メモリコントローラ１ｂの入力バッファ１４ｂが当該アドレスのデータを受信するまでのメモリアクセスレイテンシを、全てのシンクロナスＤＲＡＭ４ｂ＃１〜４ｂ＃ｎについて略一定にすることができる。
【００８８】
さらに、アドレス・コマンド・クロックバス５ｂ及びリードデータ・ライトデータバス６ｂ各々を、図１４に示すように、２つの支線に分岐して、一方の支線に奇数番目のシンクロナスＤＲＡＭ４ｂを接続し、他方の支線に偶数番目のシンクロナスＤＲＡＭ４ｂを接続したことにより、メモリコントローラ１ｂ及びシンクロナスＤＲＡＭ４ｂ間におけるアドレス・コマンド・クロックバス５ｂ、リードデータ・ライトデータバス６ｂの最長バス長を、図２３に示す従来の同期メモリシステムに比べて、略半分に短縮することができる。これにより、メモリコントローラ１ｂの各シンクロナスＤＲＡＭ４ｂに対するメモリアクセスレイテンシを短縮することができる。また、図２４に示す従来の同期メモリシステムと異なり、２つのアドレス・コマンドバスに各々対応する２つの出力バッファと、２つのリードデータ・ライトデータバスに各々対応する２つの入力バッファ及び出力バッファとを、メモリコントローラに設ける必要がない。したがって、メモリコントローラが大きくなるのを防ぐことができ、また、メモリコントローラのピン数が増加するのを防ぐことができる。
【００８９】
さらに、本実施形態では、同期メモリとして、従来より用いられているシンクロナスＤＲＡＭを利用しているので、部品の共通化・低価格化を図ることができる。
【００９０】
次に、本実施形態のアドレス・コマンド・クロックバス５ｂ及びリードデータ・ライトデータバス６ｂの具体的な構成について図面を参照して説明する。
【００９１】
図１６は図１４に示すアドレス・コマンドバスの概略構成図、図１７は図１４に示すリードデータ・ライトデータバスの概略構成図である。
【００９２】
図１６に示す本実施形態のアドレス・コマンド・クロックバス５ｂの構成は、図３に示す第一実施形態のアドレス・コマンド・クロック・ライトデータバス５ａのものと基本的に同様である。すなわち、幹線５１ｂとして、特性インピーダンスＺｓが４０Ωの配線パターンを用いている。また、支線５２ｂ、５４ｂとして、特性インピーダンスＺｍが８０Ωの配線パターンを用い、支線５２ｂ、５４ｂの終端各々を抵抗値Ｒｔが８０Ωの終端抵抗５９ｂを介してラインＶｔｔに接続している。さらに、布線５６ｂとして、特性インピーダンスＺｓｋが８０Ωの配線パターンを用い、各布線５６ｂを抵抗値Ｒｍが４０Ωの整合抵抗５８ｂを介して対応する支線５２ｂ、５４ｂに接続している。
【００９３】
このようにすることで、第一実施形態のアドレス・コマンド・クロック・ライトデータバス５ａと同様の効果を得ることができる。たとえば、分岐点Ｆでのインピーダンス整合を図ることができ、メモリコントローラ１ｂの出力バッファ１２ｂから出力された電気信号が分岐点Ｄに到達した際に、不要な反射波が発生するのを抑制することができる。また、支線５２ｂ、５４ｂと布線５６ｂとの接続点でのインピーダンス整合を図ることができる。これにより、布線５６ｂ及びシンクロナスＤＲＡＭ４ｂの接点と、当該布線５６ｂ及び当該布線５６ｂに接続された支線５２ｂ、５４ｂの接続点とで、反射波が交互に繰り返し発生することを防止できる。この結果、入力バッファ４２ｂに入力される電気信号の振幅が段階的に上昇することによるシンクロナスＤＲＡＭ４ｂの誤動作を防止できる。さらに、支線５２ｂ、５４ｂの終端各々でのインピーダンス整合を図ることができ、これにより、支線５２ｂ、５４ｂの終端に到達した電気信号や反射波を終端抵抗５９ｂに吸収させることができる。
【００９４】
図１７に示す本実施形態のリードデータ・ライトデータバス６ｂの構成は、図６に示す第一実施形態のリードデータバス６ａのものと基本的に同様である。すなわち、幹線６１ｂとして特性インピーダンスＺｕが５０Ωの配線パターンを、そして支線６２ｂ、６４ｂとして特性インピーダンスＺｒが５０Ωの配線パターンを用い、幹線６１ｂと分岐点Ｇとの間に抵抗値Ｒｍｒが２５Ωの整合抵抗６７ｂを挿入している。また、支線６２ｂ、６４ｂの終端各々を抵抗値Ｒｋが５０Ωの終端抵抗６９ｂを介してラインＶｔｔに接続している。さらに、布線６６ｂとして、特性インピーダンスＺｓｒが８０Ωの配線パターンを用い、各布線６６ｂを抵抗値Ｒｒが５５Ωの整合抵抗６８ｂを介して対応する支線６２ｂ、６４ｂに接続している。
【００９５】
このようにすることで、第一実施形態のリードデータバス６ａと同様の効果を得ることができる。たとえば、支線６２ｂ、６４ｂと布線６６ｂとの接続点でのインピーダンス整合を図ることができ、これにより、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂから出力された電気信号が接続点で不要に反射するのを抑制することができる。また、分岐点Ｇでのインピーダンス整合を図ることができる。これにより、入力バッファ１４ｂ及び幹線６１ｂの接点と分岐点Ｅとで、反射波が交互に繰り返し発生することを防止できる。この結果、入力バッファ１４ｂに入力される電気信号の振幅が段階的に上昇することによるメモリコントローラ１ｂの誤動作を防止できる。さらに、支線６２ｂ、６４ｂの終端各々でのインピーダンス整合を図ることができ、これにより、支線６２ｂ、６４ｂの終端に到達した電気信号や反射波を終端抵抗６９ｂに吸収させることができる。
【００９６】
本実施形態の同期式メモリシステムを動作させた際に、電気信号が各バス上をどの様に伝搬するかについて、図面を参照して説明する。
【００９７】
図１８は本実施形態の動作を説明するためのタイミング図である。図１８において、１８１は、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂがラッチするアドレス及びコマンドの受信タイミングを示している。また、１８２は、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃがラッチするライトデータの受信タイミング、およびシンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂから出力されるリードデータの出力タイミングを示している。
【００９８】
図１８に示す例では、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂは、アドレス及びライトコマンドからなるライト要求を受信した後、続けてアドレス及びリードコマンドからなるリード要求を受信している。一方、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃは、入力バッファ４２ｂでのライトコマンドの受信と略同時期にライトデータの受信を開始している。すなわち、シンクロナスＤＲＡＭ４ａは、ライト要求の動作が完結しないうちにリード要求を受信している。また、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂは、入力バッファ４２ｂがリードコマンドを受信した後、３サイクル後にリードデータを出力している。尚、シンクロナスＤＲＡＭ４ａは、続けて受信したリード要求をメモリ部のデータバッファで一時的に蓄え、メモリセルが読み出し可能になり次第読み出しを行う。
【００９９】
本実施形態が図１８に示すリード要求を行った場合、リード要求及び当該要求によって読み出されたリードデータの伝搬波形は図１９のようになる。
【０１００】
図１９は、図１８に示すリード要求を行った場合の各位置でのリード要求及びリードデータの伝搬波形を示す図である。図１９において、１９３はリード要求の伝搬波形を示しており、実線はメモリコントローラ１ｂの出力バッファ１２ｂでの伝搬波形、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の入力バッファ４２ｂでの伝搬波形、そして２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの入力バッファ４２ｂでの伝搬波形を示している。１９４はリードデータの伝搬波形を示しており、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の出力バッファ４４ｂから出力されたリードデータの当該出力バッファ４４ｂでの伝搬波形、２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの出力バッファ４４ｂから出力されたリードデータの当該出力バッファ４４ｂでの伝搬波形を示している。１９５はメモリコントローラ１ｂの入力バッファ１４ｂに入力されたリードデータの伝搬波形を示しており、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２から出力されたリードデータの伝搬波形、２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎから出力されたリードデータの伝搬波形を示している。尚、図１９において横軸は時間を表している。
【０１０１】
メモリコントローラ１ｂの出力バッファ１２ｂから出力されるリード要求の振幅は出力バッファ１２ｂの内部インピーダンスと終端抵抗５９ｂとの分割抵抗比によって定まる。このため、リード要求の振幅は、アドレス・コマンド・クロックバス５ｂ上の位置にかかわらず略一定である。シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂに到達したリード要求は、図１９の１９３に示すように、当該入力バッファ４２ｂ及び布線５６ｂの寄生容量と整合抵抗５８ｂからなるＲＣ回路の時定数に従って滑らかな立ち上がり、降下を示す。シンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ａ＃ｎの入力バッファ４２ｂに到達するリード要求は、図１９の１９３に示すように、アドレス・コマンド・クロックバス５ｂ上での伝搬遅延により、シンクロナスＤＲＡＭ４１ｂ＃１、４ｂ＃２に到達するリード要求よりも、多少遅れて到達する。
【０１０２】
シンクロナスＤＲＡＭ４ｂは、メモリコントローラ１ｂから出力されたリード要求を受信した順番でリードデータを出力バッファ４４ｂから出力する。したがって、図１９の１９４に示すように、シンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの出力バッファ４４ｂから出力されるリードデータは、シンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の出力バッファ４４ｂから出力されるリードデータよりも、多少遅れて出力される。
【０１０３】
メモリコントローラ１ｂの入力バッファ１４ｂに入力されるリードデータの振幅は、図１９の１９５に示すように、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂの内部インピーダンス及び整合抵抗６８ｂの和と、終端抵抗６９ｂとの分割抵抗比に従い圧縮される。また、リードデータ・ライトデータバス６ｂでは、メモリコントローラ１ｂに対するシンクロナスＤＲＡＭ４ｂの位置関係がアドレス・コマンド・クロックバス５ｂの場合と逆転するので、メモリコントローラ１ｂの入力バッファ１４ｂに到達する各シンクロナスＤＲＡＭ４ｂからのリードデータは、図１９の１９５に示すように、略同時期に到達する。また、メモリコントローラ１ｂの入力バッファ１４ｂに到達したリードデータは、入力バッファ１４ｂ及び幹線６１ｂの寄生容量と、整合抵抗６７ｂからなるＲＣ回路の時定数に従い、滑らかな立ち上がり、降下を示す。
【０１０４】
本実施形態が図１８に示すライト要求を行った場合、ライト要求及びライトデータの伝搬波形は図２０のようになる。
【０１０５】
図２０は、図１８に示すライト要求を行った場合の各位置でのライト要求及びライトデータの伝搬波形を示す図である。図２０において、２０１はライト要求の伝搬波形を示しており、実線はメモリコントローラ１ｂの出力バッファ１２ｂでの伝搬波形、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の入力バッファ４２ｂでの伝搬波形、そして２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの入力バッファ４２ｂでの伝搬波形を示している。２０２はライトデータの伝搬波形を示しており、実線はメモリコントローラ１ｂの出力バッファ１２ｃでの伝搬波形、１点鎖線はシンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の入力バッファ４２ｃでの伝搬波形、２点鎖線はシンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの入力バッファ４２ｃでの伝搬波形を示している。尚、図２０において横軸は時間を表している。
【０１０６】
メモリコントローラ１ｂの出力バッファ１２ｂから出力されるライト要求の振幅は出力バッファ１２ｂの内部インピーダンスと終端抵抗５９ｂとの分割抵抗比によって定まる。このため、リード要求の振幅は、アドレス・コマンド・クロックバス５ｂ上の位置にかかわらず略一定である。シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂに到達したライト要求は、図２０の２０１に示すように、当該入力バッファ４２ｂ及び布線５６ｂの寄生容量と整合抵抗５８ｂからなるＲＣ回路の時定数に従って滑らかな立ち上がり、降下を示す。シンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎの入力バッファ４２ｂに到達するライト要求は、図２０の２０１に示すように、アドレス・コマンド・クロックバス５ｂ上での伝搬遅延により、シンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２に到達するライト要求よりも、多少遅れて到達する。
【０１０７】
メモリコントローラ１ｂの出力バッファ１２ｃから出力され、シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃに入力されるライトデータの振幅は、図２０の２０２に示すように、メモリコントローラ１ｂの出力バッファ１２ｃの内部インピーダンス及び整合抵抗６７ｂの和と、２つの終端抵抗６９ｂとの分割抵抗比に従い圧縮される。シンクロナスＤＲＡＭ４ｂの入力バッファ４２ｃに到達したライトデータは、図２０の２０２に示すように、当該入力バッファ４２ｃ及び布線６６ｂの寄生容量と整合抵抗６８ｂからなるＲＣ回路の時定数に従って滑らかな立ち上がり、降下を示す。シンクロナスＤＲＡＭ４ｂ＃１、４ｂ＃２の入力バッファ４２ｃに到達するライトデータは、図２０の２０１に示すように、リードデータ・ライトデータバス６ｂ上での伝搬遅延により、シンクロナスＤＲＡＭ４ｂ＃ｎ−１、４ｂ＃ｎに到達するライトデータよりも、多少遅れて到達する。
【０１０８】
本実施形態では、図１９及び図２０に示すように、アドレス・コマンド・クロックバス５ｂを伝搬する信号の振幅は、メモリコントローラ１ｂの出力バッファ１２ｂの内部インピーダンス及び２つの終端抵抗５９ｂとの分割抵抗比に従い決定される。一方、リードデータ・ライトデータバス６ｂを伝搬する信号の振幅は、シンクロナスＤＲＡＭ４ｂの出力バッファ４４ｂの内部インピーダンス及び整合抵抗６８ｂの和と、２つの終端抵抗６９ｂとの分割抵抗比に従い決定される。したがって、上記分割抵抗比が適当な値となるように、整合抵抗５８ｂ、６８ｂの値及び終端抵抗５９ｂ、６９ｂの値を設定することにより、アドレス・コマンド・クロックバス５ｂ及びリードデータ・ライトデータバス６ｂ間で、異なるバスインタフェースの規格に合わせた信号振幅を得ることができる。たとえば、アドレス・コマンド信号を、従来のターミネーテッドＬＶ−ＴＴＬで定義された信号電位でシンクロナスＤＲＡＭ４ｂの入力バッファ４２ｂに入力することができ、また、リードデータ信号を、シンクロナスＤＲＡＭの（米）ＥＩＡ／ＪＥＤＥＣでの標準規格であるＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｔｒａｎｓｉｅｖｅｒ Ｌｏｇｉｃ） で定義された信号電位でメモリコントローラ１ｂの入力バッファ１４ｂに入力することができる。
【０１０９】
但し、整合抵抗５８ｂ、６８ｂの値及び終端抵抗５９ｂ、６９ｂの値は、アドレス・コマンド・クロックバス５ｂ及びリードデータ・ライトデータバス６ｂを構成する配線パターンの特性インピーダンスによって定まる．したがって、上記分割抵抗比が適当な値となるように、整合抵抗５８ｂ、６８ｂの値及び終端抵抗５９ｂ、６９ｂの値を設定するためには、上記配線パターンの特性インピーダンスを適当な値に設定する必要がある。この場合、整合抵抗５８ｂ、６８ｂが適当な値となるように、布線５６ｂ、６６ｂを構成する配線パターンの特性インピーダンスを変えるのがよい。
【０１１０】
本発明は、本発明は上記の各実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。たとえば、上記の各実施形態では、リードデータバス又はリードデータ・ライトデータバスの幹線側から見たときに分岐点で整合がとれるように、幹線及び分岐点間に整合抵抗を挿入したものについて説明した。しかしながら、本発明はこれに限定されるものではない。分岐点及び幹線間、分岐点及び各支線間に、それぞれ適当な整合抵抗を挿入することにより、幹線側から見たときのみならず、支線側から見たときにも分岐点で整合がとれるようにしてもよい。
【０１１１】
図２１に一例を示す。図２１は、第二実施形態のリードデータ・ライトデータバス６ｂにおいて、分岐点Ｇ及び幹線６１ｂ間、分岐点Ｇ及び各支線６２ｂ、６４ｂ間に、それぞれ適当な整合抵抗を挿入した例を示す。図２１に示す例では、幹線６１ｂとして特性インピーダンスＺｕが８０Ωの配線パターンを用い、支線６２ｂ、６４ｂとして特性インピーダンスＺｒが８０Ωの配線パターンを用いている。そして、分岐点Ｇと幹線６１ｂとの間に抵抗値Ｒｓ１が２６．６Ωの整合抵抗６７ｃを挿入し、分岐点Ｇと支線６２ｂとの間及び分岐点Ｇと支線６４ｂとの間に抵抗値Ｒｓ２が２６．６Ωの整合抵抗６７ｄを各々挿入している。このようにすることで、幹線６１ｂの特性インピーダンス（Ｚｕ＝８０Ω）と、支線６２ｂ、６４ｂ及び整合抵抗６７ｃ、６７ｄの合成インピーダンス
（Ｒｓ１＋（Ｚｒ＋Ｒｓ２）／２＝７９．９Ω）
とを略一致させることができ、幹線６１ｂから見たときに分岐点Ｇ’で整合させることができる。また、支線６２ｂの特性インピーダンス（Ｚｒ＝８０Ω）と、幹線６１ｂ、支線６４ｂ及び整合抵抗６７ｃ、６７ｄの合成インピーダンス
（Ｒｓ２＋（Ｚｕ＋Ｚｒ＋Ｒｓ１＋Ｒｓ２）／２＝７９．９Ω）
とを略一致させることができ、支線６２ｂから見たときに分岐点Ｇで整合させることができる。支線６４ｂから見たときも同様である。
【０１１２】
尚、以下に示すように、整合抵抗６７ｃの抵抗値Ｒｓ１は（式１）で、また、整合抵抗６７ｄの抵抗値Ｒｓ２は（式２）で求めることができる。
【０１１３】
Ｒｓ１＝Ｚｒ２／（４Ｚｕ−Ｚｒ）・・・（式１）
Ｒｓ２＝Ｚｓ（４Ｚｕ−３Ｚｒ）／（４Ｚｕ−Ｚｒ）・・・（式２）
図２２に別の例を示す。図２２では、第二実施形態のリードデータ・ライトデータバス６ｂにおいて、幹線６１ｂの特性インピーダンスＺｕを３７．５Ω、支線６２ｂ、６４ｂの特性インピーダンスＺｒを５０Ω、分岐点Ｇと支線６２ｂとの間及び分岐点Ｇと支線６４ｂとの間に挿入する整合抵抗６７ｃの抵抗値Ｒｓ２を２５Ωに設定して、整合抵抗６７ｃの抵抗値Ｒｓ１＝０で整合がとれるようにした例を示す。このようにすることで、分岐点Ｇでの整合を保ちながら、整合抵抗６７ｃを省略している。
【０１１４】
また、上記の各実施形態では、アドレス・コマンド・クロック・ライトデータバスやリードデータバス等を２つの支線に分岐したものについて説明したが、本発明はこれに限定されるものではなく、バスを複数の支線に分岐したものであればよい。
【０１１５】
さらに、上記の各実施形態では、バス上を伝搬して送られてくるアドレス・コマンド信号やライトデータ信号を、これ等の信号と同じようにしてバス上を伝搬して送られてくる同期用クロックを契機としてラッチするソースクロック同期方式を用いたものについて説明している。しかしながら、本発明の同期式メモリシステムは、メモリコントローラ及メモリの全てに同相のクロックが給電されても動作する。すなわち、従来の情報処理装置に見られる同相のクロックにより定義されるバスサイクルに従っても同期動作する。
【０１１６】
また、上記の各実施形態では、メモリコントローラによって複数のメモリを同期制御する同期式メモリシステムについて説明したが、本発明はバスマスタによって複数のバススレーブを同期制御するバスシステムであれば、様々な用途に適用することができる。
【０１１７】
次に、図２５，２６，２７，２８を用いて本発明の第３の実施形態を説明する。
【０１１８】
本発明の実施の形態では、図２５，図２６のメインライン３１２ｂの特性インピーダンスの実効値は図２８に示す通り、スタブを介して接続されるメモリ素子の寄生負荷容量ＣＬや接続されるスタブ間隔（図２８の横軸に示す）により小さくなる。図２５において、３１６ｂのＲｍｒは、ある条件における３１２ｂの特性インピーダンスＺｒの実効値２８Ωにあわせて２８Ωとしている。同様に終端抵抗３１５のＲｔも２８Ωとしている。図のようにメインライン３１２ｂは一端に２８Ωの抵抗３１６ｂを他端に２８Ωの終端抵抗３１５ｂを接続する。スタブは３１４ｂの整合抵抗Ｒｒを介して接続されている。この３１４ｂの整合抵抗Ｒｒは、特性インピーダンスＺｒの実効値（Ｚｒｅｆｆ）と整合を取るため、
Ｒｒ＝Ｚｓｒ−（Ｚｒｅｆｆ）÷２
の式から導出される６６Ωである。
【０１１９】
この構成で、メインライン３１２ｂにおける伝搬波形の信号振幅は、メモリコントローラであるＬＳＩ１ｄの出力ドライバ２ｄ２のソースインピーダンスＲｓｒｃと抵抗３１６ｂのＲｍｒの和と、終端抵抗Ｒｔの直列抵抗回路における分割抵抗比から導出される。ソースインピーダンスＲｓｒｃは６（ｍｉｎ）Ω〜１２（ｔｙｐ）Ω〜２４（ｍａｘ）Ωと製造ばらつきを受ける。
【０１２０】
Ｒｓｒｃ＝６Ωとすると信号振幅は
Ｖｄｄ×Ｒｔ÷（Ｒｓｒｃ＋Ｒｍｒ＋Ｒｔ）
からおおむね、１．４９ｖとなる。ＳＳＴＬで規定されるＶｉｎ＝８２５〜６６０ｍｖであるから、ＳＳＴＬのＶｉｎに対して十分なノイズマージンを有する。即ち、本構成ではいずれのメモリ素子４１ｂにもＳＳＴＬ互換の伝搬波が到達する。
【０１２１】
メモリコントローラであるＬＳＩ１ｄの出力ドライバ２ｄ２の駆動電流Ｉｄｒｖは、
Ｉｄｒｖ＝Ｖｔｔ÷（Ｒｓｒｃ＋Ｒｍｒ＋Ｒｔ）≒２４ｍＡ
となる。
【０１２２】
この駆動電流値は、一般的なＣＭＯＳ ＬＳＩの出力バッファの最大駆動電流値におおむね等しく、本発明の第３の実施の形態において、一般的なＣＭＯＳ ＬＳＩの適用が可能であることを示している。
【０１２３】
次に、図２６における図２５との差異を示す。
【０１２４】
図２６において、抵抗３１６ｂの抵抗値Ｒｍｒは５２Ωである。メインライン３１２ｂの特性インピーダンスＺｒの実効インピーダンスＺｒｅｆｆと、スタブ３１１ｂのＺｒについて、Ｚｒ＝Ｒｍｒ＋ＺｒｅｆｆからＲｍｒを導出している。このＲｍｒによりメインライン３１２ｂとスタブ３１１ｂの接続点におけるインピーダンスの整合をとっている。
【０１２５】
図２７に図２５、図２６に示したバスを実装したメモリライザーカードを示す。図中、メモリライザカードの中心に配されたメモリコントローラ１ｄの上下にはメモリ素子４１ｂが配され、メモリコントローラ１ｄとメモリ素子４１ｂの間に、左からアドレス，コマンド，コントロール，クロックのバスと、データバスとが配線されている。図中、これらバスは簡単の為、１本ずつの描画となっている。図に示したメモリコントローラ１ｄと上側のメモリ素子４１ｂの間のバスについて説明する。メモリコントローラ１ｄの２ｂ１から出力されたアドレス，コマンド，コントロール，クロックのバスには、整合抵抗２１４ｂを介してメモリ素子４１ｂが接続される。メモリライザカードの上端部で終端抵抗２１５ｂに接続される。本構成は図２５の構成に倣っている。データバスはメモリコントローラ１ｄの近傍に配された終端抵抗３１５ｂに端を発する。データバスには整合抵抗３１４ｂを介してメモリ素子４１ｂが接続され、上端部にいたり折り返してメモリコントローラ１ｄの近傍で整合抵抗３１６ｂを介してメモリコントローラ１ｄに接続される。図の下部は上記説明のバスとメモリ素子の配置をメモリコントローラ１ｄを中心に線対称で実現している。よって、説明は割愛する。
【０１２６】
図２５，２６に示した実効インピーダンスＺｒｅｆｆについて、メモリ素子の寄生負荷容量や接続されるスタブの間隔の関係を図２８に示す。一般にメインラインの特性インピーダンスＺ０は印刷回路基板の金属導体と絶縁フィルムの構造距離と物性から決定される。図中、特性インピーダンスは８０Ωとしている。
【０１２７】
特性インピーダンスＺ０の実効値と寄生容量の関係は、或るスタブ間隔におけるスタブの容量をＣとすると、
で示される。
【０１２９】
よって、図に示すとおり、ＣＬが７，１０，１５ｐＦと増加するとＺｅｆｆは小さくなる。またＣＬの次元は［ｐＦ／１ヶ］で表され、接続されるスタブの間隔は［１ヶ／ｍ］であるから、単位長さあたりのＣＬは間隔が詰まるほど大きくなり、Ｚｅｆｆは小さくなる。よって、図中、Ｚｅｆｆは左端に向かって降下している。この図に示すように、スタブ間隔と、メモリの寄生容量によってＺｒｅｆｆが変化するので、実際の値からＺｒｅｆｆを求め、Ｒｍｒ、Ｒｔを求めればよい。
【０１３０】
次に、図２９，３０，３１，３２，３３を用いて本発明の第４の実施形態を説明する。
【０１３１】
図２９と先に説明した本発明の第３の実施の形態との差異を説明する。図２９では、メモリ素子４１ｂはいずれもメインライン３１２ｂに直に接続される構成となっている。即ちメモリ素子４１ｂが半田付けされる印刷回路基板の金属パターンいわゆるフットパターンをメインライン３１２ｂの印刷回路配線がつづっていく構成である。本構成においても、本発明の第３の実施の形態に示した図２８の関係に従い、メインライン３１２ｂの特性インピーダンスＺｒの実効値は小さくなる。よって、終端抵抗Ｒｔ３１５ｂ，整合抵抗Ｒｍｒ３１６ｂは本発明の第３の実施の形態と同じ原理で決定された数値となる。よって、本発明の第３の実施の形態に示した信号振幅が、本発明の第４の実施形態のメモリ素子４１ｂに入力され、ＳＳＴＬ互換を実現している。本構成により、本発明の第３の実施例での整合抵抗３１４ｂが省略される。
【０１３２】
図３０は図２９に示したメインライン３１２ｂを本発明の第２の実施の形態へ適用した構成を示している。終端抵抗３１５ｂはメインラインの特性インピーダンスＺｒの実効値に合わせている。整合抵抗の位置の抵抗３１６ｂは本構成では５２Ωである。整合抵抗であれば６６Ω近辺の数値が妥当であるが、５２Ω前後まで小さくした。本構成で、メモリコントローラであるＬＳＩ １ｄがバスマスタの時には、メインライン３１２ｂ上の信号振幅は拡大され、ほぼ８００ｍＶとなり、ノイズマージンの拡大が期待できる。また、ＳＳＴＬとの互換性が維持できる。
【０１３３】
図３１は図２９に示した印刷回路基板上の回路配線を実現したメモリライザカードの概略構成を示している。本発明の第３の実施の形態での図２７との差異を示す。
【０１３４】
図中、メモリライザカードの中心に配されたメモリコントローラ１ｄの上下にはメモリ素子が配され、メモリコントローラ１ｄとメモリ素子の間に、左からアドレス，コマンド，コントロール，クロックのバスと、データバスが配線されている。図中、これらバスは簡単の為、１本ずつの描画となっている。図に示したメモリコントローラ１ｄと上側のメモリ素子の間のバスについて説明する。メモリコントローラ１ｄの２ｂ１から出力されたアドレス，コマンド，コントロール，クロックのバスには、直接メモリ素子４２ｂが接続されるよう印刷回路配線がメモリ素子４２ｂが半田付けされたフットプリントをつづっている。メモリライザカードの上端部で終端抵抗２１５に接続される。
【０１３５】
図３２に本発明の第４の実施の形態を適用したメモリモジュール（ＤＩＭＭ：デュアルインラインメモリモジュール）の概略構成を示している。図中、７０はメモリモジュール、４２はメモリ素子で同期ＤＲＡＭ、７２はアドレスバッファ、７３はクロックバッファ、２１５ｅ，２１５ｆが終端抵抗、２１６ｅ，２１６ｆが抵抗、４１６がメモリシステム側のアドレス，コマンド，コントロール，クロックのバスとの間に挿入された整合抵抗である。図中、アドレスバッファ７２からメモリモジュール７０上のメモリ素子の間のアドレス，コマンド，コントロール，クロックのバスの概略が示されている。アドレスバッファ７２から出た信号線は抵抗２１６ｅを介してビアホールに至る。ビアホールで信号線は表面と裏面に分岐している。表面の信号線はそのまま立ち上がり５つのメモリ素子４２に接続されて終端抵抗２１５ｅに至る。ビアホールから分岐した裏面の信号線は同様に４つのメモリ素子４２に接続されて終端抵抗２１５ｅに至る。いずれのメモリ素子４２は、抵抗２１６ｅと終端抵抗２１５ｅの直列抵抗回路における分割抵抗比から導出される信号振幅の電気信号を入力とする。
【０１３６】
同様に、アドレスバッファ７２から出た信号線は抵抗２１６ｆを介してビアホールに至る。ビアホールで信号線は表面と裏面に分岐している。表面の信号線はそのまま立ち上がり左右２つに分岐する。分岐した先で左に４つのメモリ素子４２に接続されて終端抵抗２１５ｆに至り、右に５つのメモリ素子４２に接続されて終端抵抗２１５ｆに至る。ビアホールから分岐した裏面の信号線はそのまま立ち上がり左右２つに分岐する。分岐した先で左に５つのメモリ素子４２に接続されて終端抵抗２１５ｆに至り、右に４つのメモリ素子４２に接続されて終端抵抗２１５ｆに至る。いずれのメモリ素子４２は、抵抗２１６ｆと終端抵抗２１５ｆの直列抵抗回路における分割抵抗比から導出される信号振幅の電気信号を入力とする。
【０１３７】
図３３に本発明の実施の形態に示したメモリシステムの搭載される情報処理装置の概略を示す。
【０１３８】
情報処理装置は、ＣＰＵ４台とメモリコントローラが接続されたマルチプロセッサバスと、メモリコントローラにグラフィックとＩ／Ｏコントローラを接続するＩ／Ｏバスから構成される。本発明のメモリシステムは図中のメモリコントローラと同期ＤＲＡＭ（ＳＤＲＡＭ）からなる。メモリコントローラとグラフィックの間には特別なバスを持つ。これによりＩ／Ｏバスのプロトコル変換のオーバヘッドや、バスの混雑度に関係なくデータが転送できるので、メモリシステムからグラフィックに対し高速なデータ転送を実現している。
【０１３９】
本発明のメモリシステムでインピーダンスの整合がとれたメモリシステムバスが実現できることで、メモリシステムの高速動作が期待できる。特に、本構成に適用することで、グラフィックの他、マルチプロセッサ構成のＣＰＵ４台に対して高速なデータ供給を実現する。
【０１４０】
【発明の効果】
以上説明したように、本発明によれば、バスマスタのピン数を増加させることなく、バスマスタ及び当該バスマスタに支配される複数のバススレーブ各々間の信号転送時間を略一定に保ちながら短縮することができる。
【０１４１】
また、伝送線路と終端抵抗の整合が図れ、接続位置での不整合による信号の不要な反射を抑える事が出来る。これにより、ノイズの少ない信号の伝送が可能となる。
【０１４２】
また、伝送線路と接続されるノードの整合が図れ、接続位置での不整合による信号の不要な反射を抑える事が出来る。これにより、ノイズの少ない信号の伝送が可能となる。
【０１４３】
また、終端抵抗が減るほか、信号を出力するＬＳＩの駆動電流量を低減することができ、電流駆動能力の低いＣＭＯＳ ＬＳＩの適用が可能となる。
【０１４４】
また、前記電流量でＳＳＴＬ互換の信号振幅を得ることが出来、ＳＳＴＬ対応のＬＳＩの部品が利用できる。
【０１４５】
また、従来、個々のメモリ素子に必要だった整合抵抗なしに、ＳＳＴＬのメモリモジュールが実現できる。
【０１４６】
また、従来の伝送線路の両端で終端する形のＳＳＴＬの回路においても、整合抵抗を省略したＳＳＴＬのメモリモジュールが実現できる。
【図面の簡単な説明】
【図１】本発明の第一実施形態である同期式メモリシステムの概略構成図である。
【図２】図１に示す同期ＲＡＭの概略ブロック図である。
【図３】図１に示すアドレス・コマンド・クロック・ライトデータバスの概略構成図である。
【図４】図３のＡ部拡大図である。
【図５】図５は図３のＢ部拡大図である。
【図６】図１に示すデータバスの概略構成図である。
【図７】図６のＣ部拡大図である。
【図８】図６のＤ部拡大図である。
【図９】第一実施形態の動作を説明するためのタイミング図である。
【図１０】図９に示すリード要求を行った場合の各位置でのリード要求及びリードデータの伝搬波形を示す図である。
【図１１】第一実施形態の同期式メモリシステムが実装されたメモリライザカードの概略構成図である。
【図１２】図１１に示すメモリライザカードの部分概略拡大図である。
【図１３】第一実施形態の同期式メモリシステムが２系統実装されたメモリライザカードの概略構成図である。
【図１４】本発明の第二実施形態である同期式メモリシステムの概略構成図である。
【図１５】図１４に示すシンクロナスＤＲＡＭの概略ブロック図である。
【図１６】図１４に示すアドレス・コマンド・クロックバスの概略構成図である。
【図１７】図１４に示すリードデータ・ライトデータバスの概略構成図である。
【図１８】第二実施形態の動作を説明するためのタイミング図である。
【図１９】図１８に示すリード要求を行った場合の各位置でのリード要求及びリードデータの伝搬波形を示す図である。
【図２０】図１８に示すライト要求を行った場合の各位置でのライト要求及びライトデータの伝搬波形を示す図である。
【図２１】分岐点での整合抵抗の配置の変形例を示す図である。
【図２２】分岐点での整合抵抗の配置の変形例を示す図である。
【図２３】ＳｙｎｃＬｉｎｋが適用された同期式メモリシステムの概略構成図である。
【図２４】ＳｙｎｃＬｉｎｋが適用された同期式メモリシステムの容量増設時の構成を示す図である。
【図２５】本発明の第三実施形態である同期式メモリシステムのリードデータ・ライトデータバスの概略構成図である。
【図２６】第三実施形態である同期式メモリシステムにおけるリードデータ・ライトデータバスの他の概略構成図である。
【図２７】第三実施形態の同期式メモリシステムが実装されたメモリライザカードの概略構成を示す図である。
【図２８】第三実施形態のバスの負荷容量の変化による特性インピーダンスの変化を示す図である。
【図２９】本発明の第四実施形態である同期式メモリシステムのリードデータ・ライトデータバスの概略構成図である。
【図３０】第四実施形態の同期式メモリシステムにおけるリードデータ・ライトデータバスの他の概略構成図である。
【図３１】第四実施形態の同期式メモリシステムが実装されたメモリライザカードの概略構成を示す図である。
【図３２】第四実施形態の同期式メモリシステムに用いられるメモリモジュールの概略構成を示す図である。
【図３３】本発明の実施の形態の同期式メモリシステムを搭載した情報処理装置の概略構成を示す図である。
【符号の説明】
１ａ、１ｂ…メモリコントローラ
４ａ…同期ＲＡＭ
４ｂ…シンクロナスＤＲＡＭ
５ａ…アドレス・コマンド・クロック・ライトデータバス
５ｂ…アドレス・コマンド・クロックバス
６ａ…リードデータバス
６ｂ…リードデータ・ライトデータバス
７ａ、７ｂ…メモリライザカード
１２ａ、１２ｂ、１２ｃ、４２ａ、４２ｂ、４２ｃ…入力バッファ
１４ａ、１４ｂ、４４ａ、４４ｂ…出力バッファ
１６…インターフェース
５１ａ、５１ｂ、６１ａ、６１ｂ…幹線
５２ａ、５２ｂ、５４ａ、５４ｂ、６２ａ、６２ｂ、６４ａ、６４ｂ…支線
５６ａ、５６ｂ、６６ａ、６６ｂ…布線
５８ａ、５８ｂ、６７ａ、６７ｃ、６７ｄ、６８ｂ、６８ａ、６８ｂ 整合抵抗５９ａ、５９ｂ、６９ａ、６９ｂ…終端抵抗
７１…導体コンタクトパッド。
Claims (4)
- 複数のノードの第一のＬＳＩと、第二のＬＳＩと、前記第二のＬＳＩから出力された信号を前記複数のノードの第一のＬＳＩに入力するための第一の伝送線路と、前記複数のノードの第一のＬＳＩから出力された信号を前記第二のＬＳＩに入力するための第二の伝送線路と、を備える回路基板であって、
各ノードの第一のＬＳＩは、前記各ノードの第一のＬＳＩと前記第二のＬＳＩの間の前記第一の伝送線路の長さと前記各ノードの第一のＬＳＩと前記第二のＬＳＩの間の前記第二の伝送線路の長さとの総和が、全てのノードの第一のＬＳＩについて等しくなるように、前記第一の伝送線路及び前記第二の伝送線路に接続され、
前記第二の伝送線路の一端は、抵抗値Ｒｔｔの終端抵抗により終端され、
前記第二の伝送線路の他端は、抵抗値Ｒの抵抗を介して、前記第二のＬＳＩに接続され、
前記第二の伝送線路には、前記抵抗値Ｒｔｔと前記抵抗値Ｒと前記第二のＬＳＩの抵抗値Ｒｓの直列抵抗回路における分割抵抗比から一意に決まる信号振幅が伝搬し、前記信号振幅が所定の値に等しいか大きくなるように前記抵抗値Ｒｔｔの前記終端抵抗と前記抵抗値Ｒの前記抵抗を組み合わせたことを特徴とする回路基板。 - 前記抵抗値Ｒｔｔは、前記第二の伝送線路の特性インピーダンスＺ（＝ｓｑｒｔ（Ｌ÷Ｃ））、前記各ノードの寄生容量ＣＬによって、
Ｒｔｔ＝Ｚ×ｓｑｒｔ（Ｃ÷（Ｃ＋ＣＬ））
から導出されることを特徴とする請求項１記載の回路基板。 - 前記各ノードの第一のＬＳＩは、特性インピーダンスＺｓの伝送路と抵抗値Ｒｍの整合抵抗を介して、前記第二の伝送線路に接続され、
前記抵抗値Ｒｍは、
Ｒｍ＝Ｚｓ−Ｚ×ｓｑｒｔ（Ｃ÷（Ｃ＋ＣＬ））÷２
ないし
Ｒｍ＝Ｚｓ−Ｒｔｔ÷２
から導出されることを特徴とする請求項１記載の回路基板。 - 前記第二のＬＳＩがアドレスバッファないしクロックバッファであり、
前記各ノードの第一のＬＳＩがメモリ素子であることを特徴とする請求項１から３のいずれかに記載の回路基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28385396A JP3546613B2 (ja) | 1996-10-25 | 1996-10-25 | 回路基板 |
| US08/874,721 US6125419A (en) | 1996-06-13 | 1997-06-13 | Bus system, printed circuit board, signal transmission line, series circuit and memory module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28385396A JP3546613B2 (ja) | 1996-10-25 | 1996-10-25 | 回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10124210A JPH10124210A (ja) | 1998-05-15 |
| JP3546613B2 true JP3546613B2 (ja) | 2004-07-28 |
Family
ID=17671024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28385396A Expired - Fee Related JP3546613B2 (ja) | 1996-06-13 | 1996-10-25 | 回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3546613B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002007201A (ja) * | 2000-06-21 | 2002-01-11 | Nec Corp | メモリシステム、メモリインターフェース及びメモリチップ |
| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| JP4173970B2 (ja) * | 2002-03-19 | 2008-10-29 | 株式会社ルネサステクノロジ | メモリシステム及びメモリモジュール |
| JP3886425B2 (ja) | 2002-07-29 | 2007-02-28 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
| US20050289284A1 (en) * | 2004-06-24 | 2005-12-29 | Ge Chang | High speed memory modules |
-
1996
- 1996-10-25 JP JP28385396A patent/JP3546613B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10124210A (ja) | 1998-05-15 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040113 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| S111 | Request for change of ownership or part of ownership |
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