JPH11330394A - メモリ装置 - Google Patents
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- JPH11330394A JPH11330394A JP10136323A JP13632398A JPH11330394A JP H11330394 A JPH11330394 A JP H11330394A JP 10136323 A JP10136323 A JP 10136323A JP 13632398 A JP13632398 A JP 13632398A JP H11330394 A JPH11330394 A JP H11330394A
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Abstract
(57)【要約】
【課題】大容量かつ高速なデータ伝送を可能とするデー
タ伝播時間の小さい高周波動作が可能なメモリ装置を提
供する。 【解決手段】複数のメモリモジュールをメモリモジュー
ル１１１〜１１４と１１５〜１１８の２組のメモリモジ
ュール群に分割し、メモリ制御装置２０３からの配線１
２１を配線１０１と１０２に分岐してそれぞれのメモリ
モジュール群に接続する。メモリ制御装置と一方のメモ
リモジュール群とを接続する配線１２１及び１０１の長
さと、メモリ制御装置と他方のメモリモジュール群とを
接続する配線１２１及び１０２の長さとが等しくなる位
置にメモリ制御装置を配置する。こうした接続形態を取
ることにより、同じ記憶容量の場合、メモリ制御装置と
メモリ制御装置から最も遠いメモリモジュールまでの距
離が従来に比べて短くなり、データ伝播時間の小さい高
周波数動作可能となる。
タ伝播時間の小さい高周波動作が可能なメモリ装置を提
供する。 【解決手段】複数のメモリモジュールをメモリモジュー
ル１１１〜１１４と１１５〜１１８の２組のメモリモジ
ュール群に分割し、メモリ制御装置２０３からの配線１
２１を配線１０１と１０２に分岐してそれぞれのメモリ
モジュール群に接続する。メモリ制御装置と一方のメモ
リモジュール群とを接続する配線１２１及び１０１の長
さと、メモリ制御装置と他方のメモリモジュール群とを
接続する配線１２１及び１０２の長さとが等しくなる位
置にメモリ制御装置を配置する。こうした接続形態を取
ることにより、同じ記憶容量の場合、メモリ制御装置と
メモリ制御装置から最も遠いメモリモジュールまでの距
離が従来に比べて短くなり、データ伝播時間の小さい高
周波数動作可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置と
複数のメモリモジュールがバス配線を用いて相互にデー
タの送受信を行うメモリ装置に係り、特に、大容量かつ
高速なデータ伝送を行う場合に好適なメモリ装置に関す
る。
複数のメモリモジュールがバス配線を用いて相互にデー
タの送受信を行うメモリ装置に係り、特に、大容量かつ
高速なデータ伝送を行う場合に好適なメモリ装置に関す
る。
【０００２】
【従来の技術】電子計算機は、年を追って高速化されて
きている。特に、１９９０年代に入ってからは、主演算
装置（ＭＰＵ）の急激な性能向上に伴って、メモリ装置
のデータ伝送性能が全体の計算速度を律するようになっ
てきている。このため、メモリ装置では、大容量化と同
時に、データ伝送速度の向上が強く求められている。
きている。特に、１９９０年代に入ってからは、主演算
装置（ＭＰＵ）の急激な性能向上に伴って、メモリ装置
のデータ伝送性能が全体の計算速度を律するようになっ
てきている。このため、メモリ装置では、大容量化と同
時に、データ伝送速度の向上が強く求められている。
【０００３】ここで、従来のメモリ装置を有する電子計
算機の典型的な構成を図２に示す。図２において、参照
符号２０１は主演算装置（ＭＰＵ）、２０２はメモリ装
置を示し、メモリ装置２０２は、メモリバス２０５によ
り相互接続されるメモリ制御装置２０３と主記憶装置２
０４から構成されている。ここで、メモリ制御装置２０
３は、図２に示したように、必ずしも主記憶装置２０４
のみを制御するものではなく、グラフィックデバイス等
の画面表示関連装置２０６や周辺機器用バス２０７など
の制御を、同時に行う場合がほとんどであるが、以下で
は、主記憶装置２０４を制御する機能のみに着目し、画
像表示用メモリや周辺機器用バスとの接続については省
略して図示と説明を行う。
算機の典型的な構成を図２に示す。図２において、参照
符号２０１は主演算装置（ＭＰＵ）、２０２はメモリ装
置を示し、メモリ装置２０２は、メモリバス２０５によ
り相互接続されるメモリ制御装置２０３と主記憶装置２
０４から構成されている。ここで、メモリ制御装置２０
３は、図２に示したように、必ずしも主記憶装置２０４
のみを制御するものではなく、グラフィックデバイス等
の画面表示関連装置２０６や周辺機器用バス２０７など
の制御を、同時に行う場合がほとんどであるが、以下で
は、主記憶装置２０４を制御する機能のみに着目し、画
像表示用メモリや周辺機器用バスとの接続については省
略して図示と説明を行う。
【０００４】図３は、従来のメモリ装置２０２の典型的
な構成例を示す模式的な斜視図である。図３において参
照符号３０１〜３０８はメモリモジュールを示し、メモ
リモジュール３０１〜３０８は、それぞれコネクタ３１
１〜３１８を介して主プリント基板３２０上のメモリバ
ス配線に接続される。ここでメモリモジュールとは、複
数個のＤＲＡＭ(Dynamic Random Access Memory)デバイ
スをプリント基板上に実装して、この基板全体で主記憶
装置としての機能を持たせたものである。
な構成例を示す模式的な斜視図である。図３において参
照符号３０１〜３０８はメモリモジュールを示し、メモ
リモジュール３０１〜３０８は、それぞれコネクタ３１
１〜３１８を介して主プリント基板３２０上のメモリバ
ス配線に接続される。ここでメモリモジュールとは、複
数個のＤＲＡＭ(Dynamic Random Access Memory)デバイ
スをプリント基板上に実装して、この基板全体で主記憶
装置としての機能を持たせたものである。
【０００５】メモリ制御装置２０３と主記憶装置２０４
とを結ぶメモリバス配線は、データ信号だけでも６４ビ
ット、アドレス信号や制御信号を含めれば１００ビット
以上の信号が並列に配線されるが、図３では信号配線３
２１の一本で代表して示してある。信号配線３２１は、
コネクタ３１１〜３１８を通じてメモリモジュール３０
１〜３０８へ分岐される。コネクタ３１１を通じてメモ
リモジュール３０１に分配された信号配線３２１は、配
線３２２を介してＤＲＡＭデバイス３２３に接続され
る。
とを結ぶメモリバス配線は、データ信号だけでも６４ビ
ット、アドレス信号や制御信号を含めれば１００ビット
以上の信号が並列に配線されるが、図３では信号配線３
２１の一本で代表して示してある。信号配線３２１は、
コネクタ３１１〜３１８を通じてメモリモジュール３０
１〜３０８へ分岐される。コネクタ３１１を通じてメモ
リモジュール３０１に分配された信号配線３２１は、配
線３２２を介してＤＲＡＭデバイス３２３に接続され
る。
【０００６】図４にメモリモジュール３０１の構成を示
すが、他のメモリモジュール３０２〜３０８の構成も同
様である。図３中の信号配線３２１は、コネクタ３１１
での接点端子４０１により、メモリモジュールのプリン
ト基板上の配線３２２を通じてＤＲＡＭデバイス３２３
へと接続される。この信号配線３２１に注目し、図３に
おけるメモリ制御装置２０３から各メモリモジュール３
０１〜３０８上のＤＲＡＭデバイスへのデータの書込み
／読出しの経路をモデル化して書き出したものが、図５
に示す従来のメモリ装置のデータ伝送経路モデル図であ
る。
すが、他のメモリモジュール３０２〜３０８の構成も同
様である。図３中の信号配線３２１は、コネクタ３１１
での接点端子４０１により、メモリモジュールのプリン
ト基板上の配線３２２を通じてＤＲＡＭデバイス３２３
へと接続される。この信号配線３２１に注目し、図３に
おけるメモリ制御装置２０３から各メモリモジュール３
０１〜３０８上のＤＲＡＭデバイスへのデータの書込み
／読出しの経路をモデル化して書き出したものが、図５
に示す従来のメモリ装置のデータ伝送経路モデル図であ
る。
【０００７】図５において、参照符号５０１はメモリ制
御装置２０３内部の入出力ドライバを示し、この入出力
ドライバ５０１は信号出力バッファ５０２と信号入力バ
ッファ５０３等から構成される。また、参照符号５１１
はＤＲＡＭデバイス３２３の内部の入出力ドライバを示
し、この入出力ドライバ５１１は信号出力バッファ５１
２と信号入力バッファ５１３等から構成される。
御装置２０３内部の入出力ドライバを示し、この入出力
ドライバ５０１は信号出力バッファ５０２と信号入力バ
ッファ５０３等から構成される。また、参照符号５１１
はＤＲＡＭデバイス３２３の内部の入出力ドライバを示
し、この入出力ドライバ５１１は信号出力バッファ５１
２と信号入力バッファ５１３等から構成される。
【０００８】
【発明が解決しようとする課題】前述した図５に示した
従来構成のメモリ装置のデータ伝送経路モデル図におい
て、メモリ制御装置２０３から最も遠いメモリモジュー
ル３０８上のＤＲＡＭデバイス３２３にデータの書込み
を行う場合を考える。この経路上には、メモリモジュー
ル３０１から３０７への各分岐があり、これらは等価的
に容量性の負荷として見える。従って、主記憶装置のメ
モリ容量を増加させるために、実装するメモリモジュー
ル数を増加させると、それにともなってメモリ制御装置
から距離の遠いメモリモジュールを見込む負荷容量が増
加する。このため、高速なデータ伝送と大容量化の両立
が難しいという問題がある。
従来構成のメモリ装置のデータ伝送経路モデル図におい
て、メモリ制御装置２０３から最も遠いメモリモジュー
ル３０８上のＤＲＡＭデバイス３２３にデータの書込み
を行う場合を考える。この経路上には、メモリモジュー
ル３０１から３０７への各分岐があり、これらは等価的
に容量性の負荷として見える。従って、主記憶装置のメ
モリ容量を増加させるために、実装するメモリモジュー
ル数を増加させると、それにともなってメモリ制御装置
から距離の遠いメモリモジュールを見込む負荷容量が増
加する。このため、高速なデータ伝送と大容量化の両立
が難しいという問題がある。
【０００９】また、近年になって、メモリ装置の動作速
度が急激に向上して来ている。このため、メモリ制御装
置とＤＲＡＭデバイス間でのデータの伝播遅延時間が、
動作周波数サイクルと比較して無視できないまでに大き
くなってきている。特に、メモリ制御装置から最も近い
メモリモジュール上のＤＲＡＭデバイスまでの伝播時間
と、メモリ制御装置から最も遠いメモリモジュール上の
ＤＲＡＭデバイスまでのデータ伝播時間の差が動作サイ
クル時間を超える場合には、メモリモジュールの位置に
応じてデータの送受信タイミングを制御するか、または
最も遠い位置に接続されたメモリモジュールへの伝播時
間にあわせて全体のタイミング設計を遅らせることとな
る。この結果、１サイクル毎にデータの書込み／読出し
命令を発行できず、実効的な動作サイクル時間が延びて
性能が十分発揮できなくなってしまう。
度が急激に向上して来ている。このため、メモリ制御装
置とＤＲＡＭデバイス間でのデータの伝播遅延時間が、
動作周波数サイクルと比較して無視できないまでに大き
くなってきている。特に、メモリ制御装置から最も近い
メモリモジュール上のＤＲＡＭデバイスまでの伝播時間
と、メモリ制御装置から最も遠いメモリモジュール上の
ＤＲＡＭデバイスまでのデータ伝播時間の差が動作サイ
クル時間を超える場合には、メモリモジュールの位置に
応じてデータの送受信タイミングを制御するか、または
最も遠い位置に接続されたメモリモジュールへの伝播時
間にあわせて全体のタイミング設計を遅らせることとな
る。この結果、１サイクル毎にデータの書込み／読出し
命令を発行できず、実効的な動作サイクル時間が延びて
性能が十分発揮できなくなってしまう。
【００１０】そこで、本発明の目的は、大容量かつ高速
なデータ伝送を可能とする、データ伝播時間の小さい高
周波数動作可能なメモリ装置を提供することにある。
なデータ伝送を可能とする、データ伝播時間の小さい高
周波数動作可能なメモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】前述した課題を解決する
ために、本発明に係るメモリ装置は、バス配線で結合さ
れた総数２ｋ個のメモリモジュールとメモリ制御装置と
が相互にデータ伝送を行うメモリ装置において、バス配
線へのメモリ制御装置の接続位置を、バス配線上でメモ
リモジュールをｋ個ずつの２組のメモリモジュール群に
分割する間の位置とすることを特徴とするものである。
ために、本発明に係るメモリ装置は、バス配線で結合さ
れた総数２ｋ個のメモリモジュールとメモリ制御装置と
が相互にデータ伝送を行うメモリ装置において、バス配
線へのメモリ制御装置の接続位置を、バス配線上でメモ
リモジュールをｋ個ずつの２組のメモリモジュール群に
分割する間の位置とすることを特徴とするものである。
【００１２】前記メモリ装置において、メモリ制御装置
によりｋ個ずつに分割された前記２組のメモリモジュー
ル群を構成する各メモリモジュールを、バス配線をたど
ってメモリ制御装置から近い順にＭ1，Ｍ2，…，Ｍkお
よびＬ1，Ｌ2，…，Ｌkとするとき、メモリモジュール
Ｍ1とＭ2の間隔ｄｍ1、メモリモジュールＭ2とＭ3の間
隔ｄｍ2、…、メモリモジュールＭk-1とＭkの間隔ｄｍ
k-1と、メモリモジュールＬ1とＬ2の間隔ｄｌ1、メモリ
モジュールＬ2とＬ3の間隔ｄｌ2、…、メモリモジュー
ルＬk-1とＬkとの間隔ｄｌk-1について、２組のメモリ
モジュール群のそれぞれ対応する間隔ｄｍ1とｄｌ1、ｄ
ｍ2とｄｌ2、…、ｄｍk-1とｄｌk-1をすべて同一とし、
かつ、バス配線からメモリ制御装置への分岐位置とメモ
リモジュールＭ1との距離ｄｍ0と、バス配線からメモリ
制御装置への前記分岐位置とメモリモジュールＬ1との
距離ｄl0とを等しく設定すれば好適である。
によりｋ個ずつに分割された前記２組のメモリモジュー
ル群を構成する各メモリモジュールを、バス配線をたど
ってメモリ制御装置から近い順にＭ1，Ｍ2，…，Ｍkお
よびＬ1，Ｌ2，…，Ｌkとするとき、メモリモジュール
Ｍ1とＭ2の間隔ｄｍ1、メモリモジュールＭ2とＭ3の間
隔ｄｍ2、…、メモリモジュールＭk-1とＭkの間隔ｄｍ
k-1と、メモリモジュールＬ1とＬ2の間隔ｄｌ1、メモリ
モジュールＬ2とＬ3の間隔ｄｌ2、…、メモリモジュー
ルＬk-1とＬkとの間隔ｄｌk-1について、２組のメモリ
モジュール群のそれぞれ対応する間隔ｄｍ1とｄｌ1、ｄ
ｍ2とｄｌ2、…、ｄｍk-1とｄｌk-1をすべて同一とし、
かつ、バス配線からメモリ制御装置への分岐位置とメモ
リモジュールＭ1との距離ｄｍ0と、バス配線からメモリ
制御装置への前記分岐位置とメモリモジュールＬ1との
距離ｄl0とを等しく設定すれば好適である。
【００１３】この場合、前記メモリモジュールＭ1，
Ｍ2，…，Ｍkからなるメモリモジュール群と前記メモリ
モジュールＬ1，Ｌ2，…，Ｌkからなるメモリモジュー
ル群とをプリント基板の同一面に配置すると共に、メモ
リモジュールＭ1とＬ1、メモリモジュールＭ2とＬ2、
…、メモリモジュールＭkとＬkの最長辺がそれぞれ平行
であるように各メモリモジュールを設けてもよい。
Ｍ2，…，Ｍkからなるメモリモジュール群と前記メモリ
モジュールＬ1，Ｌ2，…，Ｌkからなるメモリモジュー
ル群とをプリント基板の同一面に配置すると共に、メモ
リモジュールＭ1とＬ1、メモリモジュールＭ2とＬ2、
…、メモリモジュールＭkとＬkの最長辺がそれぞれ平行
であるように各メモリモジュールを設けてもよい。
【００１４】或いは、前記メモリモジュールＭ1，Ｍ2，
…，Ｍkからなるメモリモジュール群と前記メモリモジ
ュールＬ1，Ｌ2，…，Ｌkからなるメモリモジュール群
とを、主プリント基板の表裏互いに異なる面に配置して
もよい。
…，Ｍkからなるメモリモジュール群と前記メモリモジ
ュールＬ1，Ｌ2，…，Ｌkからなるメモリモジュール群
とを、主プリント基板の表裏互いに異なる面に配置して
もよい。
【００１５】また、本発明に係るメモリ装置は、バス配
線で結合された総数２ｋ個のメモリモジュールとメモリ
制御装置とが相互にデータ伝送を行うメモリ装置におい
て、メモリモジュールをｋ個ずつの２組のメモリモジュ
ール群に分割し、各メモリモジュールをその最長辺が平
行となるように主プリント基板上に配置し、メモリ制御
装置を主プリント基板とは異なる専用のプリント基板上
にモジュールとして構成し、かつ、メモリ制御装置を有
するモジュールは前記ｋ個ずつの２つの組に分割された
メモリモジュール群の間に位置すると共に、そのモジュ
ールの最長辺を、メモリモジュールの最長辺と平行にし
て配置した構成とすることができる。
線で結合された総数２ｋ個のメモリモジュールとメモリ
制御装置とが相互にデータ伝送を行うメモリ装置におい
て、メモリモジュールをｋ個ずつの２組のメモリモジュ
ール群に分割し、各メモリモジュールをその最長辺が平
行となるように主プリント基板上に配置し、メモリ制御
装置を主プリント基板とは異なる専用のプリント基板上
にモジュールとして構成し、かつ、メモリ制御装置を有
するモジュールは前記ｋ個ずつの２つの組に分割された
メモリモジュール群の間に位置すると共に、そのモジュ
ールの最長辺を、メモリモジュールの最長辺と平行にし
て配置した構成とすることができる。
【００１６】
【発明の実施の形態】本発明に係るメモリ装置の好適な
実施の形態は、ｋを正の整数として総数２ｋ個からなる
メモリモジュールを、バス配線上でｋ個ずつの２組に分
割する位置にメモリ制御装置を接続するように構成した
ものである。
実施の形態は、ｋを正の整数として総数２ｋ個からなる
メモリモジュールを、バス配線上でｋ個ずつの２組に分
割する位置にメモリ制御装置を接続するように構成した
ものである。
【００１７】このような接続形態を取ることにより、メ
モリ装置のバス配線の電気的特性を改善し、大容量かつ
高速なデータ伝送を可能とするとともに、メモリ制御装
置とメモリ制御装置から最も遠いメモリモジュールまで
の距離を短くして、データ伝播時間の小さい高周波数動
作を可能にする。
モリ装置のバス配線の電気的特性を改善し、大容量かつ
高速なデータ伝送を可能とするとともに、メモリ制御装
置とメモリ制御装置から最も遠いメモリモジュールまで
の距離を短くして、データ伝播時間の小さい高周波数動
作を可能にする。
【００１８】
【実施例】次に、本発明に係るメモリ装置の更に具体的
な実施例につき、添付図面を参照しながら以下詳細に説
明する。
な実施例につき、添付図面を参照しながら以下詳細に説
明する。
【００１９】＜実施例１＞図１は本発明に係るメモリ装
置の一実施例を示す図であり、メモリモジュールとメモ
リ制御装置間の配置関係を示した模式的な構成斜視図で
ある。図１に示すように、メモリ制御装置２０３からの
信号配線１２１は、配線１０１と１０２とに分岐する。
分岐後の配線１０１と１０２はバス配線であり、それぞ
れの配線１０１および１０２には、等間隔に並列に配置
されたメモリモジュール１１１〜１１４および１１５〜
１１８からなる２組のメモリモジュール群が接続する。
尚、図示しない配線についても、配線１２１と同様に分
岐させる。このときの配線方法の一例を、図６に示す。
置の一実施例を示す図であり、メモリモジュールとメモ
リ制御装置間の配置関係を示した模式的な構成斜視図で
ある。図１に示すように、メモリ制御装置２０３からの
信号配線１２１は、配線１０１と１０２とに分岐する。
分岐後の配線１０１と１０２はバス配線であり、それぞ
れの配線１０１および１０２には、等間隔に並列に配置
されたメモリモジュール１１１〜１１４および１１５〜
１１８からなる２組のメモリモジュール群が接続する。
尚、図示しない配線についても、配線１２１と同様に分
岐させる。このときの配線方法の一例を、図６に示す。
【００２０】図６は、図１に示したメモリ装置の配線交
差方法の例を説明する簡略化した上面図である。図６に
おいて、実線で記述した配線６０１と６０７を同一の層
とし、点線で記述した配線６０３と６０５は、配線６０
１，６０７とは異なる層を用いて配線する。参照符号６
０２，６０４，６０６は、上記異なる２層を結ぶスルー
ホールである。
差方法の例を説明する簡略化した上面図である。図６に
おいて、実線で記述した配線６０１と６０７を同一の層
とし、点線で記述した配線６０３と６０５は、配線６０
１，６０７とは異なる層を用いて配線する。参照符号６
０２，６０４，６０６は、上記異なる２層を結ぶスルー
ホールである。
【００２１】今、図１に示した信号配線１２１に注目し
て、メモリ制御装置２０３から各メモリモジュール上の
ＤＲＡＭデバイスへのデータの書込み／読出し経路をモ
デル化して示したのが、図７のデータ伝送経路モデル図
である。図７において、参照符号７０１はメモリ制御装
置２０３内部の入出力ドライバを示し、この入出力ドラ
イバ７０１は信号出力バッファ７０２と信号入力バッフ
ァ７０３等から構成される。図７に示したデータ伝送経
路モデルは、さらに、図８に示すように変形できる。図
８において、信号出力ドライバ８００と８１０の並列接
続が図７に示したメモリ制御装置２０３の信号出力ドラ
イバ７０２と同一となるようにし、信号配線８０２およ
び８１２の並列接続が図７に示した信号配線１２１と同
一となるように構成すれば、図７と図８は等価である。
て、メモリ制御装置２０３から各メモリモジュール上の
ＤＲＡＭデバイスへのデータの書込み／読出し経路をモ
デル化して示したのが、図７のデータ伝送経路モデル図
である。図７において、参照符号７０１はメモリ制御装
置２０３内部の入出力ドライバを示し、この入出力ドラ
イバ７０１は信号出力バッファ７０２と信号入力バッフ
ァ７０３等から構成される。図７に示したデータ伝送経
路モデルは、さらに、図８に示すように変形できる。図
８において、信号出力ドライバ８００と８１０の並列接
続が図７に示したメモリ制御装置２０３の信号出力ドラ
イバ７０２と同一となるようにし、信号配線８０２およ
び８１２の並列接続が図７に示した信号配線１２１と同
一となるように構成すれば、図７と図８は等価である。
【００２２】これを実現するには、図８の配線８０２，
８１２を図７の配線１２１の１／２の幅とし、また、図
８の出力ドライバ８００，８１０を図７の出力ドライバ
７０２の半分の駆動能力を持つようにすればよい。この
条件下で図８の信号出力ドライバ８００が接続する系と
図５に示した従来構成のデータ伝送経路モデルとを比較
すると、図８の構成では信号出力ドライバが駆動すべき
メモリモジュール数が半分で済むことになる。このこと
から、図１の構成を取ることにより、従来の構成に対し
信号の伝送特性を改善できることがわかる。
８１２を図７の配線１２１の１／２の幅とし、また、図
８の出力ドライバ８００，８１０を図７の出力ドライバ
７０２の半分の駆動能力を持つようにすればよい。この
条件下で図８の信号出力ドライバ８００が接続する系と
図５に示した従来構成のデータ伝送経路モデルとを比較
すると、図８の構成では信号出力ドライバが駆動すべき
メモリモジュール数が半分で済むことになる。このこと
から、図１の構成を取ることにより、従来の構成に対し
信号の伝送特性を改善できることがわかる。
【００２３】また、図１において、メモリ制御装置２０
３から最も遠いメモリモジュールは、メモリモジュール
１１４および１１８であり、その距離Ｄ1は、モジュー
ル間隔をｓとしてＤ1＝（配線１２１）＋（配線１０
１）＋３ｓと表される。一方、図３に示した従来の構成
では、メモリ制御装置２０３から最も遠いメモリモジュ
ール３０８までの距離Ｄ3は、Ｄ3＝（配線３２１）＋７
ｓと表される。
３から最も遠いメモリモジュールは、メモリモジュール
１１４および１１８であり、その距離Ｄ1は、モジュー
ル間隔をｓとしてＤ1＝（配線１２１）＋（配線１０
１）＋３ｓと表される。一方、図３に示した従来の構成
では、メモリ制御装置２０３から最も遠いメモリモジュ
ール３０８までの距離Ｄ3は、Ｄ3＝（配線３２１）＋７
ｓと表される。
【００２４】ここで、（配線１２１）＋（配線１０１）
＜（配線３２１）＋４ｓの関係があるとき、図１におけ
る最長データ伝送経路Ｄ1は、従来の最長データ書込み
経路Ｄ3と比較して短くなる。上記の関係式を満たす配
線を行えば、信号の伝播遅延時間も同時に改善できるこ
とがわかる。
＜（配線３２１）＋４ｓの関係があるとき、図１におけ
る最長データ伝送経路Ｄ1は、従来の最長データ書込み
経路Ｄ3と比較して短くなる。上記の関係式を満たす配
線を行えば、信号の伝播遅延時間も同時に改善できるこ
とがわかる。
【００２５】図７に示した節点７０４では、伝送線路１
２１が信号配線１０１と１０２に分岐するために完全な
インピーダンス整合が難しい。そこで、必要であれば、
出力バッファ７０２の駆動力を適宜調整するとともに、
節点７０４の近傍にダンピング抵抗を接続するなどし
て、反射による波形ひずみの低減を図るとよい。信号配
線１０１，１０２，１２１の特性インピーダンスが全て
Ｚ0である場合には、例えば３分岐している配線すべて
にＺ0／３の値を持つ抵抗を挿入する。
２１が信号配線１０１と１０２に分岐するために完全な
インピーダンス整合が難しい。そこで、必要であれば、
出力バッファ７０２の駆動力を適宜調整するとともに、
節点７０４の近傍にダンピング抵抗を接続するなどし
て、反射による波形ひずみの低減を図るとよい。信号配
線１０１，１０２，１２１の特性インピーダンスが全て
Ｚ0である場合には、例えば３分岐している配線すべて
にＺ0／３の値を持つ抵抗を挿入する。
【００２６】また、伝送特性をより向上させ、最長のデ
ータ伝送経路を短縮するために、メモリ制御装置２０３
に接続するバス配線からの分岐配線１２１，１０１，１
０２は出来る限り短くすることが望ましい。
ータ伝送経路を短縮するために、メモリ制御装置２０３
に接続するバス配線からの分岐配線１２１，１０１，１
０２は出来る限り短くすることが望ましい。
【００２７】図１では、総数８個のメモリモジュールを
例に、それぞれ４個のメモリモジュールからなる２組の
メモリモジュール群に分割する場合を説明した。本実施
例のように、メモリモジュールの総数が偶数である場合
には、２組に分割するメモリモジュール群に含まれるメ
モリモジュール数を同数にできる。しかし、メモリシス
テムの構成によっては、メモリモジュールの総数が奇数
である場合も考えられる。この場合には、２群のメモリ
モジュール数の差が１となるように分割すればよい。メ
モリモジュール数が７個である場合についての具体的な
例を、図１２に示した。尚、図１２において、図１と同
一の構成要素には同一の参照符号を付してある。
例に、それぞれ４個のメモリモジュールからなる２組の
メモリモジュール群に分割する場合を説明した。本実施
例のように、メモリモジュールの総数が偶数である場合
には、２組に分割するメモリモジュール群に含まれるメ
モリモジュール数を同数にできる。しかし、メモリシス
テムの構成によっては、メモリモジュールの総数が奇数
である場合も考えられる。この場合には、２群のメモリ
モジュール数の差が１となるように分割すればよい。メ
モリモジュール数が７個である場合についての具体的な
例を、図１２に示した。尚、図１２において、図１と同
一の構成要素には同一の参照符号を付してある。
【００２８】＜実施例２＞図９は、本発明に係るメモリ
装置の別の実施例を示す図であり、メモリモジュールと
メモリ制御装置間の配置関係を示した模式的な構成斜視
図である。本実施例は、前記実施例の図７におけるバス
配線からの分岐配線長１２１，１０１，１０２を短くす
る場合の一例である。図９に示すように、メモリ制御装
置２０３からの信号配線９２１を、スルーホール９２２
を通じて主プリント基板３２０の裏面を通過させること
により、メモリモジュール３０１〜３０８を主プリント
基板３２０の両面に配置する。
装置の別の実施例を示す図であり、メモリモジュールと
メモリ制御装置間の配置関係を示した模式的な構成斜視
図である。本実施例は、前記実施例の図７におけるバス
配線からの分岐配線長１２１，１０１，１０２を短くす
る場合の一例である。図９に示すように、メモリ制御装
置２０３からの信号配線９２１を、スルーホール９２２
を通じて主プリント基板３２０の裏面を通過させること
により、メモリモジュール３０１〜３０８を主プリント
基板３２０の両面に配置する。
【００２９】このようにメモリモジュールを主プリント
基板に対して両面配置とすることにより、メモリ制御装
置２０３からバス配線までの分岐配線９２１の長さを、
短くすることが出来る。同時に、バス配線９０１，９０
２は、メモリモジュール間の間隔と同程度にまで短くす
ることが可能となるために、さらなる伝送特性の向上
と、遅延時間の短縮が可能となる。
基板に対して両面配置とすることにより、メモリ制御装
置２０３からバス配線までの分岐配線９２１の長さを、
短くすることが出来る。同時に、バス配線９０１，９０
２は、メモリモジュール間の間隔と同程度にまで短くす
ることが可能となるために、さらなる伝送特性の向上
と、遅延時間の短縮が可能となる。
【００３０】＜実施例３＞図１０は、本発明に係るメモ
リ装置のまた別の実施例を示す図であり、メモリモジュ
ールとメモリ制御装置間の配置関係を示した模式的な構
成斜視図である。この実施例では、メモリ制御装置２０
３をメモリモジュールと同様にプリント基板１００１上
に置き、メモリモジュール３０４と３０５の間に配置す
る。この構成では、バス配線１０１１からメモリ制御装
置２０３までの分岐配線１０２１の長さと、バス配線１
０１１からＤＲＡＭデバイスまでの分岐配線１０２２の
長さとをほぼ等しく、かつ短く出来る。尚、参照符号１
０１２はバス配線１０１１の終端抵抗である。
リ装置のまた別の実施例を示す図であり、メモリモジュ
ールとメモリ制御装置間の配置関係を示した模式的な構
成斜視図である。この実施例では、メモリ制御装置２０
３をメモリモジュールと同様にプリント基板１００１上
に置き、メモリモジュール３０４と３０５の間に配置す
る。この構成では、バス配線１０１１からメモリ制御装
置２０３までの分岐配線１０２１の長さと、バス配線１
０１１からＤＲＡＭデバイスまでの分岐配線１０２２の
長さとをほぼ等しく、かつ短く出来る。尚、参照符号１
０１２はバス配線１０１１の終端抵抗である。
【００３１】＜実施例４＞図１１は、本発明に係るメモ
リ装置の更に別の実施例を示す図であり、メモリモジュ
ールとメモリ制御装置間の配置関係を示した模式的な構
成斜視図である。本実施例は、前記実施例３と同様にメ
モリ制御装置２０３をモジュール構成とする場合の別の
例である。尚、図１１において、図１０と同一の構成部
分には同一の参照符号を付してある。
リ装置の更に別の実施例を示す図であり、メモリモジュ
ールとメモリ制御装置間の配置関係を示した模式的な構
成斜視図である。本実施例は、前記実施例３と同様にメ
モリ制御装置２０３をモジュール構成とする場合の別の
例である。尚、図１１において、図１０と同一の構成部
分には同一の参照符号を付してある。
【００３２】メモリ装置２０２を有する図２に示した電
子計算機の典型的な構成例のように、メモリ制御装置２
０３は、メモリモジュールから構成される主記憶装置２
０４以外にも主演算装置２０１や画面表示関連装置２０
６など他の装置と接続する必要がある。このため、メモ
リ制御装置２０３を搭載するモジュールの外形寸法やコ
ネクタのピン数を、メモリモジュールのものと合わせる
ことが困難となる場合も考えられる。このような場合に
は、例えば図１１に示すように、メモリ制御装置２０３
と高速に信号を送受信する必要がある主演算装置２０１
などをモジュール１００１上に集積し、かつ配線１１０
１のように外部の装置との接続を行うための配線に対し
てモジュール１００１のコネクタが同時に接続するよう
にしても良い。
子計算機の典型的な構成例のように、メモリ制御装置２
０３は、メモリモジュールから構成される主記憶装置２
０４以外にも主演算装置２０１や画面表示関連装置２０
６など他の装置と接続する必要がある。このため、メモ
リ制御装置２０３を搭載するモジュールの外形寸法やコ
ネクタのピン数を、メモリモジュールのものと合わせる
ことが困難となる場合も考えられる。このような場合に
は、例えば図１１に示すように、メモリ制御装置２０３
と高速に信号を送受信する必要がある主演算装置２０１
などをモジュール１００１上に集積し、かつ配線１１０
１のように外部の装置との接続を行うための配線に対し
てモジュール１００１のコネクタが同時に接続するよう
にしても良い。
【００３３】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。例えば、実施例ではＤＲ
ＡＭデバイスが８個搭載されたメモリモジュールを例
に、それぞれ４個のメモリモジュールからなる２組のメ
モリモジュール群とメモリ制御装置とによりメモリ装置
を構成する場合について説明したが、それぞれのＤＲＡ
Ｍデバイスの数とメモリモジュールの数をこれに限定す
るものでないことは言うまでもない。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。例えば、実施例ではＤＲ
ＡＭデバイスが８個搭載されたメモリモジュールを例
に、それぞれ４個のメモリモジュールからなる２組のメ
モリモジュール群とメモリ制御装置とによりメモリ装置
を構成する場合について説明したが、それぞれのＤＲＡ
Ｍデバイスの数とメモリモジュールの数をこれに限定す
るものでないことは言うまでもない。
【００３４】
【発明の効果】以上説明してきたように、本発明のメモ
リ装置によれば、メモリ装置のバス配線の電気的特性を
改善し、大容量かつ高速なデータ伝送が可能となると共
に、メモリ制御装置とメモリ制御装置から最も遠いメモ
リモジュールまでの距離とを短くして、データ伝播時間
の小さい高周波数動作が可能となる。
リ装置によれば、メモリ装置のバス配線の電気的特性を
改善し、大容量かつ高速なデータ伝送が可能となると共
に、メモリ制御装置とメモリ制御装置から最も遠いメモ
リモジュールまでの距離とを短くして、データ伝播時間
の小さい高周波数動作が可能となる。
【図１】本発明に係るメモリ装置の一実施例を示す図で
あり、メモリモジュールとメモリ制御装置間の配置関係
を示した模式的な構成斜視図である。
あり、メモリモジュールとメモリ制御装置間の配置関係
を示した模式的な構成斜視図である。
【図２】従来のメモリ装置を有する電子計算機の典型的
な構成例を示すブロック図である。
な構成例を示すブロック図である。
【図３】従来のメモリ装置の典型的な構成例を示す模式
的な斜視図である。
的な斜視図である。
【図４】メモリモジュールの構成を示す説明図である。
【図５】図３に示した従来構成のメモリ装置のデータ伝
送経路モデル図である。
送経路モデル図である。
【図６】図１に示したメモリ装置の配線交差方法の例を
説明する簡略化した上面図である。
説明する簡略化した上面図である。
【図７】図１に示したメモリ装置のデータ伝送経路モデ
ル図である。
ル図である。
【図８】図７に示したデータ伝送経路モデルを等価的に
変形した図である。
変形した図である。
【図９】本発明に係るメモリ装置の別の実施例を示す図
であり、メモリモジュールとメモリ制御装置間の配置関
係を示した模式的な構成斜視図である。
であり、メモリモジュールとメモリ制御装置間の配置関
係を示した模式的な構成斜視図である。
【図１０】本発明に係るメモリ装置のまた別の実施例を
示す図であり、メモリモジュールとメモリ制御装置間の
配置関係を示した模式的な構成斜視図である。
示す図であり、メモリモジュールとメモリ制御装置間の
配置関係を示した模式的な構成斜視図である。
【図１１】本発明に係るメモリ装置の更に別の実施例を
示す図であり、メモリモジュールとメモリ制御装置間の
配置関係を示した模式的な構成斜視図である。
示す図であり、メモリモジュールとメモリ制御装置間の
配置関係を示した模式的な構成斜視図である。
【図１２】本発明に係るメモリ装置の一実施例を示す図
であり、メモリモジュール総数が奇数の場合の、メモリ
モジュールとメモリ制御装置間の配置関係を示した模式
的な構成斜視図である。
であり、メモリモジュール総数が奇数の場合の、メモリ
モジュールとメモリ制御装置間の配置関係を示した模式
的な構成斜視図である。
１０１，１０２…分岐したバス配線、１１１〜１１８…
メモリモジュール、１２１…信号配線、２０１…主演算
装置（ＭＰＵ）、２０２…メモリ装置、２０３…メモリ
制御装置、２０４…主記憶装置、３２０…主プリント基
板、３２３…ＤＲＡＭデバイス、５０１，７０１…入出
力ドライバ、５０２，７０２…信号出力バッファ、５０
３，７０３…信号入力バッファ、８００，８１０…信号
出力ドライバ、９０１，９０２…バス配線、９２１…信
号配線、９２２…スルーホール、１００１…プリント基
板（モジュール）、１０１１…バス配線、１０１２…終
端抵抗、１０２１，１０２２…分岐配線。
メモリモジュール、１２１…信号配線、２０１…主演算
装置（ＭＰＵ）、２０２…メモリ装置、２０３…メモリ
制御装置、２０４…主記憶装置、３２０…主プリント基
板、３２３…ＤＲＡＭデバイス、５０１，７０１…入出
力ドライバ、５０２，７０２…信号出力バッファ、５０
３，７０３…信号入力バッファ、８００，８１０…信号
出力ドライバ、９０１，９０２…バス配線、９２１…信
号配線、９２２…スルーホール、１００１…プリント基
板（モジュール）、１０１１…バス配線、１０１２…終
端抵抗、１０２１，１０２２…分岐配線。
Claims (5)
- 【請求項１】バス配線で結合された総数２ｋ個のメモリ
モジュールとメモリ制御装置とが相互にデータ伝送を行
うメモリ装置において、バス配線へのメモリ制御装置の
接続位置を、バス配線上でメモリモジュールをｋ個ずつ
の２組のメモリモジュール群に分割する間の位置とする
ことを特徴とするメモリ装置。 - 【請求項２】前記メモリ制御装置によりｋ個ずつに分割
された前記２組のメモリモジュール群を構成する各メモ
リモジュールを、バス配線をたどってメモリ制御装置か
ら近い順にＭ1，Ｍ2，…，ＭkおよびＬ1，Ｌ2，…，Ｌk
とするとき、メモリモジュールＭ1とＭ2の間隔ｄｍ1、
メモリモジュールＭ2とＭ3の間隔ｄｍ2、…、メモリモ
ジュールＭk-1とＭkの間隔ｄｍk-1と、メモリモジュー
ルＬ1とＬ2の間隔ｄｌ1、メモリモジュールＬ2とＬ3の
間隔ｄｌ2、…、メモリモジュールＬk-1とＬkとの間隔
ｄｌk-1について、２組のメモリモジュール群のそれぞ
れ対応する間隔ｄｍ1とｄｌ1、ｄｍ2とｄｌ2、…、ｄｍ
k-1とｄｌk-1をすべて同一とし、かつ、バス配線からメ
モリ制御装置への分岐位置とメモリモジュールＭ1との
距離ｄｍ0と、バス配線からメモリ制御装置への前記分
岐位置とメモリモジュールＬ1との距離ｄl0とを等しく
設定してなる請求項１に記載のメモリ装置。 - 【請求項３】前記メモリモジュールＭ1，Ｍ2，…，Ｍk
からなるメモリモジュール群と前記メモリモジュールＬ
1，Ｌ2，…，Ｌkからなるメモリモジュール群とをプリ
ント基板の同一面に配置すると共に、メモリモジュール
Ｍ1とＬ1、メモリモジュールＭ2とＬ2、…、メモリモジ
ュールＭkとＬkの最長辺がそれぞれ平行であるように各
メモリモジュールを設けてなる請求項２に記載のメモリ
装置。 - 【請求項４】前記メモリモジュールＭ1，Ｍ2，…，Ｍk
からなるメモリモジュール群と前記メモリモジュールＬ
1，Ｌ2，…，Ｌkからなるメモリモジュール群とを、主
プリント基板の表裏互いに異なる面に配置してなる請求
項２に記載のメモリ装置。 - 【請求項５】バス配線で結合された総数２ｋ個のメモリ
モジュールとメモリ制御装置とが相互にデータ伝送を行
うメモリ装置において、メモリモジュールをｋ個ずつの
２組のメモリモジュール群に分割し、各メモリモジュー
ルをその最長辺が平行となるように主プリント基板上に
配置し、メモリ制御装置を主プリント基板とは異なる専
用のプリント基板上にモジュールとして構成し、かつ、
メモリ制御装置を有するモジュールは前記ｋ個ずつの２
つの組に分割されたメモリモジュール群の間に位置する
と共に、そのモジュールの最長辺を、メモリモジュール
の最長辺と平行にして配置することを特徴とするメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136323A JPH11330394A (ja) | 1998-05-19 | 1998-05-19 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136323A JPH11330394A (ja) | 1998-05-19 | 1998-05-19 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330394A true JPH11330394A (ja) | 1999-11-30 |
Family
ID=15172548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10136323A Pending JPH11330394A (ja) | 1998-05-19 | 1998-05-19 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330394A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004013900A (ja) * | 2002-06-04 | 2004-01-15 | Samsung Electronics Co Ltd | 高周波雑音を減少させるデータバス構造を有する半導体メモリ装置 |
| JP2005085267A (ja) * | 2003-09-04 | 2005-03-31 | Hewlett-Packard Development Co Lp | メモリモジュールアドレスバス用回路およびメモリモジュールをアドレス指定するためのシステム |
| US7411806B2 (en) | 2002-07-31 | 2008-08-12 | Elpida Memory, Inc. | Memory module and memory system |
| US7583509B2 (en) | 2005-01-06 | 2009-09-01 | Samsung Electronics Co., Ltd. | Memory module and memory system having the same |
| US9799411B2 (en) | 2014-07-07 | 2017-10-24 | Samsung Electronics Co., Ltd. | Memory module set having offset memory module units facilitating pin connections to main IC, and semiconductor memory device and system including the same |
-
1998
- 1998-05-19 JP JP10136323A patent/JPH11330394A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004013900A (ja) * | 2002-06-04 | 2004-01-15 | Samsung Electronics Co Ltd | 高周波雑音を減少させるデータバス構造を有する半導体メモリ装置 |
| US7411806B2 (en) | 2002-07-31 | 2008-08-12 | Elpida Memory, Inc. | Memory module and memory system |
| JP2005085267A (ja) * | 2003-09-04 | 2005-03-31 | Hewlett-Packard Development Co Lp | メモリモジュールアドレスバス用回路およびメモリモジュールをアドレス指定するためのシステム |
| US7583509B2 (en) | 2005-01-06 | 2009-09-01 | Samsung Electronics Co., Ltd. | Memory module and memory system having the same |
| US9799411B2 (en) | 2014-07-07 | 2017-10-24 | Samsung Electronics Co., Ltd. | Memory module set having offset memory module units facilitating pin connections to main IC, and semiconductor memory device and system including the same |
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