CN100456275C - 存储器命令和地址总线拓扑、存储器系统及方法 - Google Patents

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Abstract

本发明的实施方案提供可以以减少的信号劣化调节更高CA数据输出频率的存储器命令和地址(CA)总线体系结构。对本发明的一个实施方案，在主板上划分CA，并且将CA信号分量路由到两个DIMM/通道存储器总线设计的两个双列直插存储器模块(DIMM)中的每一个。然后，每个DIMM上的CA信号分量被依序地路由通过各个DIMM上的每个动态随机存取存储器(DRAM)芯片。在一个实施方案中，在路由通过每个DRAM后，CA信号在DIMM上终止。在另一实施方案中，在每个各自的DIMM的最后一个DRAM处的管芯上，终止CA信号。

Description

存储器命令和地址总线拓扑、存储器系统及方法
技术领域
本发明的实施方案通常涉及数字处理系统存储器体系结构领域，并且更具体地说，涉及存储器命令和地址总线拓扑结构。
背景技术
典型的存储器体系结构具有限制其性能的几个缺点。这是由于动态随机访问存储器(DRAM)不断增加的输出数据频率。其中，同步DRAM(SDRAM)通过使用与处理器的内部时钟同步的接口来高速传送数据。因此，SDARM具有与时钟频率相同的输出数据频率。双数据率(DDR)SDRAM通过在时钟的上升沿和下降沿上输出数据更快地提供数据，从而具有两倍于时钟频率的输出数据频率。对于SDRAM和DDR，时钟频率与核心频率同步。对于DDR II，以核心频率的两倍来为I/O缓冲器提供时钟，由此提供更大的输出数据频率。
随着输出数据频率增加，信号完整性降低。图1示例说明根据现有技术的典型存储器体系结构。图1中所示的存储器体系结构100包括芯片组105。芯片组(核心逻辑)105包括控制在系统处理器(未示出)和系统存储器之间的数据流的存储控制器106。系统存储器可以被包含在一个或更多个双列直插存储器模块(DIMM)110上。在这样的体系结构中，命令和地址(CA)信号沿CA总线108从存储控制器106传播到每个DIMM 110。CA总线108可以具有例如八条并行线，以将CA信号传播到DRAM。在板上，CA信号被划分并路由(route)到每个DIMM。在每个DIMM上，CA信号被连续地划分，以在图1所示的迹线(trace)109上路由到每个DRAM。该连续的划分(division)导致成比例地降低到达每个DRAM的CA信号分量。因为迹线109的长度基本上是匹配的，所以到任一DRAM的电延迟大致相同。因此，在实质上降低每个CA信号分量的同时，每个降低的CA信号分量影响(hit)各个DRAM的负载。另外，由迹线图产生的电反射会导致干扰。该干扰的程度取决于信号强度，以及实际信号和反射间的比率。
图1所示的现有技术体系结构在较低频率(例如200MHz)时是可以接受的。然而，当频率增加并且信号强度变为与迹线的物理长度成比例时，信号劣化(degradation)变得不可接受。
已经用几种方法解决了上述的信号劣化，包括改变电路(例如附加电阻、双套线路(额外引脚)等等)和缓冲DIMM(增加额外的逻辑芯片以降低CA总线上的负载)。这些方法成本高，因为它们与用于特定设计的工业标准有相当大的偏差。
另一现有技术存储器体系结构，直接RambusTMDRAM(DRDRAM)通过使用16位总线(而不是DRAM的8位总线)和数据流水线操作，增加数据输出频率。DRDRAM通过依序的布线方案解决了集总(lump)负载问题，但是因为信号通过32DRAM芯片路由，所以信号强度最终会下降。另外，直接DRDRAM布线越过一个DIMM到达主板上的连接器，并越过下一个DIMM，最后终止在主板上，这要求连接器上额外的引脚。此外，由于如上所述来自连接器的电反射，通过附加的连接器布线导致信号劣化。
附图说明
通过参考下述说明书和用来示例说明本发明的实施方案的附图，可以更好地理解本发明。在图中：
图1根据现有技术示出的典型存储器体系结构；
图2根据本发明的一个实施方案示出的存储器CA总线体系结构；以及
图3根据本发明的一个实施方案，示出CA信号从存储控制器传播到系统存储器的过程。
具体实施方式
本发明的实施方案提供可以以减少的信号劣化调节更高CA数据输出频率的存储器CA总线体系结构。对于本发明的一个实施方案，CA在主板上被划分，并且CA信号分量路由到双DIMM/通道存储器总线设计的两个DIMM的每一个。然后，通过在相应DIMM上的每个DRAM，依次(sequentially)路由每个DIMM上的CA信号分量。在一个实施方案中，在通过每个DRAM路由后，CA信号在DIMM上的终止点被终止。在可替换的实施方案中，CA信号在每个相应的DIMM的最后一个DRAM处的管芯(die)上的终止点被终止。
在下述的说明书中，阐述了许多具体的细节。然而，应该理解无需这些具体细节，也可以实施本发明的实施方案。在其他实例中，没有详细地示出公知的电路、结构和技术，以免模糊了对本说明书的理解。
在整个说明书中，参考“一个实施方案”或“实施方案”是指结合实施方案所述的特定特征、结构或特性被包括在本发明的至少一个实施方案中。因此，在整个说明书中，在不同地方中出现的短语“在一个实施方案中”或“在实施方案中”不一定均指相同的实施方案。此外，在一个或更多个实施方案中，可以以任何适当的方式组合特定的特征、结构或特性。
此外，发明性的方面决不依赖于单个公开的实施方案的所有特征。因此，详细的说明书所附的权利要求书由此明确地包含在该详细说明中，其中每个权利要求独自作为本发明的单独的实施方案。
图2根据本发明的一个实施方案示出存储器CA总线体系结构。图2中所示的存储器体系结构200包括通过CA总线208，耦合到DIMM 210a和DIMM 210b的芯片组205。芯片组205包括存储控制器206。在操作期间，CA信号被路由到DIMM210a的一侧。图2示出为路由到右侧，然而，在可替换的实施方案中，也可以路由到左侧。在主板上，CA信号从芯片组207上的驱动器引脚205传播到DIMM 210a上的连接器引脚211a。在该点，CA信号被划分成两个分量。第一CA信号分量通过DIMM 210a上的DRAM 1a-16a传播(从DRAM 1a开始)。在DIMM 210a上第一CA信号分量不再被进一步划分，但是通过DRAM 1a-16a的每一个进行传播，每次一个DRAM。因此，传播信号的负载是分布式负载，而不是如现有技术方案中的“集总”负载。在通过DIMM 210a上的每一个DRAM传播时，信号在DIMM 210a上的终止点212a终止。在可替换的实施方案中，终止点可以在最后一个DRAM(例如DRAM 16a)的管芯上。
第二CA信号分量传播到DIMM 210b上的连接器引脚211b，其中，第二CA信号分量类似地通过每个DRAM，DRAM 1b-16b，依次传播。在通过DIMM 210b上的每一个DRAM传播时，信号在DIMM 210b上的终止点212b终止。同样地，如所提到的，终止点也可以在信号传播通过的最后一个DRAM(例如DRAM 16b)的管芯上。
通过依次传播CA信号分量的产生负载分布可能需要附加逻辑。例如，可能需要附加逻辑来跟踪由于通过第一DRAM的信号传播和通过最后一个DRAM的信号传播之间的延迟(时间差)(在每个DIMM上)所导致的时钟域交叉。对于一个实施方案，可以在芯片组上实现这些附加逻辑。在可替换的实施方案中，可以在DRAM本身上，或在芯片组和DRAM两者上实现附加逻辑。
阻抗
如上所述，沿CA总线的不匹配阻抗会导致降低CA信号的反射。根据本发明的一个实施方案的CA总线拓扑结构简化CA信号经过DIMM和主板的路由，导致减少的信号反射。可替换地，根据本发明的一个实施方案的CA总线拓扑结构为匹配阻抗提供更大灵活度。对于一个实施方案，使用于指定带宽的DRAM阻抗和Bloch模式阻抗与大于或等于主板阻抗的DIMM上阻抗匹配。使芯片组驱动器阻抗与主板阻抗匹配，并且使DIMM终止点阻抗与DIMM上阻抗匹配。
最显著的寄生效应(parasitics)是互连电阻和互连(接地和耦合)电容，以及衬底串扰。互连寄生效应正变为更显著的问题，特别是具有多个金属互连层的情况。
根据本发明的一个实施方案的CA总线体系结构利用小的DRAM电容硅加载和封装来调整PCB布线，以匹配如上所述的在整个指定带宽(across a givenbandwidth)上的Bloch模式阻抗。
对DDRIII成比例寄生效应(scaled parasitics)的估计将达到约50-60欧姆(Ohm)的DIMM上阻抗和约25-50欧姆的主板阻抗。使用DDRII的规范(specification)可以基本实现超出800MT/s的数据率带宽。在800MT/s的眼图包括为附录A。图A1和A2分别示出在没有串扰的情况下DRAM1和DRAM16的眼图。图A3和A4示出在有串扰的情况下DRAM1和DRAM16的眼图。
图3根据本发明的一个实施方案，示出CA信号从存储控制器传播到系统存储器的过程。图3中所示的过程300以操作305开始，其中，CA信号从存储控制器传播到两个或更多个DIMM中的第一个。
在操作310，根据存储器系统中的DIMM的数量(例如两个)，将CA信号划分成两个或更多个分量，并将每个分量传播到各相应的DIMM。
在操作315，每个DIMM上的CA信号分量同时(concurrently)传播到相应DIMM的每个DRAM。从DIMM的特定侧上的DRAM开始，依次地传播每个CA信号分量。
在操作320，每个CA信号分量被终止在DIMM上。在本发明可替换的实施方案中，可以在CA信号分量传播到的最后一个DRAM的管芯上，终止CA信号分量。
一般问题
本发明的实施方案提供适合于在台式和移动平台中通用的双DIMM/通道存储器总线设计的CA总线体系结构。在可替换的的实施方案中，可以将CA总线体系结构应用于其他存储器总线设计。根据一个实施方案的CA总线体系结构在不显著背离现有的工业标准的前提下，增加CA带宽。对于一个实施方案，最小化了引脚数，并且仅稍微增加逻辑复杂度。
对于一个实施方案，优化了通道设计，以利用单向总线CA DRAM寄生效应来使通道带宽与现有技术CA拓扑结构方案相比提高8倍。
对于本发明的一个实施方案，简化了DIMM上布线和主板布线，提供调节阻抗的灵活度以提供优化的电压摆动和最小反射，并且因此提供更高性能。
参照图2，CA信号的传播顺序被描述为首先通过DIMM 210a的正面上的所有DRAM(即DRAM1a-8a)进行，然后通过DIMM 210a的背面上的所有DRAM(即DRAM9a-16a)继续。在可替换的实施方案中，CA信号的传播可以从正面DRAM交替到背面DRAM，或反之亦然。例如，CA信号的传播以DRAM1a开始，进行到DRAM16a，并且从正面DRAM交替到背面DRAM，最终在DRAM9a上或接近DRAM9a终止。
尽管根据几个实施方案描述了本发明，本领域的技术人员将意识到本发明不限于所描述的实施方案，而是能用在所附权利要求书的精神和范围内的修改和变化实施本发明。因此，说明书视为示例性而不是限制性的。

Claims (30)

1.一种存储器系统，包括：
存储控制器；
多个存储器模块，每个存储器模块包含多个存储器芯片；
命令和地址总线，所述命令和地址总线将所述存储控制器耦合到所述多个存储器模块中的每一个，以使从所述存储控制器传播到所述存储器芯片的命令和地址信号传播到第一存储器模块，在所述第一存储器模块处所述信号被划分为多个分量，每个分量相应于所述多个存储器模块的一个，每个分量依次地传播通过各自相应的存储器模块的多个存储器芯片的每一个。
2.如权利要求1所述的存储器系统，其中，每个存储器模块是双列直插存储器模块，并且每个存储器芯片是动态随机访问存储器芯片。
3.如权利要求2所述的存储器系统，其中，所述命令和地址总线是单向地址总线。
4.如权利要求1所述的存储器系统，其中，所述多个存储器模块为两个存储器模块，并且所述多个存储器芯片为十六个存储器芯片。
5.如权利要求3所述的存储器系统，其中，所述命令和地址信号从包含所述存储控制器的芯片组上的引脚传播到所述第一存储器模块上的引脚。
6.如权利要求5所述的存储器系统，其中，每个分量在依次地传播过所述相应存储器模块的多个存储器芯片的每一个后，在所述相应存储器模块上的信号终止点终止。
7.如权利要求1所述的存储器系统，其中，每个分量在依次地传播过所述相应存储器模块的所述多个存储器芯片的每一个后，在最后一个存储器芯片的管芯上的信号终止点终止。
8.如权利要求6所述的存储器系统，其中，所述存储控制器上的连接器和所述第一存储器模块上的连接器间的第一阻抗小于通过所述多个存储器模块中的任一存储器模块的第二阻抗。
9.如权利要求8所述的存储器系统，其中，在特定的容限内，所述第二阻抗与通过所述任一存储器模块的多个存储器芯片的第三阻抗加上对应于特定的数据输出频率的Bloch模式阻抗相同。
10.如权利要求9所述的存储器系统，其中，在特定的容限内，芯片组驱动器阻抗与所述第一阻抗相同，并且在特定的容限内，所述信号终止点的阻抗与所述第二阻抗相同。
11.一种用于存储器系统降低信号劣化程度的方法，包括：
在命令和地址总线上，将命令和地址信号传播到多个存储器模块的第一存储器模块，每个存储器模块包含多个存储器设备；
在所述第一存储器模块处将所述命令和地址信号划分成多个分量，每个分量相应于所述多个存储器模块的一个；以及
将每个分量依次地传播通过各自相应的存储器模块的多个存储器设备的每一个。
12.如权利要求11所述的方法，其中，每个存储器模块是双列直插存储器模块，并且每个存储器设备是动态随机存取访问存储器设备。
13.如权利要求12所述的方法，其中，所述命令和地址总线是单向地址总线。
14.如权利要求11所述的方法，其中，所述多个存储器模块为两个存储器模块，并且所述多个存储器设备为十六个存储器设备。
15.如权利要求13所述的方法，其中，所述命令和地址信号从包含存储控制器的芯片组的引脚传播到第一存储器模块上的引脚。
16.如权利要求15所述的方法，还包括：
在所述相应存储器模块上的信号终止点处，终止每个分量。
17.如权利要求11所述的方法，进一步包括：
在所述相应存储器模块上的最后一个存储器设备的管芯上的信号终止点处，终止每个分量。
18.如权利要求16所述的方法，其中，存储控制器上的连接器和所述第一存储器模块上的连接器间的第一阻抗小于通过所述多个存储器模块中的任一存储器模块的第二阻抗。
19.如权利要求18所述的方法，其中，在特定的容限内，所述第二阻抗与通过所述任一存储器模块的多个存储器设备的第三阻抗加上对应于特定的数据输出频率的Bloch模式阻抗相同。
20.如权利要求19所述的方法，其中，在特定的容限内，芯片组驱动器阻抗与所述第一阻抗相同，并且在特定的容限内，所述信号终止点的阻抗与所述第二阻抗相同。
21.一种用于存储器系统降低信号劣化程度的系统，包括：
处理器；
耦合到所述处理器的存储控制器；
耦合到所述存储控制器的命令和地址总线，所述命令和地址总线被配置成将命令和地址信号传播到多个存储器模块的第一存储器模块，在所述第一存储器模块处将所述命令和地址信号划分成多个分量，每个分量对应于一存储器模块，并且每个分量依次地传播通过包含在各自相应的存储器模块中的多个存储器设备的每一个。
22.如权利要求21所述的系统，其中，每个存储器模块是双列直插存储器模块，并且每个存储器设备是动态随机访问存储器设备。
23.如权利要求22所述的系统，其中，所述命令和地址总线是单向地址总线。
24.如权利要求21所述的系统，其中，所述多个存储器模块为两个存储器模块，并且所述多个存储器设备为十六个存储器设备。
25.如权利要求23所述的系统，其中，所述命令和地址信号从包含存储控制器的芯片组上的引脚传播到第一存储器模块上的引脚。
26.如权利要求25所述的系统，还包括：
在所述相应存储器模块上的信号终止点处，终止每个分量。
27.如权利要求21所述的系统，还包括：
在所述相应存储器模块上的最后一个存储器设备的管芯上的信号终止点处，终止每个分量。
28.如权利要求26所述的系统，其中，所述存储控制器上的连接器和所述第一存储器模块上的连接器间的第一阻抗小于通过所述多个存储器模块中的任一存储器模块的第二阻抗。
29.如权利要求28所述的系统，其中，在特定的容限内，所述第二阻抗与通过所述任一存储器模块的多个存储器设备的第三阻抗加上对应于特定的数据输出频率的Bloch模式阻抗相同。
30.如权利要求29所述的系统，其中，在特定的容限内，芯片组驱动器阻抗与所述第一阻抗相同，并且在特定的容限内，所述信号终止点的阻抗与所述第二阻抗相同。
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DE (1) DE602004012113T2 (zh)
WO (1) WO2005017760A2 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7133962B2 (en) * 2003-09-09 2006-11-07 Intel Corporation Circulator chain memory command and address bus topology
US20070189049A1 (en) * 2006-02-16 2007-08-16 Srdjan Djordjevic Semiconductor memory module
DE102008010544A1 (de) 2008-02-22 2009-09-17 Qimonda Ag Speichermodul und Verfahren zur Speicherung digitaler Daten
US7944726B2 (en) * 2008-09-30 2011-05-17 Intel Corporation Low power termination for memory modules
US8225069B2 (en) * 2009-03-31 2012-07-17 Intel Corporation Control of on-die system fabric blocks
JP5471631B2 (ja) * 2010-03-10 2014-04-16 セイコーエプソン株式会社 電子機器
CN104704572A (zh) * 2012-10-31 2015-06-10 惠普发展公司，有限责任合伙企业 修复内存装置
KR101742892B1 (ko) 2012-11-30 2017-06-01 인텔 코포레이션 다중 사이클 명령에 의한 메모리 디바이스 액세스를 위한 장치, 방법 및 시스템
JP6434870B2 (ja) * 2015-07-28 2018-12-05 ルネサスエレクトロニクス株式会社 電子装置
US10146711B2 (en) 2016-01-11 2018-12-04 Intel Corporation Techniques to access or operate a dual in-line memory module via multiple data channels
TWI717092B (zh) * 2018-11-07 2021-01-21 財團法人工業技術研究院 可重組式資料匯流排系統及其方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6125419A (en) * 1996-06-13 2000-09-26 Hitachi, Ltd. Bus system, printed circuit board, signal transmission line, series circuit and memory module
US20020083255A1 (en) * 2000-12-22 2002-06-27 Roy Greeff Method and apparatus using switches for point to point bus operation
US6477614B1 (en) * 1998-09-30 2002-11-05 Intel Corporation Method for implementing multiple memory buses on a memory module

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668834A (en) 1993-12-28 1997-09-16 Hitachi, Ltd. Signal transmitting device suitable for fast signal transmission including an arrangement to reduce signal amplitude in a second stage transmission line
US6882082B2 (en) * 2001-03-13 2005-04-19 Micron Technology, Inc. Memory repeater
US6757755B2 (en) * 2001-10-15 2004-06-29 Advanced Micro Devices, Inc. Peripheral interface circuit for handling graphics responses in an I/O node of a computer system
KR100502408B1 (ko) * 2002-06-21 2005-07-19 삼성전자주식회사 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6125419A (en) * 1996-06-13 2000-09-26 Hitachi, Ltd. Bus system, printed circuit board, signal transmission line, series circuit and memory module
US6477614B1 (en) * 1998-09-30 2002-11-05 Intel Corporation Method for implementing multiple memory buses on a memory module
US20020083255A1 (en) * 2000-12-22 2002-06-27 Roy Greeff Method and apparatus using switches for point to point bus operation

Also Published As

Publication number Publication date
WO2005017760A3 (en) 2005-06-30
WO2005017760A2 (en) 2005-02-24
CN1860461A (zh) 2006-11-08
US7194572B2 (en) 2007-03-20
DE602004012113D1 (de) 2008-04-10
DE602004012113T2 (de) 2009-02-19
ATE387668T1 (de) 2008-03-15
EP1652097A2 (en) 2006-05-03
EP1652097B1 (en) 2008-02-27
US20050033905A1 (en) 2005-02-10

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