KR100502408B1 - 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법 - Google Patents

액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법 Download PDF

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Abstract

액티브 터미네이션을 내장한 메모리 장치의 파워-업 시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화 방법이 개시된다. 본 발명의 메모리 시스템 내 메모리 장치의 파워-업 및 초기화 방법은 제1 내지 제5 단계를 포함한다. 제1 단계는 메모리 시스템에 파워를 인가하고, 제2 단계는 메모리 시스템 내 콘트롤러에 내장된 EMRS 제어 회로에 의해 발생되는 EMRS 제어 신호에 응답하여 상기 메모리 시스템의 시스템 클럭을 분주하여 저주파수의 클럭을 발생하고, 제 3단계는 저주파수의 클럭에 응답하여 메모리 시스템의 메모리 장치에 내장된 지연 동기 회로를 제어하고 액티브 터미네이션 값을 결정하고, 제 4단계는 콘트롤러에 의해 고주파수의 클럭을 발생하고 고주파수의 클럭 안정화를 위해 소정 시간 동안 고주파수의 클럭 사이클이 제공되고, 제 5 단계는 고주파수의 클럭에 응답하여 메모리 장치의 소정의 명령들을 수행한다. 따라서, 본 발명에 의하면 저주파수의 클럭에 응답하여 메모리 장치 내 액티브 터미네이션 값과 지연 동기 회로의 동작을 제어하기 때문에, 액티브 터미네이션이 완전히 셋업되고 지연 동기 회로에 의한 클럭의 동기화도 안정적이다. 이 후, 안정적인 고주파수의 클럭에 응답하여 다른 명령들을 수행하기 때문에 메모리 장치는 안정적으로 동작한다.

Description

액티브 터미네이션을 내장한 메모리 장치의 파워-업 시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화 방법{Memory system for controlling power-up sequence of memory device embedding active termination and the method of power-up and initialization thereof}
본 발명은 메모리 시스템에 관한 것으로, 특히 액티브 터미네이션을 내장한 메모리의 파워-업 시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화 방법에 관한 것이다.
디지털 컴퓨터나 통신/전자 장치와 같은 시스템의 설계와 구현에 있어서 전송 라인 문제가 중요한 관심사이다. 시스템의 전송 라인을 타고 달리는 신호들은 신호 반사(signal reflection)와 같은 원치 않는 효과에 의해 로직 "로우" 또는 "하이"로 정의된 전압 레벨을 벗어나는 신호 전압으로 스윙하게 된다. 신호 반사는 드라이버 임피던스(driver impedance), 리시버 임피던스(receiver impedance) 그리고 전송 라인 사이의 임피던스 부정합(mismatch)에 의해 발생된다. 이러한 신호를 수신하는 리시버(receiver)는 수신 신호를 올바르게 판별하지 못하여 잘못된 결과를 초래하게 된다.
터미네이션은 전송 라인 반사를 최소화하여 신호 보전(signal integrity)과 동작 밴드위스(operating bandwidth)를 향상시키는 방법이다. 도 1은 액티브 터미네이션 회로를 내장한 다수개의 장치들(110a, 110b, 110c, 110d, 110e; 이하 집합하여 "장치들(110)"이라 칭한다)을 포함하는 시스템을 예시적으로 나타내는 도면이다. 각 장치들(110)은 전송 드라이버(112)와 수신 드라이버(114), 그리고 액티브 터미네이션 회로(120)를 포함한다. 전송 드라이버(112)는 드라이버 인에이블 신호(DRIVER ENABLE)에 제어되고 전송 신호(DRIVER SIGNAL)를 버스(102)로 전송한다. 수신 드라이버(114)는 수신 인에이블 신호(RECEIVER ENABLE)에 제어되고 버스(102)로부터 수신 신호(RECEIVED SIGNAL)를 수신한다. 액티브 터미네이션 회로(120)는 터미네이션 전압(VTERM)과 트리밍 가능한 터미네이션 저항(124) 사이에 연결되고 터미네이션 인에이블 신호(TERMINATION ENABLE)에 제어되는 스위치(122)를 포함한다.
액티브 터미네이션 회로(120)는 매우 빨리 스위치 온/오프할 수 있도록 단순한 터미네이션 회로로 구성될 것이 요구된다. 그리고 액티브 터미네이션 회로(120)는 터미네이션 인에이블 상태 또는 터미네이션 디세이블 상태에 있게 된다. 터미네이션 저항(124)는 버스(102)의 최적 터미네이션(optimal termination)을 제공하기 위하여 소정의 캘리브레이션 과정(calibration process)을 통해 트리밍된다.
한편, 액티브 터미네이션 회로를 내장하는 메모리 장치, 예컨대 SDRAM에 있어서, 터미네이션 저항(124)의 트리밍은 파워-업(power-up) 및 초기화(initialization) 과정에서 이루어진다. SDRAM의 파워-업 및 초기화 과정은 도 2에 도시되어 있다. 도 2를 참조하면, 파워(power) 예컨대, VDD와 VDDQ가 인가되고 모든 입력 신호들이 적어도 200us 동안 스테이블(stable)한 상태를 유지한 후, 차동적인(differential) 시스템 클럭(CK, /CK)이 입력된다. 시스템 클럭(CK, /CK)의 상승 에지에 소정의 명령들, 즉 모든 뱅크 프리차아지(Precharge all Banks) 명령, 지연 동기 회로(DLL) 인에이블을 위한 EMRS(Extended MRS) 명령, 지연 동기 회로(DLL) 리셋을 위한 MRS 명령, 모든 뱅크 프리차아지(Precharge all Banks) 명령, 제1차 및 제2차 자동 리프레쉬(1'st and 2'nd Auto Refresh) 명령, 모드 레지스터 초기화(Mode Register Set)를 위한 명령 등 일련의 명령들이 들어온다. 도 1의 액티브 터미네이션 회로(120) 내 터미네이션 저항(124)의 트리밍은 파워-업(power-up) 및 초기화(initialization) 과정 중의 EMRS 명령에 의해 수행된다.
그런데, 파워-업 및 초기화 과정에서의 시스템 클럭(CK, /CK)은 SDRAM의 동작 주파수와 동일한 클럭 주파수로 입력된다. 예컨대, SDRAM의 동작 주파수가 500㎒라고 한다면 클럭 사이클(tCC)은 2ns이 된다. 500㎒에서 인가된 EMRS 명령은 셋업/홀드의 타이밍 마진이 작아지게 되어 무효한 명령(invalid command)으로 받아들여질 수 있다. 이에 따라 액티브 터미네이션 값을 설정하는 동작이 완료되기 전에 EMRS 명령을 마치게 되면, 터미네이션 저항(124)이 적절한 값으로 셋업되지 않아 버스(102)로 입력되는 신호에 신호 반사 성분 등이 존재하게 되어 SDRAM이 잘못된 명령을 수신하는 문제가 발생한다.
따라서, SDRAM의 동작 주파수가 높아지더라도 파워-업 및 초기화 과정에서 액티브 터미네이션 회로를 완전히 셋업할 수 있는 메모리 시스템이 요구된다.
본 발명의 목적은 메모리 장치의 파워-업 및 초기화 과정에서 완전히 셋업 할 수 있는 메모리 시스템을 제공하는 데 있다.
본 발명의 다른 목적은 메모리 시스템의 파워-업 및 초기화 과정을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 메모리 시스템은 EMRS 제어 신호를 발생시켜 클럭의 주파수를 선택적으로 제어하는 콘트롤러와, 클럭에 응답하여 내장된 액티브 터미네이션 값을 결정하며 클럭을 동기화하는 지연 동기 회로를 갖는 메모리 장치를 포함한다. 콘트롤러는 EMRS 제어 신호를 발생하는 EMRS 제어 회로와, EMRS 제어 신호에 응답하여 시스템 클럭을 변조하여 소정의 주파수를 갖는 클럭을 발생하는 주파수 제어 회로를 포함한다. EMRS 제어 회로는 일련의 프로그램이 로직으로 구현되어 파워-업 후 자동으로 상기 EMRS 제어 신호를 발생하거나, 콘트롤러 내 소정의 신호에 응답하여 EMRS 제어 신호를 발생한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 메모리 시스템 파워-업 및 초기화 방법은 제1 내지 제5 단계를 포함한다. 제1 단계는 메모리 시스템에 파워를 인가하고, 제2 단계는 메모리 시스템 내 콘트롤러에 내장된 EMRS 제어 회로에 의해 발생되는 EMRS 제어 신호에 응답하여 상기 메모리 시스템의 시스템 클럭을 분주하여 저주파수의 클럭을 발생하고, 제 3단계는 저주파수의 클럭에 응답하여 메모리 시스템의 메모리 장치에 내장된 지연 동기 회로를 제어하고 액티브 터미네이션 값을 결정하고, 제 4단계는 콘트롤러에 의해 고주파수의 클럭을 발생하고 고주파수의 클럭 안정화를 위해 소정 시간 동안 고주파수의 클럭 사이클이 제공되고, 제 5 단계는 고주파수의 클럭에 응답하여 메모리 장치의 소정의 명령들을 수행한다.
따라서, 본 발명에 의하면, 메모리 시스템의 파워-업 및 초기화 과정에서 저주파수의 클럭에 응답하여 메모리 장치 내 액티브 터미네이션 값과 지연 동기 회로의 동작을 제어하기 때문에, 액티브 터미네이션이 완전히 셋업되고 지연 동기 회로에 의한 클럭의 동기화도 안정적이다. 이 후, 안정적인 고주파수의 클럭에 응답하여 다른 명령들을 수행하기 때문에 메모리 장치는 안정적으로 동작한다.
도 3은 본 발명의 일실시예에 따른 메모리 시스템을 나타내는 도면이다. 이를 참조하면, 메모리 시스템(300)은 콘트롤러(310)와 메모리 장치(320)를 포함한다. 콘트롤러(310)는 제어 신호(CTRL)를 발생하는 EMRS 제어 회로(312)와 제어 신호(CTRL)에 응답하여 시스템 클럭(CLOCK)을 소정의 주파수를 갖는 클럭 신호(CK, CKB)로 발생하는 주파수 제어 회로(314)를 포함한다. EMRS 제어 회로(312)는 일련의 프로그램이 로직으로 구현된 것으로, 메모리 시스템에 파워가 인가되면 자동으로 동작된다. 이와는 달리, EMRS 제어 회로(312)는 콘트롤러(310) 내 임의의 지시 신호에 의해 수동적으로 동작될 수도 있다. 주파수 제어 회로(314)는 제어 신호(CTRL)에 의해 동작하는 소정의 분주기를 내장하여 시스템 클럭(CLOCK)을 분주시킨다. 주파수 제어 회로(314)에 의해 발생되는 클럭(CK, CKB)에 의해 메모리 장치(320)의 동작 주파수가 결정된다.
콘트롤러(310)에 의해 발생되는 커맨드 신호들(CMD)과, 어드레스 신호들(ADDRs), 그리고 데이터 입출력 신호들(DQs)도 클럭(CK, CKB)과 더불어 메모리 장치(320)로 제공된다. 메모리 장치(320)로 입력되는 신호들(CK, CKB, CMD, ADDRs, DQs)은 패드(322a, 322b, 322c, 322d, 322e)로 각각 입력된다. 각 패드(322a, 322b, 322c, 322d, 322e)는 액티브 터미네이션 회로(다른 명칭으로 "온 다이 터미네이션 회로(On Die Termination)"라고도 칭하므로 "ODT"로 표시됨: 120a, 120b, 120c, 120d, 120e: 전체적으로 120으로 통칭한다)와 연결된다. 액티브 터미네이션 회로(120)는 도 1의 액티브 터미네이션 회로(120)와 거의 유사하다. 각 신호들(CK, CKB, CMD, ADDRs, DQs)이 인가되는 패드(322a, 322b, 322c, 322d, 322e)의 액티브 터미네이션 값은 저주파수의 클럭(CK, CKB)과 함께 콘트롤러(310)로부터 인가되는 EMRS 명령을 받아 메모리 장치(320) 내부의 제어에 의해 적절한 값으로 결정된다. 이 후에 신호들(CK, CKB, CMD, ADDRs, DQs)은 액티브 터미네이션 회로(120)를 통해 신호 라인의 임피던스 매칭이 이루어지고 내부 회로 블락(324)으로 인가된다.
메모리 시스템(300)의 파워-업 및 초기화를 위한 동작은 도 4의 플로우 차트와 도 5의 타이밍 다이어그램을 통해 설명된다. 도 4의 플로우챠트를 참고하면, 메모리 시스템(300, 도 3)에 파워를 인가하고 클럭 인에이블 신호(CKE)를 '로우' 상태로 둔다(402). 클럭(CK, CKB)을 저주파수로 동작시키고 소정의 시간 예컨대, 최소한 200㎲ 동안 안정된 상태를 유지한다(404). 노오퍼레이션(NOP) 명령을 인가하고 클럭 인에이블 신호(CKE)를 '하이" 상태로 만든다(406). 메모리 장치(320, 도 3) 내 모든 뱅크에 대해 프리차아지 명령을 수행한다(408). 지연 동기 회로(DLL)와 액티브 터미네이션 회로(120)를 오프(off)시키고 메모리 장치(DRAM) 초기화를 위한 EMRS 명령을 수행한다(410). 지연 동기 회로(DLL)를 제어하고 액티브 터미네이션 회로의 상태를 결정하기 위한 EMRS 명령을 수행한다(412). EMRS 명령 후, 지연 동기 회로(DLL)를 락킹(locking)시키고 액티브 터미네이션 값을 결정하기 위해 1ms 동안 소정의 클럭 사이클을 인가한다(414). 고주파수의 클럭(CK, CKB)을 안정적으로 인가하기 위해 1ms 동안 소정의 클럭 사이클을 안가한다(416). 이후, 모든 뱅크에 프리차아지 명령을 수행하고(418), EMRS 명령을 수행한다(420). 액티브 터미네이션 값을 갱신하기 위한 자동 리프레쉬 명령을 10회 이상 수행한다(422). 모드 레지스터(MRS)를 초기화시키기 위한 MRS 명령을 수행하고(424), 임의의 명령을 수행한다(426).
본 실시예의 파워-업 및 초기화 과정에 있어서, 402 내지 414 단계는 저 주파수의 클럭(CK, CKB) 상태에서 동작되고 416 내지 426 단계는 고주파수의 클럭(CK, CKB) 상태에서 동작된다. 이는 종래의 기술과는 달리, 맨 처음 액티브 터미네이션 값을 결정하는 단계를 저주파수의 클럭(CK, CKB)에서 EMRS 명령을 인가하여 동작시킴으로써 EMRS 명령의 셋업/홀드 타이밍 마진을 확보하게 된다. 이에 따라 액티브 터미네이션 값이 적절하지 않더라도 액티브 터미네이션을 위한 EMRS 명령은 유효한 명령으로 받아지므로, 액티브 터미네이션 회로(120)는 EMRS 명령에 따라 완전히 셋업된다. 그리고, 지연 동기 회로(DLL)의 동작 또한 저주파수의 클럭(CK, CKB) 상태에서 제어하기 때문에, 클럭(CK, CKB) 동기화 작업이 안정적으로 이루어진다. 도 5는 도 4의 플로우 챠트를 타이밍 다이어 그램으로 도시한 것이다.
따라서, 본 발명의 메모리 시스템에 의하면, 그 파워-업 및 초기화 과정에서 클럭(CK, CKB)의 주파수를 저주파수로 설정하여 메모리 장치 내 액티브 터미네이션 값과 지연 동기 회로의 동작을 제어하기 때문에, 액티브 터미네이션이 완전히 셋업되고 지연 동기 회로에 의한 클럭의 동기화도 안정적이다. 이 후, 안정적인 고주파수의 클럭(CK, CKB)에 응답하여 다른 명령들을 수행하기 때문에 메모리 장치의 오동작은 발생하지 않는다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 즉, 지연 동기 회로의 락킹과 액티브 터미네이션 값을 결정하기 위한 1ms 시간과 고주파수의 클럭 안정화를 위해 필요로 하는 1ms 시간은 하나의 예시적인 시간이며, 이와는 다른 시간으로 설정 가능함은 물론이다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능하다.
상술한 본 발명에 의하면, 메모리 시스템의 파워-업 및 초기화 과정에서 저주파수의 클럭에 응답하여 메모리 장치 내 액티브 터미네이션 값과 지연 동기 회로의 동작을 제어하기 때문에, 액티브 터미네이션이 완전히 셋업되고 지연 동기 회로에 의한 클럭의 동기화도 안정적이다. 이 후, 안정적인 고주파수의 클럭에 응답하여 다른 명령들을 수행하기 때문에 메모리 장치는 안정적으로 동작한다.
도 1은 액티브 터미네이션 회로를 내장한 다수개의 장치들을 포함하는 시스템을 나타내는 도면이다.
도 2는 종래의 SDRAM의 파워-업 및 초기화 과정을 나타내는 타이밍 다이어그램이다.
도 3은 본 발명의 일실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 4는 도 3의 메모리 시스템의 파워-업 및 초기화 과정을 나타내는 플로우 챠트이다.
도 5는 도 4의 플로우 챠트를 타이밍 다이어그램으로 나타낸 도면이다.

Claims (9)

  1. EMRS 제어 신호를 발생시켜 클럭의 주파수를 선택적으로 제어하는 콘트롤러; 및
    액티브 터미네이션 값을 저장하며, 상기 콘트롤러에서 제공된는 클럭 수신하여 상기 액티브 터미네이션 값을 결정하는 메모리 장치를 구비하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 콘트롤러는
    상기 EMRS 제어 신호를 발생하는 EMRS 제어 회로; 및
    상기 EMRS 제어 신호에 응답하여 시스템 클럭을 변조하여 소정의 주파수를 갖는 상기 클럭을 발생하는 주파수 제어 회로를 구비하는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서, 상기 EMRS 제어 회로는
    일련의 프로그램이 로직으로 구현되어 파워-업 후 자동으로 상기 EMRS 제어 신호를 발생하는 것을 특징으로 하는 메모리 시스템.
  4. 제2항에 있어서, 상기 EMRS 제어 회로는
    일련의 프로그램이 로직으로 구현되고 파워-업 후 상기 콘트롤러 내 소정의 신호에 응답하여 상기 EMRS 제어 신호를 발생하는 것을 특징으로 하는 메모리 시스템.
  5. 제1항에 있어서, 상기 메모리 장치는
    상기 클럭에 응답하여 상기 클럭을 동기화하는 지연 동기 회로를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  6. 메모리 시스템에 파워를 인가하는 제1 단계;
    상기 메모리 시스템 내 콘트롤러에 의해 저주파수의 클럭을 발생하는 제2 단계;
    상기 저주파수의 클럭에 응답하여 상기 메모리 시스템의 메모리 장치에 내장된 액티브 터미네이션 값을 결정하는 제3 단계;
    상기 콘트롤러에 의해 고주파수의 클럭을 발생하는 제4 단계; 및
    상기 고주파수의 클럭에 응답하여 상기 메모리 장치의 소정의 명령들을 수행하는 제5 단계를 구비하는 것을 특징으로 하는 메모리 시스템의 파워-업 및 초기화 방법.
  7. 제6항에 있어서, 상기 제2 단계는
    상기 콘트롤러에 내장된 EMRS 제어 회로에 의해 발생되는 EMRS 제어 신호에 응답하여 상기 메모리 시스템의 시스템 클럭을 분주하여 상기 클럭을 발생하는 단계인 것을 특징으로 하는 메모리 시스템의 파워-업 및 초기화 방법.
  8. 제6항에 있어서, 상기 제3 단계는
    상기 메모리 장치에 내장되는 지연 동기 회로를 제어하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 파워-업 및 초기화 방법.
  9. 제6항에 있어서, 상기 제4 단계는
    상기 고주파수의 클럭의 안정화를 위해 소정 시간 동안 상기 고주파수의 클럭 사이클이 제공되는 것을 특징으로 하는 메모리 시스템의 파워-업 및 초기화 방법.
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