KR100549871B1 - 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법 - Google Patents

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Abstract

데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체 메모리 장치 및 이를 이용한 동작 모드 결정 방법이 개시된다. 적어도 하나의 MRS 입력용 패드, 적어도 하나의 데이터 입력 패드 및 상기 MRS 입력용 패드를 통해 입력된 MRS 커맨드가 소정의 MRS 커맨드에 해당할 경우에 상기 데이터 입력 패드의 전부 또는 일부를 통해 입력된 데이터 신호가 소정의 조합에 해당하면 이에 응답하여 동작 모드 결정 신호를 출력하는 동작 모드 결정 회로부를 구비한 반도체 메모리 장치를 제공한다. 따라서, 모듈의 조립 과정에서 반도체 메모리 장치의 동작 모드를 결정함으로써 생산 및 제품화 과정에서의 효율성을 제고할 수 있다.

Description

데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체 메모리 장치 및 이를 이용한 동작 모드 결정 방법{MEMORY SEMICONDUCTOR DEVICE DETERMINING OPERATION MODE BY DATA PINS, AND OPERATION MODE DETERMINING METHOD FOR THE SAME}
도 1은 종래 기술에 따른 x8 구성 및 x4 구성의 반도체 메모리 장치의 생산과정의 일부를 간략히 도시한 개념도이다.
도 2는 본 발명에 따른 x8 구성 및 x4 구성의 반도체 메모리 장치의 생산과정의 일부를 간략히 도시한 개념도이다.
도 3a는 512Mbit x8 DDR2 DRAM의 핀 아웃 구성을 도시한 도면이다.
도 3b는 512Mbit x4 DDR2 DRAM의 핀 아웃 구성을 도시한 도면이다.
도 4는 본 발명에 의한 데이터 핀의 상태에 따른 동작 모드 결정의 실시예를 보여주는 도표이다.
도 5는 본 발명에 따른 반도체 장치의 구성예를 도시한 블록도이다.
도 6는 본 발명에 따른 반도체 메모리 장치의 동작 모드 결정 과정을 도시한 타이밍도이다.
도 7a는 본 발명에 따른 반도체 메모리 장치를 x8 구성의 반도체 메모리 장 치로 동작시킬 경우에 x64 DIMM 모듈의 구성을 도시한 개념도이다.
도 7b는 본 발명에 따른 반도체 메모리 장치를 x4 구성의 반도체 메모리 장치로 동작시킬 경우에 x64 DIMM 모듈의 구성을 도시한 개념도이다.
* 도면의 주요부분에 대한 부호의 설명 *
500 : 반도체 메모리 장치
501 : MRS 입력용 패드 502 : 데이터 입력 패드
503 : MRS 커맨드 발생부 504 : 동작 모드 결정 회로부
505 : 카운터
MRS_COM : MRS 커맨드 MS_DATA : 데이터 신호
MS_SIG : 동작 모드 결정 신호
본 발명은 반도체 메모리 장치에 대한 것으로, 특히 생산 및 제품화 과정에서의 효율성을 제고하기 위해서 데이터 핀 신호를 이용하여 반도체 메모리 장치의 동작 모드를 결정할 수 있도록 하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 모드 결정 방법에 관한 것이다.
일반적인 반도체 메모리 장치의 제조 과정에 있어서는, 가급적 최종적인 결과물로서의 반도체 메모리 장치의 종류는 제조 과정의 후단부에서 이루어질수록 유리하다. 제조 과정의 후단부에서 생산 제품의 세부 종류가 결정될수록 공통된 제조 공정을 거쳐서 제조되는 여러 종류의 생산 제품들에 대해서 공통적인 공정들이 많아질 수 있기 때문이다. 이러한 공정의 공유 개념은 특히 반도체 메모리 장치의 제조 공정에서 중요한 역할을 하게 되는데, 소품종 다량 생산을 기반으로 하는 반도체 메모리 장치의 생산에 있어서는 상기한 제조 과정의 효율성이 제조 업체의 경쟁력을 제고하는 큰 요인이 될 수 있기 때문이다.
반도체 메모리 장치의 중요한 규격중의 하나로서 비트 구조(bit organization)가 있다. 비트 구조는 x1,x4,x8 등으로 표시되는데, 이는 하나의 어드레스에 의해 선택되는 메모리 셀(cell)의 개수를 표시한다.
한번의 어드레싱(addressing)에 의해서 동시에 읽혀지거나 쓰여지는 메모리 셀의 개수를 나타내는 것으로 동일한 용량을 가지는 반도체 메모리 장치일지라도 상이한 구성을 취할 수 있다. 예를 들어 x4의 경우에는 하나의 어드레스가 입력되면 4개의 메모리 셀이 억세스(access)되어 4개의 비트 데이터가 출력된다.
따라서, 동일한 16M DRAM이라도 16Mx1, 4Mx4, 2Mx8 의 각각 다른 구성을 취할 수 있다. 이들 각각은 1비트의 셀이 16M 개 모여있는 경우, 4비트의 셀이 4M개 모여 있는 경우, 및 8비트의 셀이 2M개 모여 있는 경우를 의미한다.
한편, 한번의 어드레싱에 의해서 동시에 읽혀지거나 쓰여지는 비트수라는 관점에서 반도체 메모리 장치의 일종의 동작 모드로도 표현될 수 있으므로 상기 비트 구조 표현과 동작 모드 표현이 혼재될 수도 있음에 주의하여야 한다.
고성능이 요구되는 분야, 예를 들면 그래픽(graphic) 용도 등을 위해서는 x16의 구성, 나아가서는 x32의 구성의 높은 데이터 대역폭을 취하는 반도체 메모리 장치도 존재하며, 일반적으로 PC 시스템 및 서버(server) 시스템 시장을 위해서는 x8 및 x4의 구성이 보편화되어 있다.
또한 상기 반도체 메모리 장치의 x1,x4,x8 동작 모드는 패키징(packaging)을 통해 밀봉된 상태의 반도체 메모리 장치가 몇 개의 데이터 핀을 가질 것인가를 결정하기도 한다. 상기한 예와 마찬가지로, x1 동작 모드의 경우에는 1개의 데이터 입출력(in/output) 핀 또는 데이터 인(data-in), 데이터 아웃(data-out)이 분리된 두 개의 데이터 핀을 가지고, x4 동작 모드의 경우에는 4개의 데이터 핀을 가지며, x8 동작 모드의 경우에는 8개의 데이터 핀을 가지는 것이다.
그러나, DRAM의 경우에 생산 과정중의 웨이퍼(wafer) 상태에는 상기한 비트 구조 구성을 달리 취하여 존재하지 않으며, 패키징을 하는 과정에서 x4,x8 등으로 구분하여 조립된다.
또한, 대용량화와 고성능화를 기하기 위해서 대부분의 반도체 메모리 장치들을 필요로 하는 시스템, 예를 들면 PC 등에는 여러 개의 반도체 메모리 장치들이 하나의 PCB(Printed Circuit Board)위에 집적된 모듈(module)의 형태로 제품화되고 시스템에 슬롯(slot)을 통해서 실장된다.
이러한 모듈의 형태 중에서 현재 가장 보편적으로 많이 쓰이고 있는 모듈의 형태는 DIMM(Dual In line Memory Module)이다. DIMM은 다양한 형태와 크기를 가지 고 있는데, 일반적으로 168핀, 184핀, 240핀 등의 구성을 가진 DIMM이 존재한다.
현재 가장 보편적인 DIMM은 184핀의 구성을 취하고 있으며, 완벽한 x64 데이터 버스를 가지고 있어서 64 비트 데이터 대역폭으로 데이터를 전송할 수 있고, 주로 펜티엄 이상의 데스크탑 시스템 또는 서버 시스템에서 메인 메모리로서 사용된다.
언급한 바와 같이 하나의 DIMM은 모듈 레벨에서 x64의 구성을 가질 수 있다. 이 때에는, 하나의 모듈에는 x4 DRAM 16개 또는 x8 DRAM 8개가 실장된다. 하나의 모듈이 모듈 레벨에서 x72의 구성을 가지는 경우도 있는데, 이경우는 DIMM에 8개의 비트를 추가해서 데이터 버스 조절과 부분적인 비트 에러를 체크하는데 사용한다.
도1은 종래 기술에 따른 x8 구성 및 x4 구성의 반도체 메모리 장치의 생산과정의 일부를 간략히 도시한 개념도이다.
상기 언급한 반도체 메모리 장치의 생산 과정 및 모듈화 과정은 도1을 통해서 설명될 수 있다.
반도체 메모리 장치는 패키징을 하는 단계(S110) 이전까지는 x8 구성을 취하는 반도체 메모리 장치와 x4 구성을 취하는 반도체 메모리 장치 양자에 대한 구별이 없이 공통적인 생산 공정을 거쳐서 웨이퍼 상태로 존재한다(100). 즉, 패키징을 하는 단계(S110) 이전까지는 모두 x8 구성으로 생산을 하게 된다.
패키징을 하는 단계(S110)를 거치면 웨이퍼 상태(100)에서는 차이가 없던 반도체 메모리 장치는 x8 구성의 반도체 메모리 장치(111)와 x4 구성의 반도체 메모 리 장치(112)로 각각 나누어지게 된다. 일반적으로 패키징을 하는 단계(S110)에서 패드 본딩(pad bonding)을 함으로써 이와 같이 구성을 나누게 된다.
패키징을 하는 단계(S110)에서 x8 구성의 반도체 메모리 장치(111)와 x4 구성의 반도체 메모리 장치(112)로 분리되면, 각각의 구성에 맞는 테스트 방법을 통해서 검증을 하는 단계(S120a, S120b)로 진행된다. 이 과정에서 각각의 구성에 맞는 테스트 프로그램이 필요하게 되므로 일정부분 테스트 과정의 분리가 필요하다.
테스트를 통과한 반도체 메모리 장치들은 각각의 구성에 맞추어서 메모리 모듈로 조립되는 단계(S130a, S130b)를 거치게 된다.
따라서, 제조 과정의 후단부에서 생산 제품의 세부 종류가 결정될수록 제품의 생산성이 향상될 수 있다는 상기 언급한 원칙에 비추어 볼 때 이와 같은 제품의 생산 단계는 개선될 필요가 있다.
왜냐하면 상기한 생산 과정은 메모리 모듈 조립 과정까지를 반도체 메모리 장치의 생산 공정으로 포함시키지 않고, 패키징 단계까지만을 반도체 메모리 장치의 생산 공정으로 고려한 것이기 때문이다. 이러한 방식은 반도체 메모리 장치가 단품만으로 제품화되기보다는 메모리 모듈 형태로 제품화되는 경향이 보편화되어 가고 있는 현재의 추세를 제대로 반영하지 못하고 있는 문제점이 있다.
한편, 한국 공개 특허 제2001-0065148호에서는 안티퓨즈(anti-fuse) 소자를 이용하여 반도체 메모리 장치의 패키징 공정이후에 반도체 메모리 장치의 비트 구조에 따른 동작 모드를 결정하는 입력 모드 선택 회로가 개시되어 있다. 그러나 상기 공개 특허에 개시된 동작 모드 선택 회로는 패키징 공정 이후에 반도체 메모리 장치를 안티퓨즈 소자를 이용하여 프로그래밍하는 것에 지나지 않는다. 따라서, 패키징 공정 이후에 분리된 테스트 공정을 통하여 반도체 메모리 장치를 프로그래밍하는 공정이 필요하다는 점에서 문제점을 여전히 가지고 있다.
상기와 같은 문제점을 해결하기 위해서 본 발명의 목적은 생산 및 제품화 과정에서의 효율성을 제고할 수 있도록 MRS 신호와 데이터 핀 신호를 함께 이용하여 반도체 메모리 장치의 동작 모드를 결정할 수 있도록 하는 반도체 메모리 장치의 구성을 제공하는데 있다.
본 발명의 다른 목적은 생산 및 제품화 과정에서의 효율성을 제고할 수 있도록 MRS 신호와 데이터 핀 신호를 함께 이용하여 반도체 메모리 장치의 동작 모드를 결정할 수 있도록 하는 반도체 메모리 장치의 동작 모드 결정 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 생산 및 제품화 과정에서의 효율성을 제고할 수 있도록 MRS 신호와 데이터 핀 신호를 함께 이용하여 반도체 메모리 장치의 동작 모드를 결정할 수 있도록 하는 메모리 모듈의 구성을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명의 한 형태는, 적어도 하나의 MRS 입력용 패드, 적어도 하나의 데이터 입력 패드 및 상기 MRS 입력용 패드를 통해 입력된 MRS 커맨드가 소정의 MRS 커맨드에 해당되고, 상기 데이터 입력 패드의 전부 또는 일부를 통해 입력된 데이터 신호가 소정의 조합에 해당될 경우에 이에 응답하여 반도체 메모리 장치의 어드레스 당 비트 폭에 따른 동작 모드를 결정하는 동작 모드 결정 신호를 출력하는 동작 모드 결정 회로부를 구비한 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
상기 목적을 달성하기 위해 본 발명의 다른 형태는 적어도 하나의 MRS 입력용 패드, 적어도 하나의 데이터 입력 패드, 카운터 및 상기 MRS 입력용 패드를 통해 입력된 MRS 커맨드가 소정의 MRS 커맨드에 해당되고, 상기 데이터 입력 패드의 전부 또는 일부를 통해 입력된 데이터 신호가 소정의 조합에 해당될 경우에 상기 카운터의 값을 증가시키고, 상기 카운터의 값이 소정의 임계값보다 클 경우에 이에 응답하여 반도체 메모리 장치의 어드레스 당 비트 폭에 따른 동작 모드를 결정하는 동작 모드 결정 신호를 출력하는 동작 모드 결정 회로부를 구비한 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
여기에서, 상기 소정의 MRS 커맨드는 상기 반도체 메모리 장치가 입력받는 모든 종류의 MRS 커맨드 또는 상기 모든 종류의 MRS 커맨드의 소정의 부분 집합에 속하는 MRS 커맨드일 수 있다.
여기에서, 상기 반도체 메모리 장치가 2N개의 데이터 입력 패드를 가질 경우에, 상기 반도체 메모리 장치의 동작 모드가 x2P(P는 상기 N보다 작은 자연수)가 될 것인지를 결정하는 동작 모드 결정 신호는 상기 2N개의 데이터 입력 패드들 중 상기 x2P 동작 모드로 동작하기 위해 필요한 2P개의 데이터 입력 패드들을 제외한 데이터 입력 패드들의 전부 또는 일부를 통해 입력된 데이터 신호들이 소정의 조합에 해당될 경우에 발생될 수 있다.
상기 다른 목적을 달성하기 위해 본 발명의 한 형태는, MRS 커맨드를 입력받는 단계, 데이터 신호를 입력받는 단계, 상기 입력받은 MRS 커맨드가 소정의 MRS 커맨드에 해당하는지 판단하는 단계, 상기 입력받은 MRS 커맨드가 소정의 MRS 커맨드에 해당할 경우에 상기 입력받은 데이터 신호가 소정의 조합에 해당하는지 판단하는 단계 및 상기 데이터 신호가 소정의 조합에 해당할 경우에, 이에 응답하여 반도체 메모리 장치의 어드레스당 비트 폭에 따른 동작 모드를 결정하는 단계를 포함한 것을 특징으로 하는 반도체 메모리 장치의 동작 모드 결정 방법을 제공한다.
상기 다른 목적을 달성하기 위해 본 발명의 다른 형태는, MRS 커맨드를 입력받는 단계, 데이터 신호를 입력받는 단계, 상기 입력받은 MRS 커맨드가 소정의 MRS 커맨드에 해당하는지 판단하는 단계, 상기 입력받은 MRS 커맨드가 소정의 MRS 커맨드에 해당할 경우에 상기 입력받은 데이터 신호가 소정의 조합에 해당하는지 판단하는 단계, 상기 데이터 신호가 소정의 조합에 해당할 경우에 상기 카운터의 값을 증가시키는 단계 및 상기 카운터의 값이 소정의 임계값보다 클 경우에, 이에 응답하여 반도체 메모리 장치의 어드레스당 비트 폭에 따른 동작 모드를 결정하는 단계를 포함한 것을 특징으로 하는 반도체 메모리 장치의 동작 모드 결정 방법을 제공 한다.
여기에서, 상기 소정의 MRS 커맨드는 상기 반도체 메모리 장치가 입력받는 모든 종류의 MRS 커맨드 또는 상기 모든 종류의 MRS 커맨드의 소정의 부분 집합에 속하는 MRS 커맨드일 수 있다.
여기에서, 상기 반도체 메모리 장치가 2N개의 데이터 입력 패드를 가질 경우에, 상기 반도체 메모리 장치의 동작 모드가 x2P(P는 상기 N보다 작은 자연수)가 될 것인지는, 상기 2N개의 데이터 입력 패드들 중 상기 x2P 동작 모드로 동작하기 위해 필요한 2P개의 데이터 입력 패드들을 제외한 데이터 입력 패드들의 전부 또는 일부를 통해 입력된 데이터 신호들이 소정의 조합에 해당되는지 여부를 통해서 결정될 수 있다.
상기 또 다른 목적을 달성하기 위해 본 발명은 적어도 하나의 MRS 입력용 패드, 적어도 하나의 데이터 입력 패드 및 상기 MRS 입력용 패드를 통해 입력된 MRS 커맨드가 소정의 MRS 커맨드에 해당되고, 상기 데이터 입력 패드의 전부 또는 일부를 통해 입력된 데이터 신호가 소정의 조합에 해당될 경우에 이에 응답하여 반도체 메모리 장치의 어드레스 당 비트 폭에 따른 동작 모드를 결정하는 동작 모드 결정 신호를 출력하는 동작 모드 결정 회로부를 구비한 것을 특징으로 하는 반도체 메모리 장치가 포함된 것을 특징으로 하는 반도체 메모리 장치 모듈을 제공한다.
여기에서 상기 반도체 메모리 장치가 어드레스 당 비트 폭에 따른 동작 모드를 결정하기 위해서 상기 데이터 입력 패드들의 전부 또는 일부를 통해 입력받는 데이터 신호의 소정의 조합은 상기 데이터 입력 패드들의 전부 또는 일부를 모듈의 소정 전원 전압 또는 소정 접지 전압에 연결시키는 것으로서 발생될 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도2는 본 발명에 따른 x8 구성 및 x4 구성의 반도체 메모리 장치의 생산과정의 일부를 간략히 도시한 개념도이다.
도2에서 예시한 생산 과정을 도1에서 도시한 종래 기술에 의한 x8 구성의 반도체 메모리 장치와 x4 구성의 반도체 메모리 장치의 생산과정과 비교하여 보면, 웨이퍼 상태에서 x8 구성 및 x4 구성의 반도체 메모리 장치들이 동일하게 x8 구성의 반도체 메모리 장치로서 생산되어지는 점은 동일하다.
즉, 도2에서 예시한 생산 과정에서도 웨이퍼 상태(200)에서는 x8 구성의 반도체 메모리 장치와 x4 구성의 반도체 메모리 장치의 구성별 구분이 없이 동일하게 x8 구성의 반도체 메모리 장치의 상태로 생산된다.
도1에서 예시한 생산 과정에서는 패키징을 하는 단계(S110)를 거치면서 x8 구성의 반도체 메모리 장치(111)와 x4 구성의 반도체 메모리 장치(112)가 패드 본딩에 의해서 나누어지게 된다.
그러나, 도2에서 예시한 생산 과정에서는 패키징을 하는 단계(S210)를 거친 이후에도 x8 구성의 반도체 메모리 장치(211)로만 존재하게 된다. 즉, 동일하게 x8 구성의 반도체 메모리 장치로 패키징을 마치게 된다.
다음으로, 도1에서 예시한 생산 과정에서는 x8 구성의 반도체 메모리 장치(111)와 x4 구성의 반도체 메모리 장치(112)로 분류되어 패키징되고 패키징된 상태에서 테스트를 거치고(S120a, S120b), 모듈로 조립되는(S130a, S130b) 과정을 거치게 되지만, 도2에서 예시한 생산 과정에서는 x8 구성의 반도체 메모리 장치로서 공통적으로 테스트를 거친다(S220).
도2에서 예시한 생산 과정에서는, 마지막으로 모듈로 조립되는 과정(S230a, S230b)에서 모듈상에서 상기 반도체 메모리 장치가 x8 구성의 반도체 메모리 장치로 동작할 것인지 x4 구성의 반도체 메모리 장치로 동작할 것인지가 결정된다. 따라서, 최종적인 제품의 동작 모드는 모듈로 조립되는 과정에서 결정이 되게 되므로, x8 반도체 메모리 장치와 x4 반도체 메모리 장치의 양 경우에 공통된 공정을 최대화시킬 수 있게 된다.
도2에서 예시한 바와 같은 생산 공정이 가능하도록 하기 위해서, 본 발명은 반도체 메모리 장치 모듈이 장착된 시스템에서 모듈 내부에 존재하는 반도체 메모리 장치의 동작 모드에 대한 정보가 없는 상태에서, 최종적인 반도체 메모리 장치의 모듈내 조립 상태에 의해서만 반도체 메모리 장치의 동작 모드를 결정할 수 있도록 한다.
이를 위해 본 발명은 MRS(Mode Register Set) 명령이 인가될 때마다 x8 구성 의 반도체 메모리 장치에 포함된 8개의 데이터 핀들 중 소정의 데이터 핀들의 상태를 읽어서 상기 소정의 데이터 핀들의 상태가 특정 조합에 해당할 경우에는 x4 모드로 동작되도록 하는 방식을 취한다.
한편 본 실시예에서 있어서는 x4 모드와 x8 모드를 자동적으로 전환하여 동작하는 반도체 메모리 장치를 상정하였으나, 더 많은 동작 모드를 자동적으로 전환하여 동작할 수 있는 반도체 메모리 장치에도 쉽게 응용이 가능함은 당해 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 예를 들면, x4,x8,x16 모드 중의 하나로 자동으로 전환하여 동작하는 x16 반도체 메모리 장치에도 응용이 가능하다.
도3a는 512Mbit x8 DDR(Double Data Rate)2 DRAM의 핀 아웃(pin-out) 구성을 도시한 도면이다.
도3b는 512Mbit x4 DDR2 DRAM의 핀 아웃 구성을 도시한 도면이다.
도3a와 도3b는 각각 60개의 볼을 가진 FBGA(Fine-pitch Ball Grid Array) 타입으로 패키징된 x8 DDR2 DRAM(300)과 x4 DDR2 DRAM(350)의 핀 배열을 도시한 것이다.
각 핀은 로우(row)에 표시된 알파벳과 컬럼(column)에 표시된 숫자에 의해서 지정된다. 예를 들어 도3a의 A1 핀은 전원 전압(VDD) 용으로 할당되어 있음을 알 수 있다.
도3a와 도3b에 도시된 x8 DRAM(300)과 x4 DRAM(350)은 14개의 어드레스 핀들, 8개의 데이터 핀들, 제어 신호 핀들, 및 전원 핀들을 가지고 있다.
양 도면에서 보여지는 x8 DRAM(300)과 x4 DRAM(350)의 차이점은 도3a에서 보여지는 x8 DRAM(300)의 B1,B9,D1,D9 핀들은 데이터 핀들(DQ4~7)로서 사용이 되지만, 도3b에서 보여지는 x4 DRAM(350)의 B1,B9,D1,D9 핀들은 비연결(NC; No Connection)이 된다는 점이다. 즉, 종래 기술에 의하면, 모듈의 PCB 상에서 상기한 도3a에 나타난 x8 DRAM(300)의 B1,B9,D1,D9 핀들은 모듈의 데이터 입출력 탭(tap)에 연결이 되지만, 상기한 도3b에 나타난 x4 DRAM(350)의 B1,B9,D1,D9 핀들은 비연결 핀으로 처리된다.
종래 기술에 따르면, x8 DRAM(300)과 x4 DRAM(350)은 패키징 상태에서 구분됨으로 상기한 B1,B9,D1,D9의 네 개의 핀을 제외한 나머지 핀들의 구성과 위치는 동일하게 설계된다. 본 발명에서는 상기 도2에서 언급한 바와 같이 패키징 과정까지 x8 DRAM으로 단일하게 공정을 진행하고, 모듈 PCB 상에 반도체 메모리 장치를 실장하는 과정에서 데이터 핀들 중 소정의 데이터 핀들을 특정 상태로 연결하는 방식으로 반도체 메모리 장치의 최종적인 동작 모드를 결정할 수 있도록 함으로써 반도체 메모리 장치의 범용성을 가져올 수 있다.
이를 위해서 본 발명은 DRAM과 같은 반도체 메모리 장치에 MRS 명령이 인가될 경우에 상기한 데이터 핀들 중 소정의 데이터 핀들의 상태에 따라서 x8 DRAM을 x4 DRAM으로 전환시키는 방식으로 동작하는 반도체 메모리 장치의 구성 및 반도체 메모리 장치의 동작 방법을 제공한다.
한편, 본 실시예에서는 x8 DRAM(300)의 B1,B9,D1,D9 핀들을 모듈 PCB상에 연결하는 방식에 따라서 x8 DRAM으로서 동작할 것인지 x4 DRAM으로 동작할 것인지를 결정하는 반도체 메모리 장치의 구성을 살펴본다.
도4는 본 발명에 의한 데이터 핀의 상태에 따른 동작 모드 결정의 실시예를 보여주는 도표이다.
x8 DRAM으로 패키징된 반도체 메모리 장치를 x8 DRAM으로 동작시킬 경우에는 B1,B9,D1,D9 핀을 모듈의 데이터 입출력 탭으로 연결한다.
반면에 x8 DRAM으로 패키징된 반도체 메모리 장치를 x4 DRAM으로 동작시킬 경우에는 B1,B9,D1,D9 핀을 소정의 조합에 따라서 전원 전압(VDD) 또는 접지 전압(GND)에 연결시키면 x4 DRAM으로 전환되어 동작한다.
도4에 도시된 도표의 첫 번째 행(410)은 상기한 B1,B9,D1,D9 핀들을 지정하는 것이다.
도4에 도시된 도표의 두 번째 행(420)은 반도체 메모리 장치를 x4 DRAM으로 동작시키는 경우의 B1,B9,D1,D9 핀의 연결 상태를 열거한 것으로 B1,B9,D1,D9 핀은 각각 전원 전압(VDD),접지(ground),전원 전압,접지에 연결되어 하이,로우,하이,로우 상태로 유지된다.
도4에서 예시한 바와 같이, 반도체 메모리 장치에 MRS가 인가될 경우에 반도체 메모리 장치 내부에서 B1,B9,D1,D9 핀들의 상태를 읽어낸 후, 각각 하이(high),로우(low),하이(high),로우(low) 상태이면 반도체 메모리 장치는 x4 DRAM으로 전환되어 동작한다.
도4에 도시된 도표의 세 번째 행(430)은 반도체 메모리 장치를 x8 DRAM으로 동작시키는 경우의 B1,B9,D1,D9 핀의 연결 상태를 열거한 것으로 B1,B9,D1,D9 핀은 각각 모듈의 데이터 입출력 탭들(DQ6,DQ7,DQ4,DQ5)에 연결된다. 이는 일반적인 x8 DRAM의 정상적인 모듈내에서의 연결 방법에 해당되며, 이와 같이 연결될 경우에는 본 발명의 반도체 메모리 장치는 x8 DRAM으로 정상적으로 동작한다.
상기한 바와 같이 반도체 메모리 장치의 데이터 핀들 중에 소정의 데이터 핀들의 연결 상태를 읽어들여서 반도체 메모리 장치의 동작 모드를 결정하게 된다.
이 경우에 있어서, 상기 동작 모드를 결정하기 위한 데이터 핀들은 전원 전압 또는 접지 전압에 연결되어 있지 않은 초기 상태에서도, 즉 본 발명의 반도체 메모리 장치를 x8 DRAM으로 동작시키기 위해서 모듈의 데이터 입출력 탭으로 연결되어진 상태에서도 잡음 및 간섭의 영향에 의해서 상기한 하이,로우,하이,로우와 같은 상태 조합이 우연적으로 발생될 수 있다.
따라서, 바람직하게는 MRS 커맨드가 반복적으로 입력될 때마다 상기 동작 모드를 결정하기 위한 데이터 핀들의 상태를 읽어들여, 지속적으로 상기 동작 모드를 결정하기 위한 데이터 핀들의 상태가 소정의 조합을 이루고 있을 경우에만 동작 모드를 전환하도록 하는 방식으로 동작되는 것이 안정적일 수 있다.
예를 들면, MRS 커맨드가 입력될 때마다 상기 동작 모드를 결정하기 위한 데이터 핀들의 상태를 읽어 소정의 조합을 이루고 있는 경우가 소정의 임계치(threshold) 이상 반복될 경우에 동작 모드를 전환하는 것이 안정적일 수 있다.
이를 위해서 상기 반도체 메모리 장치는 소정의 카운터(counter)를 추가로 구비하고 있을 수 있다. 반도체 메모리 장치는 MRS 커맨드가 입력될 때마다 상기 동작 모드를 결정하기 위한 데이터 핀들의 상태를 읽어서 소정의 조합에 해당될 경우에는 상기 카운터 값을 증가시키는 방식으로 동작한다.
상기 소정의 카운터의 값이 소정의 임계값 이상이 되면 동작 모드를 전환시키는 방식으로 동작하면 잡음이나 간섭에 의한 오동작을 방지하고 안정적으로 동작하도록 할 수 있다.
한편, 여기에서 상기 MRS는 본 발명의 목적을 위해 특별히 지정된 특정 MRS가 아닌, 반도체 메모리 장치에 준비된 모든 MRS 또는 반도체 메모리 장치에 준비된 모든 MRS의 부분 집합에 속하는 MRS를 의미하는 것이다. 초기 상태에서 반도체 메모리 장치의 여러 가지 동작 파라메터(parameter)를 결정하기 위한 MRS, 예를 들면, CL(Clock Latency)을 결정하기 위해 인가되는 MRS 커맨드를 입력받는 경우에 이러한 동작이 이루어지도록 할 수 있다.
상기한 실시예에서는 x8 DRAM을 x4 DRAM과 x8 DRAM으로 모듈 조립단계에서 결정지어 동작할 수 있도록 하는 경우만을 상정하였으나, 이의 확장도 가능함은 자명하다.
예를 들면, x16 구성의 반도체 메모리 장치의 경우에 x8 구성의 반도체 메모리 장치로 동작시키기 위해서는 필요한 8개의 데이터 핀들을 제외한 8개의 데이터 핀을 통해 입력된 데이터 신호들이 특정의 신호 조합일 경우에는 x8 구성의 반도체 메모리 장치로 동작하도록 구성할 수 있다.
또한, x16 구성의 반도체 메모리 장치의 경우에 x4 구성의 반도체 메모리 장치로도 동작이 가능하도록 하기 위해서는 필요한 4개의 데이터 핀들을 제외한 12개의 데이터 핀을 통해 입력된 데이터 신호들이 특정의 신호 조합일 경우에는 x4 구성의 반도체 메모리 장치로 동작하도록 구성할 수 있다.
위의 각 경우에 있어서, 상기한 특정의 신호 조합이 8개의 데이터 핀들을 통해서 전달될 경우에는 하이,로우,하이,로우,하이,로우,하이,로우로 구성될 수 있고, 상기한 특정의 신호 조합이 12개의 데이터 핀들을 통해서 전달될 경우에는 상기한 신호의 조합에 4개의 데이터 핀들에 대한 하이,로우,하이,로우를 추가시키는 것으로 확장될 수 있을 것이다.
도5는 본 발명에 따른 반도체 장치의 구성예를 도시한 블록도이다.
도5의 반도체 메모리 장치(500)는 MRS 커맨드를 입력받기 위한 MRS 입력용 패드들(501)과 데이터 신호를 입력받는 데이터 입력 패드들(502)을 구비한다.
상기 MRS 입력용 패드들(501)은 일반적으로 MRS 입력용도로만 존재하는 패드들이 아닌 반도체 메모리 장치(500)의 구성에 따라서 다양하게 이루어진 여러 가지 제어 신호 입력 패드들의 조합을 의미한다. 따라서, 상기 MRS 입력용 패드들(501)의 조합에 의해서 MRS 커맨드 발생부(503)는 MRS 커맨드(MRS_COM)를 출력하게 된다.
반도체 메모리 장치(500)의 동작 모드 결정 회로부(504)는 상기 MRS 커맨드(MRS_COM)와 상기 데이터 입력 패드들(502)의 전부 또는 일부를 통해 입력된 데이 터 신호(MS_DATA)를 입력 받는다.
동작 모드 결정 회로부(504)는 상기 MRS 커맨드(MRS_COM)가 소정의 MRS 커맨드에 해당되고, 상기 입력된 데이터 신호(MS_DATA)들이 소정의 조합에 해당될 경우에 동작 모드를 결정하기 위한 동작 모드 결정 신호(MS_SIG)를 출력한다. 상기 동작 모드 결정 신호(MS_SIG)는 반도체 메모리 장치(500)의 내부회로로 전달되어, 반도체 메모리 장치의 동작 모드를 결정하게 된다.
한편, 상기 반도체 메모리 장치(500)는 카운터(505)를 추가로 포함하여 구성될 수 있다. 이 경우에 있어서, 카운터(505)는 상기 동작 모드 결정 회로부(504)가 상기 MRS 커맨드(MRS_COM)가 소정의 MRS 커맨드에 해당되고, 상기 입력된 데이터 신호(MS_DATA)들이 소정의 조합에 해당될 경우를 검출하면 증가된다. 상기 카운터(505)의 값이 소정의 임계치에 도달하였을 때에 상기 동작 모드 결정 회로부(504)는 동작 모드 결정 신호(MS_SIG)를 출력하도록 구성될 수도 있다.
도6은 본 발명에 따른 반도체 메모리 장치의 동작 모드 결정 과정을 도시한 타이밍도이다.
CK와 /CK는 본 발명의 반도체 메모리 장치에 대한 클록을 도시한 것이며, COMMAND는 본 발명의 반도체 메모리 장치에 대한 입력 커맨드를 도시한 것이다.
상기한 실시예에서 언급된 바와 같이, x8 DRAM을 x4 DRAM으로 전환시켜서 동작시킬 것인지 또는 x8 DRAM으로서 동작시킬 것인지를 결정하기 위해서, B1,B9,D1,D9 네 개의 데이터 핀에 인가되는 데이터 신호를 각 경우에 따라서 도시 하고 있다.
MRS 커맨드가 입력되는 시점(610)에서 본 발명에 따른 반도체 메모리 장치의 동작 모드 결정이 이루어지게 된다.
여기에서 상기 MRS는 본 발명의 목적을 위해 특별히 지정된 특정 MRS가 아닌, 반도체 메모리 장치의 동작 파라메터들을 결정하기 위한 모든 MRS 또는 일부 MRS를 의미하는 것임은 이미 언급한 바와 같다. 예를 들면, 시스템의 파워 업 과정에서 CL(Clock Latency)을 결정하기 위한 MRS 커맨드가 입력될 때에 이러한 동작이 이루어질 수 있다.
본 발명의 반도체 메모리 장치를 x4 DRAM으로 동작시켜야 하는 경우(620)에는 MRS 커맨드가 입력되는 시점(610)에서 B1,B9,D1,D9 핀들이 모듈의 전원 전압 또는 접지 전압에 연결되어 B1,B9,D1,D9 핀들을 통해서 하이,로우,하이,로우 신호가 인가된다. 이 경우에 반도체 메모리 장치는 x4 DRAM 동작 모드로 전환하여 동작하게 된다.
한편, 상기 언급한 바와 같이, 상기 동작 모드를 결정짓기 위한 데이터 핀들의 상태 조합은 모듈의 전원 전압 또는 접지 전압에 연결되지 않은 초기 상태에서도 잡음 및 간섭의 영향에 의해서 상기한 하이,로우,하이,로우와 같은 상태 조합이 우연적으로 발생될 수 있다.
따라서,MRS 커맨드가 입력되는 시점(610)에서 즉시 동작 모드를 결정하지 않고, MRS 커맨드가 반복적으로 입력될 때마다 상기 동작 모드를 결정하기 위한 데이터 핀들의 상태를 읽어들여 지속적으로 상기 동작 모드를 결정하기 위한 데이터 핀 들의 상태가 소정의 조합을 이루고 있을 경우에만 동작 모드를 전환하는 방식으로 동작시키는 것이 안정적이다.
예를 들면, 카운터를 구비하고 MRS 커맨드가 입력될 때마다 상기 동작 모드를 결정하기 위한 데이터 핀들의 상태를 읽어 소정의 조합을 이루고 있는 경우에 카운터의 값을 증가시키다가 카운터의 값이 소정의 임계치 이상이 되었을 때에 동작 모드를 전환하는 것이 안정적일 수 있다.
한편 본 발명의 반도체 메모리 장치를 x8 DRAM으로 동작시켜야 하는 경우(630)에는 MRS 커맨드가 입력되는 시점(610)에서 B1,B9,D1,D9 핀들이 모듈의 데이터 입출력 탭으로 연결되어 있음으로, 상기한 하이,로우,하이,로우의 신호 조합이 아닌 다른 신호 조합이 인가되게 된다. 따라서, 본 발명의 반도체 메모리 장치는 x8 DRAM으로 동작하게 된다.
도7a와 도7b는 본 발명에 따른 반도체 메모리 장치를 이용한 모듈의 구성을 도시한 개념도이다.
도7a는 본 발명에 따른 반도체 메모리 장치를 이용하여 반도체 메모리 장치를 x8 DRAM으로 동작시킬 경우에 x64 DIMM 모듈(700)의 구성을 도시한 개념도이다.
모듈의 x64 대역폭을 구성하기 위해서 x8 DRAM 8개가 사용되며, DRAM(711)의 8개의 데이터 핀들은 모듈의 데이터 입출력 탭(D00~D07)에 연결된다. 마찬가지로 DRAM(712)의 8개의 데이터 핀들은 모듈의 데이터 입출력 탭(D08~D15)에 연결된다. DRAM(713)의 구성 역시도 동일하며, 도7a에서 생략된 나머지 5개의 DRAM들 역시도 동일한 방식으로 모듈의 데이터 입출력 탭(D24~D63)에 연결된다.
도7b는 본 발명에 따른 반도체 메모리 장치를 이용하여 반도체 메모리 장치를 x4 DRAM으로 동작시킬 경우에 x64 DIMM 모듈(750)의 구성을 도시한 개념도이다.
모듈의 x64 대역폭을 구성하기 위해서 이 경우에는 x4 DRAM 16개가 사용되며, DRAM(761)의 네 개의 데이터 핀들은 모듈의 데이터 입출력 탭(D00~D03)에 연결된다. 하지만, DRAM(761)의 나머지 네 개의 데이터 핀들, 상기 언급한 실시예에 의하면, B1,B9,D1,D9 핀들은 각각 모듈의 전원 전압(VDD) 또는 접지 전압(GND)에 연결되게 된다.
마찬가지로, DRAM(762)의 네 개의 데이터 핀들은 모듈의 데이터 입출력 탭(D04~D07)에 연결된다. 하지만, DRAM(762)의 나머지 네 개의 데이터 핀들, 상기 언급한 실시예에 의하면 B1,B9,D1,D9 핀들은 각각 전원 전압(VDD) 또는 접지 전압(GND)에 연결됨은 동일하다. DRAM(763)의 구성 역시도 동일하며, 도7b에서 생략된 나머지 13개의 DRAM들 역시도 동일한 방식으로 연결된다.
168핀 DIMM 모듈의 경우 모듈 레벨에서 x64의 구성을 가지므로 하나의 모듈에는 x4 DRAM 16개 또는 x8 DRAM 8개가 실장된다. 종래 기술에서 언급한 바와 같이 하나의 모듈이 모듈 레벨에서 x72의 구성을 가지는 경우도 있는데, 이 경우는 DIMM에 8개의 비트를 추가해서 데이터 버스 조절과 부분적인 비트 에러를 체크하는데 사용하기 때문이다. 따라서 x72의 구성을 가진 경우에는 각각 x8 DRAM 9개 또는 x4 DRAM 18개가 사용되어 모듈이 구성된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, MRS 신호와 데이터 신호를 함께 이용하여 반도체 메모리 장치의 동작 상태를 결정할 수 있도록 하는 반도체 메모리 장치의 구성과 반도체 메모리 장치의 동작 방법을 제공하여, 반도체 메모리 장치의 동작 모드를 반도체 메모리 장치를 이용한 모듈의 조립 과정에서 반도체 메모리 장치와 모듈 PCB의 연결 방식만으로 결정이 가능하도록 함으로써, 생산 및 제품화 과정에서의 효율성을 제고하는 효과를 가져올 수 있다.

Claims (20)

  1. 적어도 하나의 MRS 입력용 패드;
    적어도 하나의 데이터 입력 패드; 및
    상기 MRS 입력용 패드를 통해 입력된 MRS 커맨드와 상기 데이터 입력 패드의 전부 또는 일부를 통해 입력된 데이터 신호를 입력받고, 이에 응답하여 동작 모드 결정 신호를 출력하는 동작 모드 결정 회로부를 구비하고,
    상기 동작 모드 결정 회로부는 상기 입력된 MRS 커맨드가 소정의 MRS 커맨드에 해당하고 상기 입력된 데이터 신호가 소정의 조합에 해당할 경우, 이에 응답하여 반도체 메모리 장치의 어드레스 당 비트 폭에 따른 동작 모드를 결정하는 동작 모드 결정 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소정의 MRS 커맨드는 상기 반도체 메모리 장치가 입력받는 모든 종류의 MRS 커맨드 또는 상기 모든 종류의 MRS 커맨드의 소정의 부분 집합에 속하는 MRS 커맨드인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 2N(N은 자연수)개의 데이터 입력 패드를 가지고,
    상기 반도체 메모리 장치의 동작 모드는 (x1) 부터 (x2M)(M은 상기 N보다 작거나 같은 자연수)까지의 동작 모드들 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 반도체 메모리 장치의 동작 모드가 x2P(P는 상기 N보다 작은 자연수)가 될 것인지를 결정하는 동작 모드 결정 신호는,
    상기 동작 모드 결정 회로부가 상기 2N개의 데이터 입력 패드들 중 상기 반도체 메모리 장치가 상기 x2P 동작 모드로 동작하기 위해 필요한 2P개의 데이터 입력 패드들을 제외한 데이터 입력 패드들의 전부 또는 일부를 통해 입력된 데이터 신호들을 입력받아
    상기 입력된 데이터 신호들이 소정의 조합에 해당하는 경우에, 이에 응답하여 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 N은 3인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 데이터 신호의 소정의 조합은 상기 8개의 데이터 입력 패드들 중 4개의 데이터 입력 패드들에 인가된 데이터 신호가 하이,로우,하이,로우인 것을 특징으로 하는 반도체 메모리 장치.
  7. MRS 커맨드를 입력받는 적어도 하나의 MRS 입력용 패드;
    데이터 신호를 입력받는 적어도 하나의 데이터 입력 패드;
    카운터; 및
    상기 MRS 입력용 패드를 통해 입력된 MRS 커맨드와 상기 데이터 입력 패드의 전부 또는 일부를 통해 입력된 데이터 신호를 입력받고, 이에 응답하여 동작 모드 결정 신호를 출력하는 동작 모드 결정 회로부를 구비하고,
    상기 동작 모드 결정 회로부는 상기 입력된 MRS 커맨드가 소정의 MRS 커맨드에 해당하고 상기 입력된 데이터 신호가 소정의 조합에 해당할 경우, 이에 응답하여 상기 카운터의 값을 증가시키고, 상기 카운터의 값이 소정의 임계값보다 클 경우에 이에 응답하여 반도체 메모리 장치의 어드레스 당 비트 폭에 따른 동작 모드를 결정하는 동작 모드 결정 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 소정의 MRS 커맨드는 상기 반도체 메모리 장치가 입력받는 모든 종류의 MRS 커맨드 또는 상기 모든 종류의 MRS 커맨드의 소정의 부분 집합에 속하는 MRS 커맨드인 것을 특징으로 하는 반도체 메모리 장치.
  9. MRS 커맨드를 입력받는 단계;
    데이터 신호를 입력받는 단계;
    상기 입력받은 MRS 커맨드가 소정의 MRS 커맨드에 해당하는지 판단하는 단계;
    상기 입력받은 MRS 커맨드가 소정의 MRS 커맨드에 해당할 경우에, 상기 입력받은 데이터 신호가 소정의 조합에 해당하는지 판단하는 단계; 및
    상기 데이터 신호가 소정의 조합에 해당할 경우에, 이에 응답하여 반도체 메모리 장치의 어드레스당 비트 폭에 따른 동작 모드를 결정하는 단계를 포함한 것을 특징으로 하는 반도체 메모리 장치의 동작 모드 결정 방법.
  10. 제 9 항에 있어서,
    상기 소정의 MRS 커맨드는 상기 반도체 메모리 장치가 입력받는 모든 종류의 MRS 커맨드 또는 상기 모든 종류의 MRS 커맨드의 소정의 부분 집합에 속하는 MRS 커맨드인 것을 특징으로 하는 반도체 메모리 장치의 동작 모드 결정 방법.
  11. 제 9 항에 있어서,
    상기 반도체 메모리 장치가 2N(N은 자연수)개의 데이터 입력 패드를 가질 경 우에,
    상기 반도체 메모리 장치의 어드레스당 비트 폭에 따른 동작 모드는 (x1) 부터 (x2M)(M은 상기 N보다 작거나 같은 자연수)까지의 동작 모드들 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 동작 모드 결정 방법.
  12. 제 11 항에 있어서,
    상기 반도체 메모리 장치의 동작 모드가 x2P(P는 상기 N보다 작은 자연수)가 될 것인지는,
    상기 2N개의 데이터 입력 패드들 중 상기 x2P 동작 모드로 동작하기 위해 필요한 2P개의 데이터 입력 패드들을 제외한 데이터 입력 패드들의 전부 또는 일부를 통해 입력된 데이터 신호들의 소정 조합에 의해서 결정되는 것을 특징으로 하는 반도체 메모리 장치의 동작 모드 결정 방법.
  13. 제 11 항에 있어서,
    상기 N은 3인 것을 특징으로 하는 반도체 메모리 장치의 동작 모드 결정 방법.
  14. 제 13 항에 있어서,
    상기 데이터 신호의 소정의 조합은 상기 8개의 데이터 입력 패드들 중 4개의 데이터 입력 패드들에 인가된 데이터 신호가 하이,로우,하이,로우 인 것을 특징으로 하는 반도체 메모리 장치의 동작 모드 결정 방법.
  15. MRS 커맨드를 입력받는 단계;
    데이터 신호를 입력받는 단계;
    상기 입력받은 MRS 커맨드가 소정의 MRS 커맨드에 해당하는지 판단하는 단계;
    상기 입력받은 MRS 커맨드가 소정의 MRS 커맨드에 해당할 경우에, 상기 입력받은 데이터 신호가 소정의 조합에 해당하는지 판단하는 단계;
    상기 데이터 신호가 소정의 조합에 해당할 경우에, 카운터의 값을 증가시키는 단계;
    상기 카운터의 값이 소정의 임계값보다 클 경우에, 이에 응답하여 반도체 메모리 장치의 어드레스당 비트 폭에 따른 동작 모드를 결정하는 단계를 포함한 것을 특징으로 하는 반도체 메모리 장치의 동작 모드 결정 방법.
  16. 적어도 하나의 MRS 입력용 패드;
    적어도 하나의 데이터 입력 패드; 및
    상기 MRS 입력용 패드를 통해 입력된 MRS 커맨드와 상기 데이터 입력 패드의 전부 또는 일부를 통해 입력된 데이터 신호를 입력받고, 이에 응답하여 동작 모드 결정 신호를 출력하는 동작 모드 결정 회로부를 구비하고,
    상기 동작 모드 결정 회로부는 상기 입력된 MRS 커맨드가 소정의 MRS 커맨드에 해당하고 상기 입력된 데이터 신호가 소정의 조합에 해당할 경우, 이에 응답하여 반도체 메모리 장치의 어드레스 당 비트 폭에 따른 동작 모드를 결정하는 동작 모드 결정 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치가 포함된 것을 특징으로 하는 반도체 메모리 장치 모듈.
  17. 제 16 항에 있어서,
    상기 반도체 메모리 장치가 어드레스 당 비트 폭에 따른 동작 모드를 결정하기 위해서 상기 데이터 입력 패드들의 전부 또는 일부를 통해 입력받는 데이터 신호의 소정의 조합은
    상기 데이터 입력 패드들의 전부 또는 일부를 모듈의 소정 전원 전압 또는 소정 접지 전압에 연결시키는 것으로서 발생되는 것을 특징으로 하는 반도체 메모리 장치 모듈.
  18. 제 16 항에 있어서,
    상기 반도체 메모리 장치가 수신하는 상기 소정의 MRS 커맨드는,
    상기 반도체 메모리 장치가 입력받는 모든 종류의 MRS 커맨드 또는 상기 모든 종류의 MRS 커맨드의 소정의 부분 집합에 속하는 MRS 커맨드인 것을 특징으로 하는 반도체 메모리 장치 모듈.
  19. 제 16 항에 있어서,
    상기 반도체 메모리 장치 모듈은 x64의 구성 또는 x72의 구성을 가지는 것을 특징으로 하는 반도체 메모리 장치 모듈.
  20. MRS 커맨드를 입력받는 적어도 하나의 MRS 입력용 패드;
    데이터 신호를 입력받는 적어도 하나의 데이터 입력 패드;
    카운터; 및
    상기 MRS 입력용 패드를 통해 입력된 MRS 커맨드와 상기 데이터 입력 패드의 전부 또는 일부를 통해 입력된 데이터 신호를 입력받고, 이에 응답하여 동작 모드 결정 신호를 출력하는 동작 모드 결정 회로부를 구비하고,
    상기 동작 모드 결정 회로부는 상기 입력된 MRS 커맨드가 소정의 MRS 커맨드에 해당하고 상기 입력된 데이터 신호가 소정의 조합에 해당할 경우, 이에 응답하여 상기 카운터의 값을 증가시키고, 상기 카운터의 값이 소정의 임계값보다 클 경우에 이에 응답하여 반도체 메모리 장치의 어드레스 당 비트 폭에 따른 동작 모드를 결정하는 동작 모드 결정 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치를 포함한 것을 특징으로 하는 반도체 메모리 장치 모듈.
KR1020040084728A 2004-10-22 2004-10-22 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법 KR100549871B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100742072B1 (ko) * 2005-09-12 2007-07-23 미츠비시덴키 가부시키가이샤 반도체 압력 센서
KR100956783B1 (ko) 2008-10-14 2010-05-12 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3490131B2 (ja) * 1994-01-21 2004-01-26 株式会社ルネサステクノロジ データ転送制御方法、データプロセッサ及びデータ処理システム
KR0170272B1 (ko) 1995-12-30 1999-03-30 김광호 Dq 채널 수를 감소시킬 수 있는 반도체 메모리장치
JP2001053243A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
KR20010065148A (ko) 1999-12-29 2001-07-11 박종섭 입력 모드 선택 회로
KR100347068B1 (ko) * 2000-07-20 2002-08-03 삼성전자 주식회사 다른 테스트 모드들에서 동작 가능한 반도체 집적 회로메모리 장치
JP2003007058A (ja) 2001-06-20 2003-01-10 Hitachi Ltd 半導体装置
JP4078119B2 (ja) * 2002-04-15 2008-04-23 富士通株式会社 半導体メモリ
JP2003330812A (ja) * 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体メモリモジュール
KR100502408B1 (ko) * 2002-06-21 2005-07-19 삼성전자주식회사 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법
TWI278641B (en) * 2002-06-24 2007-04-11 Hynix Semiconductor Inc Semiconductor memory device with reduced package test time
CN100422962C (zh) * 2004-02-27 2008-10-01 松下电器产业株式会社 半导体存储装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100742072B1 (ko) * 2005-09-12 2007-07-23 미츠비시덴키 가부시키가이샤 반도체 압력 센서
KR100956783B1 (ko) 2008-10-14 2010-05-12 주식회사 하이닉스반도체 반도체 메모리 장치
US7983095B2 (en) 2008-10-14 2011-07-19 Hynix Semiconductor Inc. Semiconductor memory apparatus
US8270229B2 (en) 2008-10-14 2012-09-18 Hynix Semiconductor Inc. Semiconductor memory apparatus

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