CN111149163B - 用于突发发射中的数据发射偏移值的设备和方法 - Google Patents

用于突发发射中的数据发射偏移值的设备和方法 Download PDF

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Abstract

用于突发发射中的数据发射偏移值的设备和方法。实例设备可包含经配置以提供与耦合到信号线的存储器装置的接收器电路相关联的偏移值的偏移逻辑。所述偏移值是基于所述接收器电路的样本电路的个体跃迁阈值偏压的。所述实例设备可以进一步包含包括驱动器电路的输入/输出I/O电路。所述驱动器电路经配置以接收逻辑信号以及所述偏移值且以基于所述逻辑信号将输出信号提供到所述信号线并且以基于所述偏移值调整所述输出信号的电压。

Description

用于突发发射中的数据发射偏移值的设备和方法
背景技术
当前和未来代的DRAM和SDRAM应用程序利用非常高的I/O速度。因此，时钟速度也非常高。高时钟速度可能使得对准时钟的相位和设置工作循环具有挑战性，因为针对误差的计时窗口和边界都非常窄。当校正相位差或检测工作循环误差时窄边界可引起降低的可靠性，这可造成数据在主机与存储器之间不可靠地传送。
发明内容
描述了实例设备。实例设备包含：工作循环校正器，其经配置以至少部分地基于内部节点的电压调整第一时钟信号的工作；以及时钟分频器，其经配置以基于第一时钟信号产生第二时钟信号和第三时钟信号。第二时钟信号和第三时钟信号中的每一个可具有与第一时钟信号相比较长的时钟循环并且第二时钟信号和第三时钟信号的相位可以彼此移位。实例设备可以进一步包含工作循环检测电路，所述工作循环检测电路包含串联耦合在电压端子与内部节点之间的第一晶体管和第二晶体管。第一晶体管可经配置以在其栅极处接收第二时钟信号，并且第二晶体管可经配置以在其栅极处接收第三时钟信号。在一些实例中，第二时钟信号和第三时钟信号在时钟循环上彼此相等。在一些实例中，工作循环检测电路进一步包含预充电电路，所述预充电电路经配置以通过不同于通过电压端子供应的电压的额外电压对内部节点进行预充电。在一些实例中，时钟分频器进一步经配置以基于第一时钟信号产生第四时钟信号和第五时钟信号。第四时钟信号和第五时钟信号中的每一个可具有与第一时钟信号相比较长的时钟循环并且第四时钟信号和第五时钟信号的相位可以彼此移位。在一些实例中，工作循环检测电路进一步包含平行于第一晶体管和第二晶体管串联耦合在电压端子与内部节点之间的第三晶体管和第四晶体管。第三晶体管可经配置以在其栅极处接收第三时钟信号，并且第四晶体管可经配置以在其栅极处接收第四时钟信号。在一些实例中，第四时钟信号和第五时钟信号在时钟循环上彼此相等。在一些实例中，第二时钟信号、第三时钟信号、第四时钟信号和第五时钟信号的相位是彼此移位的。在一些实例中，第二时钟信号的相位从第三时钟信号的相位以四分之一移位，第三时钟信号的相位从第四时钟信号的相位以四分之一移位，并且第四时钟信号的相位从第五时钟信号的相位以四分之一移位。
另一实例设备可包含工作循环检测器，所述工作循环检测器经配置以接收第一时钟信号并且以基于第一时钟信号产生多个经分频时钟信号。所述多个经分频时钟信号可具有与第一时钟信号相比较长的周期。在工作循环检测操作期间，工作循环检测电路可进一步经配置以基于所述多个经分频时钟信号提供多个积分时钟信号并且以基于所述多个积分时钟信号确定工作循环误差。实例设备进一步包含工作循环校正器，所述工作循环校正器经配置以基于工作循环误差调整第一时钟信号的工作循环。在一些实例中，工作循环检测器包含工作循环检测电路，所述工作循环检测电路经配置以接收多个积分时钟信号并且以提供高工作循环信号和低工作循环信号。工作循环误差可基于高工作循环信号和低工作循环信号的值。在一些实例中，工作循环检测电路包含：第一上拉电路，其经配置以响应于多个积分时钟信号的第一积分时钟信号和第二积分时钟信号将高工作循环信号耦合到第一电压源；第二上拉电路，其经配置以响应于多个积分时钟信号的第一积分时钟信号和第三积分时钟信号将低工作循环信号耦合到第一电压源；第一下拉电路，其经配置以响应于多个积分时钟信号的第四积分时钟信号和第五积分时钟信号将高工作循环信号耦合到第二电压源；以及第二下拉电路，其经配置以响应于多个积分时钟信号的第四积分时钟信号和第六积分时钟信号将低工作循环信号耦合到第二电压源。在一些实例中，第一上拉电路包含串联耦合在第一电压源与高工作循环信号之间的第一晶体管和第二晶体管。第一晶体管可以受到第一积分时钟信号控制并且第二晶体管可以受到第二积分时钟信号控制。在一些实例中，第一上拉电路进一步包含串联耦合在第一电压源与高工作循环信号之间的第三电晶体和第四晶体管。第三晶体管可以受到第二积分时钟信号控制并且第四晶体管可以受到第一积分时钟信号控制。在一些实例中，第一下拉电路包含串联耦合在第二电压源与高工作循环信号之间的第三晶体管和第四晶体管。第三晶体管可以受到第四积分时钟信号控制并且第四晶体管可以受到第五积分时钟信号控制。在一些实例中，工作循环检测电路包含积分时钟产生器，所述积分时钟产生器经配置以在工作循环检测操作期间提供积分时钟信号。在一些实例中，积分时钟产生器经配置以响应于指示工作循环检测操作的启用窗口信号提供积分时钟信号。
描述了实例方法。实例方法可包含：基于第一时钟信号提供多个经分频时钟信号；基于所述多个经分频时钟信号确定第一时钟信号的工作循环误差；以及基于所述工作循环误差调整第一时钟信号的工作循环。所述多个经分频时钟信号可具有与第一时钟信号相比较长的周期。在一些实例中，基于所述多个经分频时钟信号确定第一时钟信号的工作循环误差可以响应于指示工作循环检测操作的启用窗口信号。在一些实例中，基于所述多个经分频时钟信号确定第一时钟信号的工作循环误差包含：基于从所述多个经分频时钟信号产生的积分时钟信号的集合设置高工作循环信号值；基于积分时钟信号的集合设置低工作循环信号值；以及确定设置高工作循环信号的时间与设置低工作循环信号的时间的比率，其中工作循环误差是基于所述比率的。在一些实例中，实例方法可以进一步包含在设置高工作循环信号和设置低工作循环信号之前对高工作循环信号和低工作循环信号进行预充电。在一些实例中，基于积分时钟信号的集合设置高工作循环信号值可包含使用积分时钟信号的集合控制上拉和下拉电路。
附图说明
图1说明了根据本发明的实施例的半导体装置的示意性框图。
图2说明了根据本发明的实施例的延迟锁定环路(DLL)和工作循环校正(DCC)电路的示意性框图。
图3说明了根据本发明的实施例的工作循环检测器。
图4A和4B一起说明了根据本发明的实施例的积分时钟产生器电路。
图5说明了根据本发明的实施例的工作循环检测电路。
图6A到6C是根据本发明的实施例的用于使用经分频时钟信号确定工作循环误差的示例性时序图。
具体实施方式
下文阐述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例是借助于实例提供，且不应用于将本发明的范围限制于这些特定实施例。
图1说明了根据本发明的实施例的半导体装置100的示意性框图。半导体装置100包含存储器裸片。存储器裸片可包含命令/地址输入电路105、地址解码器110、命令解码器115、时钟输入电路120、内部时钟产生器130、行解码器140、列解码器145、存储器阵列150、读取/写入放大器155、I/O电路160，以及功率电路170。
在一些实施例中，半导体装置100可包含但不限于例如集成到单个半导体芯片中的动态随机存取存储器(DRAM)装置，例如双数据速率(DDR)DDR4、DDR5、低功率(LP)DDR。裸片可安装在外部衬底上，例如，安装在存储器模块衬底、母板或类似者上。半导体装置100可进一步包含存储器阵列150。存储器阵列150包含多个存储体，每个存储体包含多个字线WL、多个位线BL，以及布置在多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器140执行，且位线BL的选择由列解码器145执行。感测放大器(SA)经定位用于其对应的位线BL且连接到至少一个相应的本地I/O线，所述本地I/O线继而经由充当开关的转移栅极(TG)耦合到至少两个主I/O线对中的相应的一个。
半导体装置100可采用多个外部端子，所述外部端子包含耦合到命令/地址总线(C/A)的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM、电源端子VDD、VSS、VDDQ和VSSQ，以及ZQ校准端子(ZQ)。
可从外部向命令/地址端子供应地址信号和存储体地址信号。供应到地址端子的地址信号和存储体地址信号经由命令/地址输入电路105传送到地址解码器110。地址解码器110接收地址信号并且对地址信号进行解码以提供经解码地址信号ADD。ADD信号包含经解码行地址信号和经解码列地址信号。经解码行地址信号被提供到行解码器140，且经解码列地址信号被提供到列解码器145。地址解码器110还接收存储体地址信号，并且将存储体地址信号供应到行解码器140、列解码器145。
可进一步从外部，例如存储器控制器向命令/地址端子供应命令信号。命令信号可经由C/A总线经由命令/地址输入电路105提供到命令解码器115。命令解码器115对命令信号进行解码以产生包含行命令信号ACT的各种内部命令以选择字线和列命令信号读取/写入，例如读取命令或写入命令，以选择位线和测试模式信号。
因此，当发布读取命令并及时向行地址和列地址供应读取命令时，可从通过这些行地址和列地址指定的存储器阵列150中的存储器单元读取读取数据。将读取数据DQ经由读取/写入放大器155和输入/输出电路160从数据端子DQ(数据)、DQS(数据选通)和DM(数据掩蔽)输出到外部。类似地，当发布写入命令并及时向行地址和列地址供应此命令，并且随后将写入数据供应到数据端子DQ、DQS、DM时，写入数据通过输入/输出电路160中的数据接收器接收，并且将写入数据经由输入/输出电路160和读取/写入放大器155供应到存储器阵列150并在通过行地址和列地址指定的存储器单元中写入所述写入数据。
转而解释包含在半导体装置100中的外部端子，相应地向时钟端子CK和/CK供应外部时钟信号和互补的外部时钟信号。外部时钟信号(包含互补的外部时钟信号)可供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK被供应到内部时钟产生器130，并且因此基于接收到的内部时钟信号ICLK产生相位控制内部时钟信号LCLK。虽然并不限于此，但是延迟锁定环路(DLL)电路、工作循环校正(DCC)电路或其组合可被用作内部时钟产生器130。相位控制内部时钟信号LCLK被供应到输入/输出电路160并被用作用于确定读取数据的输出计时的计时信号。在一些实例中，时钟产生器130包含经配置以校正LCLK信号的工作循环的工作循环校正(DCC)电路。DCC可包含电路系统以形成具有经移位相位的多个经分频时钟，并且以从多个经分频时钟产生积分时钟。积分时钟可用于确定工作循环误差，其可用于将校正应用到LCLK信号。
向电源端子供应电源电势VDD和VSS。这些电源电势VDD2和VSS被供应到内部电压产生器电路170。内部电压产生器电路170基于电源电势VDD2和VSS产生各种内部电势VKK、VARY、VPERI及类似者。内部电势VKK主要用于行解码器140中，内部电势VARY主要用于包含在存储器单元阵列150中的感测放大器中，并且内部电势VPERI用于许多其它电路块中。
还向电源端子供应电源电势VDDQ和VSSQ。将这些电源电势VDDQ和VSSQ供应到输入/输出电路160。电源电势VDDQ和VSSQ是相应地与电源电势VDD2和VSS相同的电势。然而，将专用电源电势VDDQ和VSSQ用于输入/输出电路160，以使得由输入/输出电路160产生的电源噪声并不会传播到其它电路块。
图2说明了根据本发明的实施例的延迟锁定环路(DLL)和工作循环校正(DCC)电路DLL/DCC 200的示意性框图。DLL/DCC电路200包含工作循环校正器210、相位检测器220、延迟调整电路230、工作循环检测器240，以及复制电路250。图1的内部时钟产生器130可实施DLL/DCC电路200。
工作循环校正器210可从240接收内部时钟信号ICLK和工作循环误差信号DCE，并且可调整ICLK信号的工作循环以提供工作校正的时钟信号DCCLK。
相位检测器220可从复制电路250接收内部时钟信号ICLK和反馈时钟信号，并且可确定FBCLK信号与ICLK信号之间的相位差。相位检测器220可将相位调整信号提供到延迟调整电路230以基于所确定的相位差调整工作循环经调整的时钟信号DCCLK的相位。相位校正信号可被设置成调整延迟调整电路230的延迟以对准FBCLK和ICLK信号的相位的值。延迟调整电路230可接收DCCLK信号并且可能在输出处提供具有受到来自相位检测器220的相位调整信号控制的相位调整的LCLK信号。在一些实例中，延迟调整电路230包含接通或断开以基于相位调整信号调整穿过延迟调整电路230的传播延迟的组件。
工作循环检测器240可接收LCLK信号且可检测工作循环误差(DCE)并且将DCE信号提供到工作循环校正器210。在一些实例中，工作循环检测器240可包含时钟分频器以基于LCLK信号提供经分频时钟信号(例如，与LCLK信号相比具有较长时钟循环或周期的时钟信号)，并且可使用经分频时钟信号(例如，与LCLK信号相比具有较长时钟循环或周期的时钟信号)来确定DCE。工作循环检测器240可在工作循环检测操作期间执行确定DCE。工作循环检测操作可以受到在工作循环检测器240处接收到的启用窗口信号ENABLE WINDOW控制。也就是说，工作循环检测操作可以针对特定时间周期设置，并且ENABLE WINDOW信号指示何时特定时间周期活跃。在一些实例中，工作循环检测操作可以针对LCLK信号的6、8、10或更多时钟循环设置。ENABLE WINDOW信号可以是从DLL/DCC电路200内的控制电路接收的，或从内部时钟产生器内或半导体装置上的另一电路接收。
复制电路250可接收LCLK信号并且延迟LCKLK信号以将反馈时钟信号FBCLK提供到相位检测器220。复制电路250的传播延迟可对LCLK所分布的下游电路系统的延迟进行建模，例如时钟树、信号线延迟、输入/输出(I/O)电路系统延迟等。
在操作中，DLL/DCC电路200经配置以修改ICLK信号的相位和工作循环以提供LCLK信号使得LCLK信号的相位和工作循环允许与所连接的装置的成功通信。相位检测器220、复制电路250和延迟调整电路230可用于调整ICLK信号的相位，并且工作循环校正器210和工作循环检测器240可调整ICLK信号的工作循环以提供DCCLK信号。
相位检测器220可确定从复制电路250接收的FBCLK信号与ICLK信号之间的相位差，并且可将控制信号提供到延迟调整电路230以基于所确定的相位差调整LCLK信号的相位。通过相位检测器220提供的相位校正信号可基于相位差，并且可被设置成调整复制电路250的延迟以对准FBCLK和ICLK信号的相位的值。复制电路250的传播延迟可对LCLK所分布的下游电路系统的延迟进行建模。
工作循环校正器210可基于DCE信号调整ICLK信号的工作循环以将DCCLK信号提供到延迟调整电路230。工作循环检测器240可分析LCLK以确定工作循环误差并且基于检测到的工作循环误差设置DCE信号。在一些实例中，工作循环检测器240可包含向前或向后移位的移位寄存器以设置DCE信号上的值。在一些实例中，在特定时间周期期间(例如，在工作循环检测操作期间)，例如在上电之后，工作循环检测器240可仅设置/调整DCE信号。工作循环检测器240可接收启用窗口信号ENABLE WINDOW以控制工作循环检测操作。在一些实例中，工作循环检测器240可包含时钟分频器以产生来自LCLK信号的经分频时钟信号，并且工作循环误差可以是基于经分频时钟信号而确定的。与使用具有直接等于LCLK信号的周期的周期的时钟信号相比使用经分频时钟信号来检测工作循环误差可增大检测边界。
图3说明了根据本发明的实施例的工作循环检测器300。工作循环检测器300可包含相位分频器310、积分时钟产生器320、工作循环检测电路330，以及比较电路340以检测LCLK信号的工作循环误差。在一些实例中，图1的内部时钟产生器130和/或图2的工作循环检测器240可包含工作循环检测器300。
相位分频器310接收本地时钟信号LCLK，并且提供经分频时钟信号LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB。LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号可使LCLK信号的周期加倍，但是可以使用其它分频时钟信号倍增器。LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号可包含彼此偏移的相位。举例来说，LCLK2ET信号可以180度从LCLK2EB信号偏移、以90度从LCLK2OT偏移，并且以270程度从LCLK2OB信号偏移。LCLK2EB信号可以-90度从LCLK2OT信号偏移并且以90度从LCLK2OB偏移。LCLK2OT信号可以180度从LCLK2OB信号偏移。
积分时钟产生器320基于LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号产生积分时钟信号A-H，同时设置启用窗口信号ENABLE WINDOW。A-H积分时钟信号可具有与LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号相同的周期。A-H积分时钟信号中的每一个可具有基于LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号中的相应的一个的计时。在一些实例中，ENABLEWINDOW信号可以是针对限定的时间周期设置的，例如6个LCLK时钟循环。
工作循环检测电路330可基于A-H积分时钟信号设置高工作循环信号HF和低工作循环信号LF。工作循环检测电路330可包含受到A-H积分时钟信号控制的上拉和下拉电路。在实例中，上拉电路可以受到A-D积分时钟信号控制并且下拉电路可以受到E-H积分时钟信号控制。比较电路340比较HF和LF信号线以确定工作循环。
在操作中，工作循环检测器300使用LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号以确定工作循环误差。通过使用LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号，检测边界增大，允许工作循环误差的更精确且可靠的检测。相位分频器310提供具有相对于彼此的相移的LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号。在其中LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号是LCLK信号的周期的双倍的实例中，LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号相对于LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号中的另一个以90度相移。
当设置ENABLE WINDOW信号时(例如，在工作循环检测窗口期间)，积分时钟产生器320基于LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号产生积分时钟信号A-H。工作循环检测窗口可在初始化期间出现，例如上电操作的部分。积分时钟信号A-H控制工作循环检测电路330的上拉和下拉电路系统。A-H积分时钟信号中的每一个可具有基于LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号中的相应的一个的计时。在一些实例中，ENABLE WINDOW信号可以是针对限定的时间周期设置的，例如6个LCLK时钟循环。
工作循环检测电路330可基于A-H积分时钟信号设置HF和LF信号。比较电路340可比较HF和LF信号以确定工作循环误差，方法是确定HF信号是高的比率与LF信号是高的比率。如果比率是50％/50％，那么工作循环误差是零。任何其它比率值指示非零工作循环误差。比较电路340可将DCE信号设置成指示工作循环误差的值。
图4A和4B一起说明了根据本发明的实施例的积分时钟产生器电路400。积分时钟产生器电路400可包含图4A的偶数时钟信号产生器404(0)-(3)和4B的奇数信号时钟产生器406(0)-(3)以提供A-H积分时钟信号。在一些实例中，图1的内部时钟产生器130、图2的工作循环检测器240和/或图3的积分时钟产生器320可包含图4A和4B的积分时钟产生器电路400。
转向图4A，偶数时钟信号产生器404(0)-(3)可基于LCLK2ET和LCLK2EB信号以及启用窗口信号EVEN1EN和EVEN2EN产生B、C、E和H积分时钟信号。偶数时钟信号产生器404(0)-(3)各自包含相应的晶体管411(0)-(3)、412(0)-(3)、413(0)-(3)、414(0)-(3)、415(0)-(3)、416(0)-(3)、417(0)-(3)、418(0)-(3)、419(0)-(3)、410(0)-(3)。晶体管411(0)-(3)、412(0)-(3)、413(0)-(3)、414(0)-(3)串联耦合以形成反相器。晶体管415(0)-(3)、416(0)-(3)串联耦合，其中晶体管415(0)-(3)、416(0)-(3)之间的节点耦合到通过晶体管411(0)-(3)、412(0)-(3)、413(0)-(3)、414(0)-(3)形成的反相器的输出。晶体管417(0)-(3)、418(0)-(3)、419(0)-(3)、410(0)-(3)串联耦合以形成反相器，所述反相器具有耦合到通过晶体管411(0)-(3)、412(0)-(3)、413(0)-(3)、414(0)-(3)形成的反相器的输出的输入以及输出以提供相应的B、C、E或H积分时钟信号。逻辑电路431可将LCLK2ET信号提供到偶数时钟信号产生器404(0)-(1)。逻辑电路434可将LCLK2EB信号提供到偶数时钟信号产生器404(2)-(3)。逻辑电路431和434可调整LCLK2ET和LCLK2EB信号的驱动强度以驱动偶数时钟信号产生器404(0)-(3)的电路系统。
除了预充电掩蔽信号PREENF和负偏置温度不稳定性切换启用信号NBTIF之外，逻辑电路430还可基于EVEN2EN信号将启用信号提供到偶数时钟信号产生器404(0)。当B积分时钟信号通过偶数时钟信号产生器404(0)提供时通过逻辑电路430提供的启用信号进行控制。
除了PREENF信号和NBTIF信号之外，逻辑电路432还可基于EVEN1EN信号将启用信号提供到偶数时钟信号产生器404(1)。当E积分时钟信号通过偶数时钟信号产生器404(1)提供时通过逻辑电路432提供的启用信号进行控制。
除了PREENF信号和NBTIF信号之外，逻辑电路433还可基于EVEN2EN信号将启用信号提供到偶数时钟信号产生器404(2)-(3)。当C和H积分时钟信号相应地通过偶数时钟信号产生器404(2)-(3)提供时通过逻辑电路433提供的启用信号进行控制。
转向图4B，奇数时钟信号产生器406(0)-(3)可基于LCLK2OT和LCLK2OB时钟以及启用窗口信号ODD1EN和ODD2EN产生A、D、F和G积分时钟信号。奇数时钟信号产生器406(0)-(3)各自包含相应的晶体管421(0)-(3)、422(0)-(3)、423(0)-(3)、424(0)-(3)、425(0)-(3)、426(0)-(3)、427(0)-(3)、428(0)-(3)、429(0)-(3)、420(0)-(3)。晶体管421(0)-(3)、422(0)-(3)、423(0)-(3)、424(0)-(3)串联耦合以形成反相器。晶体管425(0)-(3)、426(0)-(3)串联耦合，其中晶体管425(0)-(3)、426(0)-(3)之间的节点耦合到通过晶体管421(0)-(3)、422(0)-(3)、423(0)-(3)、424(0)-(3)形成的反相器的输出。晶体管427(0)-(3)、428(0)-(3)、429(0)-(3)、420(0)-(3)串联耦合以形成反相器，所述反相器具有耦合到通过晶体管421(0)-(3)、422(0)-(3)、423(0)-(3)、424(0)-(3)形成的反相器的输出的输入以及输出以提供相应的A、D、F或G积分时钟信号。逻辑电路441可将LCLK2OT信号提供到奇数时钟信号产生器406(0)-(1)。逻辑电路444可将LCLK2OB信号提供到奇数时钟信号产生器406(2)-(3)。逻辑电路441和444可调整LCLK2OT和LCLK2OB信号的驱动强度以驱动奇数时钟信号产生器406(0)-(3)的电路系统。
除了PREENF信号和NBTIF信号之外，逻辑电路440可基于ODD2EN信号将启用信号提供到奇数时钟信号产生器406(0)。当D积分时钟信号通过奇数时钟信号产生器406(0)提供时通过逻辑电路440提供的启用信号控制。
除了PREENF信号和NBTIF信号之外，逻辑电路442可基于ODD1EN信号将启用信号提供到奇数时钟信号产生器406(1)。当F积分时钟信号通过奇数时钟信号产生器406(1)提供时通过逻辑电路442提供的启用信号控制。
除了PREENF信号和NBTIF信号之外，逻辑电路443可基于ODD1EN信号将启用信号提供到奇数时钟信号产生器406(2)。当A积分时钟信号通过奇数时钟信号产生器406(2)提供时通过逻辑电路443提供的启用信号控制。
除了PREENF信号和NBTIF信号之外，逻辑电路445可基于ODD1EN信号将启用信号提供到奇数时钟信号产生器406(3)。当G积分时钟信号通过奇数时钟信号产生器406(3)提供时通过逻辑电路445提供的启用信号控制。
可以进一步参考图6A到6C的时序图描述LCLK时钟信号；LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号；EVEN1EN、EVEN2EN、ODD1EN和ODD2EN启用窗口信号；以及A-H积分时钟信号的示例性相对计时。
图5说明了根据本发明的实施例的工作循环检测电路500。工作循环检测电路500可包含上拉电路510、511、520和521以及下拉电路512、513、522和523以提供HF和LF信号。在一些实例中，图1的内部时钟产生器130、图2的工作循环检测器240和/或图3的工作循环检测电路330可包含工作检测电路500。
当启用时上拉电路510可将电流源耦合到LF信号线。上拉电路510可包含晶体管510(1)-(4)，具有与串联耦合的晶体管510(3)和510(4)的对并联耦合的串联耦合的晶体管510(1)和510(2)的对。B和D积分时钟信号控制上拉电路510。也就是说B积分时钟信号控制晶体管510(1)和510(4)，并且D积分时钟信号控制晶体管510(2)和510(3)。当与单个晶体管对相比启用上拉电路510时B和D积分时钟信号与晶体管510(1)-(4)的交叉耦合可提供更可靠的跃迁。然而，在不脱离本发明的范围的情况下，上拉电路510可通过单个晶体管对来实施(例如，串联耦合的晶体管510(1)和510(2)的对或串联耦合的晶体管510(3)和510(4)的对)。
当启用时上拉电路511可将电流源耦合到LF信号线。上拉电路511可包含晶体管511(1)-(4)，具有与串联耦合的晶体管511(3)和511(4)的对并联耦合的串联耦合的晶体管511(1)和511(2)的对。A和C积分时钟信号控制上拉电路511。也就是说A积分时钟信号控制晶体管511(1)和511(4)，并且C积分时钟信号控制晶体管511(2)和511(3)。当与单个晶体管对相比启用上拉电路511时A和C积分时钟信号与晶体管511(1)-(4)的交叉耦合可提供更可靠的跃迁。然而，在不脱离本发明的范围的情况下，上拉电路511可通过单个晶体管对来实施(例如，串联耦合的晶体管511(1)和511(2)的对或串联耦合的晶体管511(3)和511(4)的对)。
当启用时下拉电路512可将电流阱耦合到LF信号线。下拉电路512可包含晶体管512(1)-(4)，具有与串联耦合的晶体管512(3)和512(4)的对并联耦合的串联耦合的晶体管512(1)和512(2)的对。E和G积分时钟信号控制下拉电路512。也就是说E积分时钟信号控制晶体管512(1)和512(4)，并且G积分时钟信号控制晶体管512(2)和512(3)。当与单个晶体管对相比启用下拉电路512时E和G积分时钟信号与晶体管512(1)-(4)的交叉耦合可提供更可靠的跃迁。然而，在不脱离本发明的范围的情况下，下拉电路512可通过单个晶体管对来实施(例如，串联耦合的晶体管512(1)和512(2)的对或串联耦合的晶体管512(3)和512(4)的对)。
当启用时下拉电路513可将电流阱耦合到LF信号线。下拉电路513可包含晶体管513(1)-(4)，具有与串联耦合的晶体管513(3)和513(4)的对并联耦合的串联耦合的晶体管513(1)和513(2)的对。F和H积分时钟信号控制下拉电路513。也就是说F积分时钟信号控制晶体管513(1)和513(4)，并且H积分时钟信号控制晶体管513(2)和513(3)。当与单个晶体管对相比启用下拉电路513时F和H积分时钟信号与晶体管513(1)-(4)的交叉耦合可提供更可靠的跃迁。然而，在不脱离本发明的范围的情况下，下拉电路513可通过单个晶体管对来实施(例如，串联耦合的晶体管513(1)和513(2)的对或串联耦合的晶体管513(3)和513(4)的对)。
当启用时上拉电路520可将电流源耦合到HF信号线。上拉电路520可包含晶体管520(1)-(4)，具有与串联耦合的晶体管520(3)和520(4)的对并联耦合的串联耦合的晶体管520(1)和520(2)的对。A和B积分时钟信号控制上拉电路520。也就是说A积分时钟信号控制晶体管520(1)和520(4)，并且B积分时钟信号控制晶体管520(2)和520(3)。当与单个晶体管对相比启用上拉电路520时A和B积分时钟信号与晶体管520(1)-(4)的交叉耦合可提供更可靠的跃迁。然而，在不脱离本发明的范围的情况下，上拉电路520可通过单个晶体管对来实施(例如，串联耦合的晶体管520(1)和520(2)的对或串联耦合的晶体管520(3)和520(4)的对)。
当启用时上拉电路521可将电流源耦合到HF信号线。上拉电路521可包含晶体管521(1)-(4)，具有与串联耦合的晶体管521(3)和521(4)的对并联耦合的串联耦合的晶体管521(1)和521(2)的对。C和D积分时钟信号控制上拉电路521。也就是说C积分时钟信号控制晶体管521(1)和521(4)，并且D积分时钟信号控制晶体管521(2)和521(3)。当与单个晶体管对相比启用上拉电路521时C和D积分时钟信号与晶体管521(1)-(4)的交叉耦合可提供更可靠的跃迁。然而，在不脱离本发明的范围的情况下，上拉电路521可通过单个晶体管对来实施(例如，串联耦合的晶体管521(1)和521(2)的对或串联耦合的晶体管521(3)和521(4)的对)。
当启用时下拉电路522可将电流阱耦合到HF信号线。下拉电路522可包含晶体管522(1)-(4)，具有与串联耦合的晶体管522(3)和522(4)的对并联耦合的串联耦合的晶体管522(1)和522(2)的对。F和E积分时钟信号控制下拉电路522。也就是说F积分时钟信号控制晶体管522(1)和522(4)，并且E积分时钟信号控制晶体管522(2)和522(3)。当与单个晶体管对相比启用下拉电路522时F和E积分时钟信号与晶体管522(1)-(4)的交叉耦合可提供更可靠的跃迁。然而，在不脱离本发明的范围的情况下，下拉电路522可通过单个晶体管对来实施(例如，串联耦合的晶体管522(1)和522(2)的对或串联耦合的晶体管522(3)和522(4)的对)。
当启用时下拉电路523可将电流阱耦合到HF信号线。下拉电路523可包含晶体管523(1)-(4)，具有与串联耦合的晶体管523(3)和523(4)的对并联耦合的串联耦合的晶体管523(1)和523(2)的对。G和H积分时钟信号控制下拉电路523。也就是说G积分时钟信号控制晶体管523(1)和523(4)，并且H积分时钟信号控制晶体管523(2)和523(3)。当与单个晶体管对相比启用下拉电路523时G和H积分时钟信号与晶体管523(1)-(4)的交叉耦合可提供更可靠的跃迁。然而，在不脱离本发明的范围的情况下，下拉电路523可通过单个晶体管对来实施(例如，串联耦合的晶体管523(1)和523(2)的对或串联耦合的晶体管523(3)和523(4)的对)。
在工作循环误差检测操作之前530可将HF和LF信号线预充电到预定电压。在一些实例中，预充电电压可以等于VDD与VSS电压之间的电压。540可比较HF和LF信号的电压以确定工作循环误差。工作循环误差可基于HF信号是高的时间与LF信号是高的时间量的比率。540可在DCE信号上提供工作循环误差。540可在图3的比较电路340中实施。
图6A到6C是根据本发明的实施例的用于使用经分频时钟信号确定工作循环误差的示例性时序图600、601和602。图6A的时序图600描绘了具有50％的工作循环的LCLK信号，图6B的时序图601描绘了具有40％的工作循环的LCLK信号，并且图6C的时序图602描绘了具有60％的工作循环的LCLK信号。LCLK信号可对应于图1到4的LCLK信号。经分频时钟信号LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB可对应于图3和4的LCLK2ET、LCLK2EB、LCLK2OT和LCLK2OB信号。启用窗口信号EVEN1EN、EVEN2EN、ODD1EN和ODD2EN可对应于图2到4的启用窗口信号以及EVEN1EN、EVEN2EN、ODD1EN和ODD2EN启用窗口信号。A-H积分时钟信号可对应于图3到5的A-H积分时钟信号。HF和LF信号可对应于图3和5的HF和LF信号。为了清楚起见，在时序图600、601和602中描绘的信号的计时假设不具有传播或跃迁延迟的理想状况。应理解信号之间的计时关系可在其中存在传播和跃迁延迟的非理想设置中变化。时间T1和T5对应于时序图600、601和602中的EVEN1EN信号的跃迁。时间T2和T6对应于时序图600、601和602中的ODD1EN信号的跃迁。时间T3和T7对应于时序图600、601和602中的EVEN2EN信号的跃迁。时间T4和T8对应于时序图600、601和602中的ODD2EN信号的跃迁。
在时间T1，EVEN1EN信号从低逻辑值跃迁到高逻辑值。响应于EVEN1EN信号的跃迁，E积分时钟信号开始切换(例如，基于图4A的偶数逻辑电路404(2))。对于所有三个时序图600、601和602，T1跃迁出现在相同的相对时间。
在时间T2，ODD1EN信号从低逻辑值跃迁到高逻辑值。响应于ODD1EN信号的跃迁，A、F和G积分时钟信号开始切换(例如，基于图4B的奇数逻辑电路406(0)、406(2)和406(3))。对于时序图600、601和602，T2跃迁出现在不同的相对时间，这是因为LCLK信号中的工作循环误差。在时序图601中，T2 ODDEN1信号跃迁与时序图600相比出现的较早，这是因为LCLK信号的较短初始部分。在时序图602中，T2 ODDEN1信号跃迁与时序图600相比出现的较晚，这是因为LCLK信号的较长初始部分。
在时间T3，EVEN2EN信号从低逻辑值跃迁到高逻辑值。响应于EVEN2EN信号的跃迁，B、C和H积分时钟信号开始切换(例如，基于图4A的偶数逻辑电路404(0)、404(1)和404(3))。对于所有三个时序图600、601和602，T3跃迁出现在相同的相对时间。
在时间T4，ODD2EN信号从低逻辑值跃迁到高逻辑值。响应于ODD2EN信号的跃迁，D积分时钟信号开始切换(例如，基于图4B的奇数逻辑电路406(1))。对于时序图600、601和602，T4跃迁出现在不同的相对时间，这是因为LCLK信号中的工作循环误差。在时序图601中，T4 ODDEN1信号跃迁与时序图600相比出现的较早，这是因为LCLK信号的较短初始部分。在时序图602中，T4 ODDEN2信号跃迁与时序图600相比出现的较晚，这是因为LCLK信号的较长初始部分。
在时间T5，EVEN1EN信号从高逻辑值跃迁到低逻辑值。响应于EVEN1EN信号的跃迁，E积分时钟信号停止切换(例如，基于图4A的偶数逻辑电路404(2))。对于所有三个时序图600、601和602，T5跃迁出现在相同的相对时间。
在时间T6，ODD1EN信号从高逻辑值跃迁到低逻辑值。响应于ODD1EN信号的跃迁，A、F和G积分时钟信号停止切换(例如，基于图4B的奇数逻辑电路406(0)、406(2)和406(3))。对于时序图600、601和602，T6跃迁出现在不同的相对时间，这是因为LCLK信号中的工作循环误差。在时序图601中，T6 ODDEN1信号跃迁与时序图600相比出现的较早，这是因为LCLK信号的较短初始部分。在时序图602中，T6 ODDEN1信号跃迁与时序图600相比出现的较晚，这是因为LCLK信号的较长初始部分。
在时间T7，EVEN2EN信号从高逻辑值跃迁到低逻辑值。响应于EVEN2EN信号的跃迁，B、C和H积分时钟信号停止切换(例如，基于图4A的偶数逻辑电路404(0)、404(1)和404(3))。对于所有三个时序图600、601和602，T7跃迁出现在相同的相对时间。
在时间T8，ODD2EN信号从高逻辑值跃迁到低逻辑值。响应于ODD2EN信号的跃迁，D积分时钟信号停止切换(例如，基于图4B的奇数逻辑电路406(1))。对于时序图600、601和602，T8跃迁出现在不同的相对时间，这是因为LCLK信号中的工作循环误差。在时序图601中，T8 ODDEN2信号跃迁与时序图600相比出现的较早，这是因为LCLK信号的较短初始部分。在时序图602中，T8 ODDEN2信号跃迁与时序图600相比出现的较晚，这是因为LCLK信号的较长初始部分。
如时序图600、601和602中所示，当设置启用窗口信号时，HF和LF信号开始基于A-H积分时钟信号使用图5的工作循环检测电路500的上拉电路510、511、520和521和下拉电路512、513、522和523进行切换。在示例性时序图600中，LCLK信号具有50％工作循环，并且HF和LF信号指示50％对50％比率，并且因此没有工作循环误差。在示例性时序图601中，LCLK信号具有40％工作循环，并且HF和LF信号分散，其中LF信号变为大于HF信号，指示工作循环误差。在示例性时序图602中，LCLK信号具有60％工作循环，并且HF和LF信号分散，其中HF信号变为大于LF信号，指示工作循环误差。应了解如果LCLK信号具有工作循环误差，那么HF和LF信号将具有不同的比率。
从前述内容应了解，虽然本文中已出于说明的目的描述了本发明的特定实施例，但是可以在不脱离本发明的精神和范围的情况下进行各种修改。因此，本发明不受除所附权利要求书之外的限制。

Claims (15)

1.一种用于突发发射中的数据发射偏移值的设备，所述设备包括：
工作循环校正器，其经配置以接收输入时钟信号且至少部分地基于工作循环误差信号的电压来调整所述输入时钟信号的工作循环以提供工作循环校正时钟信号，其中基于所述工作循环校正时钟信号产生第一时钟信号；以及
时钟分频器，其经配置以基于所述第一时钟信号提供第二时钟信号以及第三时钟信号，所述第二时钟信号以及所述第三时钟信号中的每一个具有与所述第一时钟信号相比较长的时钟循环并且所述第二时钟信号以及所述第三时钟信号的相位彼此移位；
工作循环检测电路，其包含串联耦合在电压端子与内部节点之间的第一晶体管以及第二晶体管，所述第一晶体管经配置以在其栅极处接收所述第二时钟信号并且所述第二晶体管经配置以在其栅极处接收所述第三时钟信号，其中响应于所述第二时钟信号和所述第三时钟信号，所述第一晶体管和所述第二晶体管经配置以选择性地将所述电压端子耦合到所述内部节点，其中所述工作循环误差信号的所述电压是基于所述内部节点的电压。
2.根据权利要求1所述的设备，其中所述第二时钟信号以及所述第三时钟信号在时钟循环上彼此相等。
3.根据权利要求1所述的设备，其中所述工作循环检测电路进一步包含预充电电路，所述预充电电路经配置以通过不同于通过所述电压端子供应的电压的额外电压对所述内部节点进行预充电。
4.根据权利要求1所述的设备，其中所述时钟分频器进一步经配置以基于所述第一时钟信号产生第四时钟信号以及第五时钟信号，所述第四时钟信号以及所述第五时钟信号中的每一个与所述第一时钟信号相比具有较长时钟循环并且所述第四时钟信号以及所述第五时钟信号的相位彼此移位；以及，
其中所述工作循环检测电路进一步包含平行于所述第一晶体管以及所述第二晶体管串联耦合在所述电压端子与所述内部节点之间的第三晶体管以及第四晶体管，所述第三晶体管经配置以在其栅极处接收所述第三时钟信号并且所述第四晶体管经配置以在其栅极处接收所述第四时钟信号。
5.根据权利要求4所述的设备，其中所述第四时钟信号以及所述第五时钟信号在时钟循环上彼此相等。
6.根据权利要求5所述的设备，其中所述第二时钟信号、所述第三时钟信号、所述第四时钟信号以及所述第五时钟信号的相位是彼此移位的。
7.根据权利要求6所述的设备，其中所述第二时钟信号的所述相位从所述第三时钟信号的所述相位以四分之一移位，所述第三时钟信号的所述相位从所述第四时钟信号的所述相位以四分之一移位，并且所述第四时钟信号的所述相位从所述第五时钟信号的所述相位以四分之一移位。
8.一种用于突发发射中的数据发射偏移值的设备，所述设备包括：
工作循环检测器，其经配置以接收第一时钟信号并且以基于所述第一时钟信号产生多个经分频时钟信号，其中所述多个经分频时钟信号具有与所述第一时钟信号相比较长的周期，其中在工作循环检测操作期间，所述工作循环检测器进一步经配置以基于所述多个经分频时钟信号来确定工作循环误差，其中所述工作循环检测器包含工作循环检测电路，所述工作循环检测电路经配置以基于所述多个经分频时钟信号而接收所述时钟信号并且提供高工作循环信号以及低工作循环信号，其中所述工作循环误差基于所述高工作循环信号以及所述低工作循环信号的值，其中所述工作循环检测电路包括：
第一上拉电路，其经配置以响应于基于所述多个经分频时钟信号而产生的第一积分时钟信号以及第二积分时钟信号而将所述高工作循环信号耦合到第一电压源；
第二上拉电路，其经配置以响应于基于所述多个经分频时钟信号而产生的所述第一积分时钟信号以及第三积分时钟信号而将所述低工作循环信号耦合到所述
第一电压源；
第一下拉电路，其经配置以响应于基于所述多个经分频时钟信号而产生的第四积分时钟信号以及第五积分时钟信号而将所述高工作循环信号耦合到第二电压源；以及
第二下拉电路，其经配置以响应于基于所述多个经分频时钟信号而产生的所述第四积分时钟信号以及第六积分时钟信号而将所述低工作循环信号耦合到所述第二电压源；以及
工作循环校正器，其经配置以基于所述工作循环误差来调整输入时钟信号的工作循环，其中基于所述输入时钟信号产生所述第一时钟信号。
9.根据权利要求8所述的设备，其中所述第一上拉电路包括：
串联耦合在所述第一电压源与所述高工作循环信号之间的第一晶体管以及第二晶体管，其中所述第一晶体管受到所述第一积分时钟信号控制并且所述第二晶体管受到所述第二积分时钟信号控制。
10.根据权利要求9所述的设备，其中所述第一上拉电路进一步包括：
串联耦合在所述第一电压源与所述高工作循环信号之间的第三晶体管以及第四晶体管，其中所述第三晶体管受到所述第二积分时钟信号控制并且所述第四晶体管受到所述第一积分时钟信号控制。
11.根据权利要求9所述的设备，其中所述第一下拉电路包括：
串联耦合在所述第二电压源与所述高工作循环信号之间的第三晶体管以及第四晶体管，其中所述第三晶体管受到所述第四积分时钟信号控制并且所述第四晶体管受到所述第五积分时钟信号控制。
12.一种用于突发发射中的数据发射偏移值的方法，所述方法包括：
基于第一时钟信号提供多个经分频时钟信号，其中所述多个经分频时钟信号具有与第一时钟信号相比较长的周期；
基于所述多个经分频时钟信号确定所述第一时钟信号的工作循环误差，其包含：
基于从所述多个经分频时钟信号产生的积分时钟信号的集合来设置高工作循环信号值；
基于所述积分时钟信号的集合来设置低工作循环信号值；以及
确定设置所述高工作循环信号的时间与设置所述低工作循环信号的时间的比率，其中所述工作循环误差基于所述比率；以及
基于所述工作循环误差调整所述第一时钟信号的工作循环。
13.根据权利要求12所述的方法，其中在工作循环检测操作期间，基于所述多个经分频时钟信号确定所述第一时钟信号的所述工作循环误差。
14.根据权利要求12所述的方法，其进一步包括在设置所述高工作循环信号以及设置所述低工作循环信号之前对所述高工作循环信号以及所述低工作循环信号进行预充电。
15.根据权利要求12所述的方法，其中基于所述积分时钟信号的集合设置所述高工作循环信号值包括使用所述积分时钟信号的集合控制上拉以及下拉电路。
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