JP5494370B2 - 多相クロック生成回路 - Google Patents

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Description

本発明は，多相クロック生成回路に関する。
多相クロック生成回路は，基準クロックから多相のクロックを生成する回路である。無線通信装置内のローカルクロックや，その他の多相のクロックを必要とする装置に内蔵される。
無線通信装置内の高周波回路において，受信した高周波信号をローカルクロックでミキシングして中間周波数またはベースバンドの受信信号を生成することが行われる。このダウンコンバートミキサにおいて，IチャネルとQチャネルとで位相が９０°ずれたローカルクロックが必要になる。そして，それぞれのローカルクロックが差動クロックになると，Iチャネル用のローカルクロックとして位相０°，１８０°のクロックが，Qチャネル用のローカルクロックとして位相９０°，２７０°のクロックが必要になる。
このように，高周波回路において，位相が０°，９０°，１８０°，２７０°の多相クロックを生成するクロック生成回路が必要になる。このようなクロック生成回路は，差動の基準クロックに基づいて分周する１／２分周器を有する。
クロック生成回路については，例えば，特許文献１，２に記載されている。
特開２００２−１７６３５４号公報 特開２００８−１２４９６６号公報
無線通信装置において，受信周波数帯に応じて，ローカルクロックを４相クロックにしたり，８相クロックにしたりする必要が生じる。例えば，非特許文献１，２に記載されているようなハーモニックリジェクションミキサ回路は，８相のローカルクロックを受信信号にミキシングし，ローパスフィルタを通過させることで，希望波の周波数の３倍，５倍の周波数の受信信号が復調されないようにすることができる。ただし，８相のクロック生成回路は，４相のクロック生成回路に比べて消費電流が大きいので，必要な場合に限り８相のクロック生成回路を動作させて，ハーモニックリジェクションミキサ回路を利用することが必要になる。
そこで，本発明の目的は，Ｎ相クロックの生成と２Ｎ相クロックの生成とを切替可能な多相クロック生成回路を提供することにある。
多相クロック生成回路の第１の側面は，基準クロックに同期して０°，９０°の位相の中間クロックを生成する第１の分周器と，
前記０°の中間クロックに同期して０°，９０°の位相の第１群の出力クロックを生成する第２の分周器と，
前記９０°の中間クロックに同期して４５°，１３５°の位相の第２群の出力クロックを生成する第３の分周器と，
前記第１の分周器と第３の分周器との間に設けられ，切替信号に応じて，前記９０°の中間クロックまたは固定値のいずれかを前記第３の分周器に供給するセレクタと，
前記切替信号が２Ｎ相モードのときに，前記第１群の出力クロックと第２群の出力クロックの位相関係にエラーがあるか否かを検出するエラー検出回路と，
前記エラー検出回路が前記エラーを検出したときに前記基準クロックと非同期のタイミングで前記２Ｎ相モードの切替信号を前記セレクタに出力する再リセット回路とを有する。
第１の側面によれば，２Ｎ相モードへの切り替わり時に位相関係にエラーが生じることが防止される。
本実施の形態の多相クロック生成回路を有する無線通信装置の構成図である。 ハーモニックリジェクションミキサ回路を説明する図である。 図１の無線受信装置のミキサ回路の構成図である。 ローカルクロック生成回路の一例を示す図である。 ローカルクロック生成回路の各分周器の構成を示す図である。 分周器の構成例を示す図である。 ローカルクロック生成回路の各クロックの波形図である。 図４のローカルクロック生成回路の動作波形図である。 第１の実施の形態におけるローカルクロック生成回路の構成図である。 第１の実施の形態におけるクロック生成回路の動作を示すフローチャート図である。 第１の実施の形態におけるクロック発生回路のシミュレーション波形図である。 第２の実施の形態におけるクロック発生回路を示す図である。 第３の分周器２８の回路図である。 第２の実施の形態におけるクロック発生回路の動作波形図である。
図１は，本実施の形態の多相クロック生成回路を有する無線通信装置の構成図である。図１には，受信装置の高周波回路が示されている。受信装置は，受信アンテナATで受信した高周波の受信信号を増幅するローノイズアンプLNAと，その増幅された受信信号RFinにローカルクロックLOi,LOqをそれぞれ乗算するミキサ回路MIXi，MIXqと，ミキサ回路の出力のうち低周波信号を通過させるローパスフィルタLPFi，LPFqと，一定の振幅に増幅する可変ゲインアンプVGAi，VGAqとを有する。可変ゲインアンプの出力は，I信号とQ信号のベースバンド信号BB_I, BB_Qとして，図示しない後段のデジタルベースバンド回路に供給され，復調，復号処理などが行われる。
ローカルクロックLOi, LOqは互いに位相が９０°（π／２）異なる高周波クロック信号である。クロック生成回路１０は，図示しないVCOにより生成された基準クロックを分周して，位相が９０°異なるローカルクロックLOi，LOqを生成する。また，ミキサ回路が差動で動作する場合は，クロック生成回路１０は，位相が０°と１８０°の差動のローカルクロックLOiと，位相が９０°と２７０°の差動のローカルクロックLOqとを生成する。
受信信号RFinの周波数がfin，ローカルクロックLOi，LOqの周波数がflとすると，ミキサ回路MIXi，MIXqとローパスフィルタLPFi，LPFqは，周波数fin−flの信号を出力する。したがって，周波数flは受信する希望波の周波数finと同じまたは対応する周波数に設定される。ただし，ローカルクロックLOi，LOqは矩形波であるため，ローカルクロックには，希望波の周波数finの成分に加えて，３次，５次の周波数3fin,5finの成分も含まれる。このように，ローカルクロックに３次，５次の周波数成分3fin，5finが含まれている場合は，ミキサ回路とローパスフィルタは，周波数がfin-flの信号に加えて，周波数が3fin-3fl，5fin-5flの信号も出力する。
もし，周波数finの希望波に加えて，周波数3fin，5finを有する大きなパワーの妨害波を受信している場合は，ミキサ回路とローパスフィルタの出力信号には，周波数fin-flの信号に加えて周波数が3fin-3fl，5fin-5flの信号も含まれる。その結果，希望波の信号に妨害波の雑音が含まれて，正常に復調，復号できない場合がある。
図２は，ハーモニックリジェクションミキサ回路を説明する図である。このハーモニックリジェクションミキサ回路HRMixは，入力信号RFinに第１〜第３の８相信号CK0,CK45,CK90をそれぞれ乗算する第１〜第３の乗算器MIX＿A，MIX_B，MIX_Cと，それら第１〜第３の乗算器MIX＿A，MIX_B，MIX_Cの出力を１：√２：１の比率で利得調整する第１〜第３の利得調整回路GA_A，GA_B，GA_Cと，それらを加算する加算器１２とを有する。
図２中には，入力信号RFinが信号の「１（Hレベル）」の場合の波形が示されている。第１〜第３の８相信号CK0,CK45,CK90は，それぞれ位相が０°，４５°，９０°である。そして，入力信号RFinが「１」であるので，乗算器MIX_A，MIX_B，MIX_Cの出力は，第１〜第３の８相信号CK0,CK45,CK90と同じである。それらを利得調整回路GA_A，GA_B，GA_Cが１：√２：１の比率で利得を調整すると，その加算された信号M1は，図示されるとおり，１周期に６回のレベル変化が発生し，そのレベル変化が１：√２：１：１：√２：１の比率になる。この出力信号M1はより正弦波に近い形状になっている。
この出力信号M1の周波数スペクトラムは，図示されるとおり，８相信号CK0,CK45,CK90の周波数信号の１次高周波成分と高調波成分を含むが，３次及び５次の高調波成分は除去されている。
このことは，ハーモニックリジェクションミキサ回路HRMixは，入力信号RFinに，図２中の出力信号M1の波形の信号を乗算する乗算器と実質的に等価であることを意味する。
したがって，図１のミキサ回路MIXi,MIXqに図２のハーモニックリジェクションミキサ回路を使用すれば，希望波の周波数の３倍周波数成分または５倍周波数成分のないローカルクロック信号LOi,LOqをミキシングしていることと等価になり，ローパスフィルタLPFi,LPFqからは，周波数が3fin-3fl，5fin-5flの信号は出力されない。よって，無線送受信回路内のミキサ回路及びローパスフィルタからなる検波回路の出力から希望波の周波数ｆの３倍，５倍の周波数３ｆ，５ｆの不要波成分をなくすことができる。
そのため，地上波ディジタル放送チューナを内蔵する携帯電話の場合に，地上波デジタル放送の周波数の３倍の周波数と携帯電話の周波数帯とが重なったとしても，放送チューナが携帯電話の受信信号を検波回路によって抽出することはなくなる。ただし，８相クロック信号を生成してハーモニックリジェクションミキサ回路に供給することは，８相クロック生成回路の消費電流の増大を招くので，地上波デジタル放送の受信周波数と携帯電話の受信周波数とが１対３ではない場合は，クロックCK45,CK135,CK224,CK315の生成を停止して，クロックCK0,CK90,CK180,CK270だけ生成することが望ましい。そこで，クロック生成回路を８相モードと４相モードとで切替可能にして，８相クロックが必要な状況でのみクロック生成回路を８相モードにし，８相クロックが必要でない場合はクロック生成回路を４相モードにそれぞれ切り替えることが望ましい。
なお，図２のハーモニックリジェクションミキサ回路では，位相が９０°のローカルクロックでミキシングされる場合は，第１〜第３の乗算器MIX＿A，MIX_B，MIX_Cが入力信号RFinに第１〜第３の８相信号CK90,CK135,CK180をそれぞれ乗算する。
図３は，図１の無線受信装置のミキサ回路の構成図である。図１のミキサ回路MIXi,MIXqに，図２のハーモニックリジェクションミキサ回路を利用した例である。図３中，Iチャネル側のミキサ回路MIXiでは，図２のハーモニックリジェクションミキサ回路の３つのミキサと３つの利得調整回路と加算器には，それぞれ引用番号の最後にｉを付している。そして，３つのセレクタSELは，４相８相切替信号4ph/8phが４相モードを指示する「０」の場合はローカルクロックCK0を選択し，８相モードを指示する「１」の場合は３つのローカルクロックCK0,CK45,CK90を選択する。これらはミキサ回路が単相信号で構成される例である。ミキサ回路が差動信号で構成される場合は，４相モードの場合は，ローカルクロックCK0/CK180が選択され，８相モードの場合は，ローカルクロックCK0/CK180，CK45/CK225，CK90/CK270が選択される。
同様に，Ｑチャネル側のミキサ回路MIXqでは，最後にｑを付している。そして，３つのセレクタSELは，４相８相切替信号4ph/8phが４相モードを指示する「０」の場合はローカルクロックCK90を選択し，８相モードを指示する「１」の場合は３つのローカルクロックCK90,CK135,CK180を選択する。これらもミキサ回路が単相信号で構成される例である。差動信号で構成される場合は，４相モードの場合は，ローカルクロックCK90/CK270が選択され，８相モードの場合は，ローカルクロックCK90/CK270，CK135/CK315，CK180/CK0が選択される。
図４は，ローカルクロック生成回路の一例を示す図である。このローカルクロック生成回路は，差動の基準クロックCKR0,CKR180を生成する電圧制御発振器VCOと，その基準クロックCK0,CK180を１／２分周して基準クロックの１／２周波数の４相の中間クロックCKA0,CKA90,CKA180,CKA270を生成する第１の分周器２０とを有する。これらの中間クロックは，位相が０，９０，１８０，２７０°の関係を有する。
さらに，ローカルクロック生成回路は，これらの４相のクロックCKA0〜CKA270のうち，位相０°と１８０°のクロックCKA0,CKA180を１／２分周して１／２周波数の４相クロックCK0,CK90,CK180,CK270を生成する第２の分周器２６と，位相９０°と２７０°のクロックCKA90,CKA270を１／２分周して１／２周波数の４相クロックCK45,CK135,CK225,CK315を生成する第３の分周器２８とを並列に有する。
したがって，第２の分周器２６のみが分周動作を行い，第３の分周器２８が分周動作を停止すれば，ローカルクロック生成回路は，４相の出力クロックCK0〜CK270を生成する。また，第２，第３の分周器２６，２８が共に分周動作をすれば，ローカルクロック生成回路は，８相の出力クロックCK0〜CK315を生成する。
第１のセレクタ２２は，セレクト信号が常時４相「０」に固定され，中間クロックCKA0,CKA180を選択して第３の分周器２６に供給している。一方，第２のセレクタ２４は，４相８相切替信号4ph/8phが４相「０」の場合は，電源VDD（Hレベル）及びグランドGND（Lレベル）を選択し，８層「１」の場合は，中間クロックCKA90,CKA270を選択している。そして，４相８相切替信号4ph/8phが４相「０」の場合は，第２のセレクタ２４はH,Lの固定値を選択して出力するので，第３の分周器２８の分周動作は停止し低消費電力モード状態になる。一方，４相８相切替信号4ph/8phが８相「１」の場合は，第２のセレクタ２４は中間クロックCKA90,CKA270を選択して第３の分周器２８に出力し，分周動作をさせる。
なお，第１のセレクタ２２は，セレクト信号が常時「０」に固定されているので選択動作は行っていない。しかし，第２の分周器２６が生成する出力クロックのタイミングを，第３の分周器２８が生成する出力クロックのタイミングと一致させるために，第１のセレクタ２２が設けられている。しかも，第１のセレクタ２２は，第２のセレクタ２４と同様に，電源VDD（Hレベル）及びグランドGND（Lレベル）の２つの入力端子と，セレクト信号端子とを有する。これにより，第１，第２のセレクタ２２，２４による遅延特性が一致し，第２，第３の分周器２６，２８が生成するクロックのタイミングを整合させることができる。
図３，図４において，４相８相切替信号4ph/8phを４相モードの「０」に設定すると，図４のローカルクロック生成回路１０では，第３の分周器２８が停止し，第２の分周器２６が４相のクロックCK0,CK90,CK180,CK270を出力する。それに伴い，図３のミキサ回路MIXi,MIXqは，単相信号構成ならローカルクロックCK0,CK90をそれぞれ供給され，差動信号構成ならローカルクロックCK0,CK180とCK90,CK270をそれぞれ供給され，通常のミキサとしてミキシングを行う。
一方，４相８相切替信号4ph/8phを８相の「１」に設定すると，図４のローカルクロック生成回路１０では，第１，第２，第３の分周器２８が動作し，第２の分周器２６が４相のクロックCK0,CK90,CK180,CK270を，第３の分周器２８が４相のクロックCK45,CK135,CK225,CK315をそれぞれ出力する。それに伴い，差動信号構成であれば，図３のミキサ回路MIXiはローカルクロックCK0/CK180，CK45/CK225，CK90/CK270を，ミキサ回路MIXqはローカルクロックCK90/CK270，CK135/CK315，CK180/CK0をそれぞれ供給され，ハーモニックリジェクションミキサ回路としてミキシングを行う。この場合は，ミキシングされた出力信号IF_I,IF_qがローパスフィルタを通過すると，ローカルクロックの３次，５次の周波数に対応する妨害波の成分は含まれない，または抑制される。
図５は，ローカルクロック生成回路の各分周器の構成を示す図である。ここでは差動信号で構成された例を示す。第１の分周器２０は，電圧制御発振器VCOが生成する差動の基準クロックCKR0,CKR180をそれぞれクロック端子に入力するフリップフロップ３０，３２を有し，フリップフロップ３０の差動出力は，フリップフロップ３２の差動のデータ入力にそれぞれ入力され，フリップフロップ３２の差動出力は，反転してフリップフロップ３０の差動のデータ入力にそれぞれ入力される。それにより，第１の分周器２０は，基準クロックCKR0,CKR180に同期して分周動作を行い，フリップフロップ３０が中間クロックCKA90,CKA270を，フリップフロップ３２が中間クロックCKA0,CKA180をそれぞれ出力する。
第２の分周器２６も，第１の分周器と同様に，フリップフロップ３４，３６を有し，リング状に接続されている。そして，フリップフロップ３４は中間クロックCKA0に同期して入力信号をラッチし，フリップフロップ３６は中間クロックCKA180に同期して入力信号をラッチする。そして，フリップフロップ３４はクロックCK0,CK180を出力し，フリップフロップ３６はクロックCK90,CK270を出力する。
第３の分周器２８も，第１，第２の分周器と同様に，フリップフロップ３８，４０を有し，リング状に接続されている。そして，フリップフロップ３８は中間クロックCKA90に同期して入力信号をラッチし，フリップフロップ４０は中間クロックCKA270に同期して入力信号をラッチする。そして，フリップフロップ３８はクロックCK45,CK225を出力し，フリップフロップ４０はクロックCK135,CK315を出力する。第３の分周器２８は，中間クロックCKA90,CKA270が変化しない場合は，各フリップフロップ３８，４０は入力信号をラッチしないので，分周動作は行わない。
図６は，分周器の構成例を示す図である。図６には，第２の分周器２６の構成が示されている。第１，第３の分周器２０，２８も同様の構成であり，中間クロックCKAと出力クロックCKの位相が異なるのみである。
分周器２６では，フリップフロップ３４は，中間クロックCKA0によりオンオフ制御されるスイッチSW1,SW2を介して電源VDDとグランドGNDに接続されたインバータ５０と，同様にスイッチSW3とSW4を介して電源VDDとグランドGNDに接続されたインバータ５１とからなる入力部と，インバータ５２，５３からなるラッチ部とを有する。このラッチ部のインバータは，中間クロックCKA0の逆相のクロックCKA180でオンオフ制御されるスイッチSW5〜SW8を介して接続される。
上記のスイッチは，クロックがHレベルのとき導通しLレベルのとき非導通になる。従って，フリップフロップ３４では，クロックCKA0がHレベル（CKA180=L）の時に入力端子D,XDの信号を取り込み，クロックCKA0がLレベル（CKA180=H）の時に取り込んだ信号をラッチする。
フリップフロップ３６もフリップフロップ３４と同じ構成である。ただし，インバータ５４，５５の入力部は中間クロックCKA180のHレベル（CKA0=L）に同期して入力端子D，XDの信号を取り込み，インバータ５６，５７のラッチ部はCKA180のLレベル（CKA0=H）の時にラッチする。
フリップフロップ３４の出力端子Q,XQはフリップフロップ３６の入力端子D,XDに接続され，さらに，フリップフロップ３６の出力端子Q,XQは，フリップフロップ３４の入力端子XD,Dに接続され，フリップフロップ３４，３６でリングオシレータを構成している。そして，両フリップフロップの各出力端子Q,XQに，図示した８相クロックのCK0,CK90,CK180,CK270が生成される。
他の第１，第３の分周器２０，２８も同じ回路構成であり，入力クロックと生成される出力クロックだけが異なる。
図７は，ローカルクロック生成回路の各クロックの波形図である。基準クロックCKR0と図示しない基準クロックCKR180から，４相の中間クロックCKA0〜CKA270が生成される。さらに，中間クロックCKA0〜CKA270から，８相のローカルクロックCK0〜CK315が生成される。中間クロックの周波数は基準クロックの１／２であり，ローカルクロックの周波数は中間クロックの１／２である。
中間クロックは基準クロックの１／２周波数であるので，中間クロックの位相０°，９０°は，基準クロックの０°，１８０°に対応する。同様に，出力クロックは中間クロックの１／２周波数であるので，出力クロックの位相０°，４５°，９０°，１３５°，１８０°は，中間クロックの０°，９０°，１８０°，２７０°に対応する。
図８は，図４のローカルクロック生成回路の動作波形図である。図４のローカルクロック生成回路では，４相８相切替信号4ph/8phが４相モードの０（Lレベル）になると，セレクタ２４がHとLを選択し，第３の分周器２８は停止し，第２の分周器２６が４相クロックCK0〜CK270を生成する。一方，４相８相切替信号4ph/8phが８相モードの１（Hレベル）になると，セレクタ２４が中間クロックCKA90,CKA270を選択し，第３の分周器２８は分周動作を行い，両分周器２６，２８が８相クロックCK0〜CK270,CK45〜CK315をそれぞれ生成する。
図８によれば，クロックCK0は中間クロックCKA0と位相同期で周波数が１／２であり，クロックCK45は中間クロックCKA90と位相同期で周波数が１／２であることがわかる。そして，４相８相切替信号4ph/8phが４相モードの０（Lレベル）になれば，セレクタ２４の出力がHレベルになりクロックCK45が反転し，４相８相切替信号が８相モードの１（Hレベル）になれば，セレクタ２４の出力がそのタイミングでの中間クロックCKA90，CKA270になり，次に中間クロックCKA90の立ち上がりタイミングでクロックCK45が反転する。
さらに，中間クロックCK90の立ち上がりエッジｔ１〜ｔ８後の各周期のうち，奇数周期Toddと偶数周期Tevenに応じて，クロックCK45はHレベルとLレベルを交互に繰り返す。
そこで，図８（Ａ），（Ｂ）には，中間クロックCKA90がLレベルの時に４相８相切替信号4ph/8phがLレベルになり，クロックCK45が強制的にHレベルにされることが示されている。さらに，図８（Ａ），（Ｂ）には，４相８相切替信号4ph/8phがHレベルになるタイミングが奇数周期Toddの場合（Ａ）と，偶数周期の場合（Ｂ）とが示されている。
図８（Ａ）の奇数周期Toddでの８相への切替の場合は，その後の時間ｔ６での中間クロックCKA90の立ち上がりエッジでクロックCK45がLレベルになり，その後，時間ｔ７でHレベルになっている。この場合は，クロックCK45はクロックCK0の４５°の位相になっている。つまり，第３の分周器２８が第１群の出力クロックCK0,CK90,CK180,CK270と正常な位相関係を持つ第２分の出力クロックCK45,CK135,CK225,CK315を生成している。
一方，図８（Ｂ）の偶数周期Tevenでの８相への切替の場合は，その後の時間ｔ７での中間クロックCKA90の立ち上がりエッジでクロックCK45がLレベルになり，次の時間ｔ８でHレベルになっている。この場合は，クロックCK45はクロックCK0の１３５°の位相になっている。つまり，第３の分周器２８は第１群の出力クロックと適切でない位相関係の第２群の出力クロックCK45,CK135,CK225,CK315を生成している。
上記の関係によれば，中間クロックCKA90がHレベルのときに４相８相切替信号4ph/8phがLレベルになると，クロックCK45は反転しないので，４相８相切替信号4ph/8phがHレベルになるタイミングが偶数周期の場合に第３の分周器２８は不適切な位相でクロックを生成し，奇数周期の場合に適切な位相でクロックを生成する。
上記のように，図４のローカルクロック生成回路は，４相８相切替信号4ph/8phの８相モードへの切り替わりタイミングによっては，第３の分周器２８が適切な位相で出力クロックを生成する場合と，不適切な位相で出力クロックを生成する場合とがあることが理解できる。
そこで，本実施の形態にかかるローカルクロック生成回路は，４相８相切替信号4ph/8phのタイミングによらずに，第３の分周器２８に適切な位相でクロックを生成させる。
［第１の実施の形態］
図９は，第１の実施の形態におけるローカルクロック生成回路の構成図である。このクロック生成回路は，図４と同様に，基準クロックCKR0,CKR180を生成する電圧制御発振器VCOと，基準クロックCKR0,CKR180に同期して０°，９０°，１８０°，２７０°の位相の中間クロックCKA0,CKA90,CKA180,CKA270を生成する第１の１／２分周器２０と，０°，１８０°の中間クロックCKA0,CKA180に同期して０°，９０°，１８０°，２７０°の位相の第１群の出力クロックCK0,CK90,CK180,CK270を生成する第２の１／２分周器２６と，９０°，２７０°の中間クロックCKA90,CKA270に同期して４５°，１３５°，２２５°，３１５°の位相の第２群の出力クロックCK45,CK135,CK225,CK315を生成する第３の１／２分周器２８と，セレクタ２２，２４とを有する。
セレクタ２４は，第１の分周器２０と第３の分周器２８との間に設けられ，４相８相切替信号4ph/8phに応じて，９０°，２７０°の中間クロックCKA90,CKA270または差動の固定値H,Lのいずれかを第３の分周器２８に供給する。セレクタ２２は，第１の分周器２０と第２の分周器２６との間に設けられ，４相８相切替信号4ph/8phにかかわらず，常時０°，１８０°の中間クロックCKA0,CKA180を第２の分周器２６に供給する。セレクタ２２は，セレクタ２４と同様にH,Lレベルに接続された入力端子と，セレクト信号に応じて入力端子を選択する回路を有し，セレクタ２４と同じ遅延特性を有する。つまり，セレクタ２２は，入力端子を切り替えて選択することはないがセレクタ２４と同じ回路構成を有するダミーセレクタである。
さらに，クロック生成回路は，供給される４相８相切替信号EN8MODEが８相モード（Hレベル）のときに，第１群の出力クロックと第２群の出力クロックの位相関係にエラーがあるか否かを検出するエラー検出回路６４を有する。この第１群の出力クロックは例えばCK0であり，第２群の出力クロックは例えばCK45である。この場合は，CK0がHに立ち上がった後にCK45がHに立ち上がったときに，正常な位相関係（図８（Ａ）の状態）にあり，CK0がLに立ち下がった後にCK45がHに立ち上がったときに，エラー状態の位相関係（図８（Ｂ）の状態）になる。
図８において説明したとおり，セレクタ２４に入力される４相８相切替信号4ph/8phの８相モードのタイミングに応じて，第１，第２群の出力クロックが正常な位相関係になる場合とエラー状態の位相関係になる場合のいずれかが発生する。したがって，第１群の出力クロックと第２群の出力クロックとがCK0,CK45以外の他の組み合わせであっても，上記の２つの状態を区別して検出することができる。
さらに，クロック生成回路は，エラー検出回路６４がエラーを検出したとき（XQ=H）に基準クロックと非同期のタイミングで８相モードの４相８相切替信号4ph/8phをセレクタ２４に出力する再リセット回路６６を有する。また，再リセット回路６６は，供給される４相８相切替信号EN8MODEが８相モード（Hレベル）に切り替わったときに，８相モードの４相８相切替信号4ph/8ph（Hレベル）をセレクタ２４に出力して第３の分周器２８の動作を開始させる。さらに，再リセット回路６６は，その後，供給される４相８相切替信号EN8MODEが８相モード（Hレベル）の間，エラー検出回路６４がエラーを検出するたびに，基準クロックに非同期のタイミングで８相モードの４相８相切替信号4ph/8phをセレクタ２４に出力し，第３の分周器２８が適正な位相で出力クロックを生成するまで４相モードから８相モードへの切替動作を繰り返す。つまり，８相モードへのリセット動作を繰り返す。
エラー検出回路６４は，一例として，データ入力端子に第１群の出力クロックCK0を，クロック入力端子CKに第２群の出力クロックCK45を入力し，CK45=HのタイミングでCK0=Hであれば正常状態XQ=Lを，CK45=HのタイミングでCK0=Lであればエラー状態XQ=Hをそれぞれ出力する。
そして，再リセット回路６６は，偶数個のインバータ群６８とNANDゲート７０とからなる発振器７２を有し，発振器７２は，エラー検出状態XQ=Hの間，基準クロックCKRに非同期で第１群の出力クロックよりも低周波数の信号を発振する。発振器７２は，正常状態XQ=Lの間は，発振せず，信号S70はHレベル固定になり，ANDゲート７４は，供給される４相８相切替信号EN8MODEを，４相８相切替信号4ph/8phとしてセレクタ２４に出力する。また，発振器７２は，エラー状態XQ=Hの間は発振し，基準クロックと非同期に生成される再リセット信号S70が，ANDゲート７４からセレクタ２４に，４相８相切替信号4ph/8phとして出力される。
また，第２，第３の分周器２６，２８の出力クロックは，それぞれバッファ６０，６２に入力され，出力クロックCK0〜CK315の遅延特性が同等にされている。
図１０は，第１の実施の形態におけるクロック生成回路の動作を示すフローチャート図である。以下，このフローチャート図に沿って，このクロック生成回路の動作を説明する。
まず，エラー検出回路６４は，供給される４相８相切替信号EN8MODEの４相モード（Lレベル）でセット（初期化）され，エラー検出出力XQがLレベル（正常状態）に，NANDゲート７０の出力S70である再リセット回路出力S70がHレベルになる（S10）。
供給される４相８相切替信号EN8MODEが８相モード（Hレベル）になると（S12），再リセット回路６６のANDゲート７４は，その供給される４相８相切替信号EN8MODEの８相モード（Hレベル）を通過させセレクタ２４に４相８相切替信号4ph/8phとして出力する。この４相８相切替信号4ph/8phの８相モード（Hレベル）がセレクタ２４に供給されると，セレクタ２４は，差動の固定値H,Lレベルから，中間クロックCKA90,CKA270に切替えて，第３の分周器２８に出力する。これに応答して，第３の分周器２８は，第２群の出力クロックCK45〜CK315の生成を開始する（S14）。
その後，出力クロックCK45の立ち上がりに応答して（S16），エラー検出回路６４は，出力クロックCK0がHレベルからLレベルかを検出する（S18）。位相が正常状態であればエラー検出信号XQはXQ=Lになり，エラー状態であればXQ=Hになる。
エラー状態XQ=Lの場合は（A），エラー検出回路出力XQ=Hとなるため（S20），発振器７２が発振を開始し，再リセット回路出力S70がHレベルからLレベルに切り替わると，セレクタ２４が差動の固定値H,Lレベルを出力し，第３の分周器２８が一旦停止する（S22）。この間，出力クロックCK45は変化しないので，エラー検出回路出力XQはエラー状態XQ=Hを維持する（S24）。さらに，発振器７２の発振動作により，再リセット回路出力S70がLレベルからHレベルに切り替わると，４相８相切替信号4ph/8phの８相モード（Hレベル）としてセレクタ２４に供給される。それにより，４相モードから８相モードへの再リセット動作が行われる。
そして，フローチャート中のCに示されるとおり，第３の分周器２８は，分周動作を再開し（S14），CK45＝Hに応答してエラー検出回路６４が位相が正常かエラー状態かをチェックする（S16,S18）。その後の動作は，前述と同じである。
再リセット回路６６内の発振器７２は，基準クロックCKRとは非同期の信号を発生するので，再リセット動作のトリガとなる再リセット回路出力S70のHからLレベルへのタイミングと，LレベルからHレベルへのタイミングは，第１群の出力クロックCK0〜CK270のタイミングとは非同期である。したがって，再リセット回路出力S70によって第３の分周器２８のリセット動作を繰り返せば，第３の分周器２８が正常な位相関係の出力クロックCK45〜CK315を出力することが必ず起きる。一旦正常な位相関係の出力クロックCK45が発生すると，エラー検出回路６４は，その出力XQをXQ=Lにし（S28），再リセット回路６６の発振器７２は停止し，その出力S70はHレベルに保たれる（S30）。
図１１は，第１の実施の形態におけるクロック発生回路のシミュレーション波形図である。図１１中には，セレクタ２４に供給される４相８相切替信号4ph/8phと，出力クロックCK0,CK45と，エラー検出回路６４の正相出力Qとが示されている。時間ｔ１１での４相８相切替信号4ph/8phのLレベルからHレベルへの立ち上がりに応答して，第３の分周器２８は分周動作を開始したが，出力クロックCK0とCK45との位相関係がエラー状態であることが検出されている。さらに，時間ｔ１２でも４相８相切替信号4ph/8phのLレベルからHレベルへの立ち上がりに応答して，第３の分周器２８は分周動作を開始したが，CK0とCK45との位相関係がエラー状態であることが検出されている。
そして，時間ｔ１３では第３の分周器２８が正常な位相関係で分周動作を行い，エラー検出回路６４の正相出力QがHになる（XQ=L），再リセット回路６６の発振器７２は停止し，クロック発生回路は，８相モード状態を維持する。
以上の通り，第１の実施の形態におけるクロック発生回路は，供給される４相８相切替信号EN8MODEの８相モード（Hレベル）に応答して，第３の分周器２８が分周動作を開始して，第２群の出力クロックCK45〜CK315の発生開始する。その後，第１群の出力クロックCK0〜CK270と第２群の出力クロックCK45〜CK315との位相関係がエラー状態の場合は，再リセット回路が４相８相切替信号4ph/8phを再度４相モード（Lレベル）と８相モード（Hレベル）にトグルし，第３の分周器２８を再度８相モードにリセットする。この第３の分周器２８の再リセット動作は，出力クロックの位相関係が正常状態になるまで繰り返される。
したがって，クロック発生回路は，４相モードから８相モードへの切り替わりで位相関係がエラー状態になっても，正常状態になるまでリセットされる。さらに，クロック発生回路は，何らかの要因により発生するノイズによって，位相関係がエラー状態になっても，正常状態になるまでリセットされる。
［第２の実施の形態］
図１２は，第２の実施の形態におけるクロック発生回路を示す図である。このクロック生成回路は，第１の実施の形態と同様に，電圧制御発振器VCOと，第１，第２，第３の分周器２０，２６，２８と，セレクタ２２，２４と，バッファ群６０，６２とを有する。そして，クロック生成回路は，切替信号供給回路８０を有し，切替信号供給回路８０は，供給される４相８相切替信号EN8MODEを，第１群の出力クロックCK0〜CK270のタイミングで，セレクタ２４に出力するとともに，第３の分周器２８のリセット端子RSTにも出力して第３の分周器をリセットする。
図１２の例では，切替信号供給回路８０は，供給される４相８相切替信号EN8MODEを，出力クロックCK270のLレベルからHレベルへの立ち上がりエッジに同期して，セレクタ２４に出力している。ただし，出力クロックの周波数とバッファ６０や切替信号供給回路８０やセレクタ２４の動作遅延時間との関係で，最適な出力クロックCK0〜CK270のいずれかが選択されてもよい。
図１３は，第３の分周器２８の回路図である。第３の分周器２８は，リセット端子RSTを有する。リセット端子RSTにHレベルの信号が供給されたときに，第３の分周器２８はリセットされる。そのため，図６の分周器の回路に加えて，セレクタ８１〜８５が設けられている。スイッチSW1〜SW18は，制御信号がHレベルで導通し，Lレベルで非導通になる。
リセット端子RSTがHレベル「１」になると，セレクタ８１はVDD（Hレベル）を選択し，セレクタ８２はGND(Lレベル)を選択し，インバータ５０はHレベルを，インバータ５１はLレベルをそれぞれ出力する。このとき，セレクタ８５はGND(Lレベル)を選択し，ラッチ回路を構成するインバータ５２，５３のスイッチSW5〜SW8はオフ状態にされる。これがリセット状態である。
図１４は，第２の実施の形態におけるクロック発生回路の動作波形図である。図１２のクロック生成回路では，切替信号供給回路８０が，第２の分周器２６が生成する第１群の出力クロックのうちクロックCK270がHレベルのときに，供給される４相８相切替信号EN8MODEの４相モード（Lレベル）と８相モード（Hレベル）とを，４相８相切替信号4ph/8phとしてセレクタ２４に供給する。また，４相８相切替信号4ph/8phが８相モード（Hレベル）の場合には，第３の分周器２８がリセットされる。
図１４の例では，時間ｔ４，ｔ５の間のタイミングで，供給される４相８相切替信号EN8MODEがLレベルにされ，その時出力クロックCK270がHレベルであるため，切替信号供給回路８０は即４相８相切替信号4ph/8phをLレベルにしている。これにより，第３の分周器２８の分周動作が停止する。図１４の例では分周動作の停止で，出力クロックCK45はLレベルにされている。
そして，時間ｔ５，ｔ６の間のタイミングで，供給される４相８相切替信号EN8MODEがHレベルになっているが，時間ｔ６後のクロックCK270の立ち上がりエッジに同期して，切替信号供給回路８０が，４相８相切替信号4ph/8phをHレベルにしている。これに応答して，第３の分周器２８はリセットされるとともに分周動作を開始している。このリセットにより，出力クロックCK45はLレベルにリセットされる。そして，その後の時間ｔ７の中間クロックCKA90の立ち上がりエッジに同期して出力クロックCK45がHレベルにされ，その後，分周動作にしたがって，中間クロックCKA90の奇数番目t7,t9〜の立ち上がりエッジに同期して，出力クロックCK45が立ち上がり，偶数番目t8〜の立ち上がりエッジに同期して出力クロックCK45が立ち下がっている。
第２の実施の形態では，クロックの速度（周波数）と回路の遅延特性td1とに合わせて，４相８相切替信号4ph/8phのタイミングを決める第１群の出力クロックとしてクロックCK270を選択している。これにより，８相モードへの切替時に，出力クロックCK45の立ち上がりタイミングを奇数番目の周期の開始時間ｔ７に整合させることができる。その結果，第３の分周器２８は，正常な位相関係で第２群の出力クロックCK45〜CK315を生成することができる。
ただし，第１の実施の形態のように，何らかの要因で第２群の出力クロックCK45,CK135,CK225,CK315と第１群の出力クロックCK0〜CK270との位相関係がエラー状態になった場合は，正常な位相関係にリセットすることはできない。
以上のとおり，第２の実施の形態にかかるクロック生成回路は，第１群の出力クロックのタイミングに同期して，供給される４相８相切替信号EN8MODEの８相モード（Hレベル）を，セレクタ２４と第３の分周器２８のリセット端子に供給する。これにより，第３の分周器２８はリセット動作により出力クロックCK45をLレベルにリセットした後，中間クロックCKA90の奇数周期の開始時のタイミングで出力クロックCK45をHレベルにすることができ，正常な位相関係で分周動作を開始することができる。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
基準クロックに同期して０°，９０°の位相の中間クロックを生成する第１の分周器と，
前記０°の中間クロックに同期して０°，９０°の位相の第１群の出力クロックを生成する第２の分周器と，
前記９０°の中間クロックに同期して４５°，１３５°の位相の第２群の出力クロックを生成する第３の分周器と，
前記第１の分周器と第３の分周器との間に設けられ，切替信号に応じて，前記９０°の中間クロックまたは固定値のいずれかを前記第３の分周器に供給するセレクタと，
前記切替信号が２Ｎ相モードのときに，前記第１群の出力クロックと第２群の出力クロックの位相関係にエラーがあるか否かを検出するエラー検出回路と，
前記エラー検出回路が前記エラーを検出したときに前記基準クロックと非同期のタイミングで前記２Ｎ相モードの切替信号を前記セレクタに出力する再リセット回路とを有する多相クロック生成回路。
（付記２）
付記１において，
前記再リセット回路は，供給される切替信号が前記２Ｎ相モードに切り替わったときに，当該２Ｎ相モードの切替信号を前記セレクタに出力し，その後，前記供給される切替信号が前記２Ｎ相モードの間，前記エラー検出回路がエラーを検出するたびに，前記非同期のタイミングで前記２Ｎ相モードの切替信号を前記セレクタに出力する多相クロック生成回路。
（付記３）
付記２において，
前記再リセット回路は，前記出力クロックより低周波数で前記基準クロックと非同期の再リセット信号を生成する発振器を有し，前記エラー検出回路がエラーを検出している間は，前記再リセット信号のタイミングで前記２Ｎ相モードの切替信号を前記セレクタに出力する多相クロック生成回路。
（付記４）
付記１乃至３のいずれかにおいて，
前記エラー検出回路は，前記供給される切替信号が前記２Ｎ相モードの間，前記第１群の出力クロックのHまたはLレベルを，前記第２群の出力クロックのタイミングに応じて検出する多相クロック生成回路。
（付記５）
付記１乃至４のいずれかにおいて，
さらに，前記第１の分周器と第２の分周器との間に設けられ，前記切替信号にかかわらず，前記０°の中間クロックを前記第２の分周器に供給するダミーセレクタを有する多相クロック生成回路。
（付記６）
付記５において，
前記ダミーセレクタは，前記固定値を入力する入力端子を有する多相クロック生成回路。
（付記７）
付記１乃至４のいずれかにおいて，
さらに，前記第２，第３の分周器が生成する前記第１群及び第２群の出力クロックを入力するバッファ群を有する多相クロック生成回路。
（付記８）
基準クロックに同期して０°，９０°の位相の中間クロックを生成する第１の分周器と，
前記０°の中間クロックに同期して０°，９０°の位相の第１群の出力クロックを生成する第２の分周器と，
前記９０°の中間クロックに同期して４５°，１３５°の位相の第２群の出力クロックを生成する第３の分周器と，
前記第１の分周器と第３の分周器との間に設けられ，切替信号に応じて，前記９０°，２７０°の中間クロックまたは固定値のいずれかを前記第３の分周器に供給するセレクタと，
供給される切替信号を，前記第１群の出力クロックのタイミングで，前記セレクタに出力するとともに，前記第３の分周器のリセット端子に出力して前記第３の分周器をリセットする切替信号供給回路とを有する多相クロック生成回路。
（付記９）
付記８において，
さらに，前記第１の分周器と第２の分周器との間に設けられ，前記切替信号にかかわらず，前記０°の中間クロックを前記第２の分周器に供給するダミーセレクタを有する多相クロック生成回路。
（付記１０）
付記９において，
前記ダミーセレクタは，前記固定値を入力する入力端子を有する多相クロック生成回路。
（付記１１）
付記８において，
さらに，前記第２，第３の分周器が生成する前記第１群及び第２群の出力クロックを入力するバッファ群を有する多相クロック生成回路。
（付記１２）
付記１乃至１１のいずれかにおいて，
前記第１の分周器は，０°，９０°の位相の中間クロックに加えて，１８０°，２７０°の位相の中間クロックを生成し，
前記第２の分周器は，０°，９０°の位相の出力クロックに加えて，１８０°，２７０°の位相の出力クロックを生成し，
さらに，前記第３の分周器は，４５°，１３５°の位相の出力クロックに加えて，２２５°，３１５°の位相の出力クロックを生成し，
前記第３の分周器が分周動作を停止したときに，Ｎ相の出力クロックが生成され，分周動作を行うときに，２Ｎ相の出力クロックが生成される多相クロック生成回路。
VCO:電圧制御発振器 CKR0,CKR180:基準クロック
２０：第１の分周器 CKA0〜CKA270:中間クロック
２２，２４：セレクタ ２６，２８：第２，第３の分周器
CK0〜CK315：８相の出力クロック ６４：エラー検出回路
６６：再リセット回路

Claims (5)

  1. 基準クロックに同期して０°，９０°の位相の中間クロックを生成する第１の分周器と，
    前記０°の中間クロックに同期して０°，９０°の位相の第１群の出力クロックを生成する第２の分周器と，
    前記９０°の中間クロックに同期して４５°，１３５°の位相の第２群の出力クロックを生成する第３の分周器と，
    前記第１の分周器と第３の分周器との間に設けられ，切替信号に応じて，前記９０°の中間クロックまたは固定値のいずれかを前記第３の分周器に供給するセレクタと，
    前記切替信号が２Ｎ相モードのときに，前記第１群の出力クロックと第２群の出力クロックの位相関係にエラーがあるか否かを検出するエラー検出回路と，
    前記エラー検出回路が前記エラーを検出したときに前記基準クロックと非同期のタイミングで前記２Ｎ相モードの切替信号を前記セレクタに出力する再リセット回路とを有する多相クロック生成回路。
  2. 請求項１において，
    前記再リセット回路は，供給される切替信号が前記２Ｎ相モードに切り替わったときに，当該２Ｎ相モードの切替信号を前記セレクタに出力し，その後，前記供給される切替信号が前記２Ｎ相モードの間，前記エラー検出回路がエラーを検出するたびに，前記非同期のタイミングで前記８相モードの切替信号を前記セレクタに出力する多相クロック生成回路。
  3. 請求項２において，
    前記再リセット回路は，前記出力クロックより低周波数で前記基準クロックと非同期の再リセット信号を生成する発振器を有し，前記エラー検出回路がエラーを検出している間は，前記再リセット信号のタイミングで前記２Ｎ相モードの切替信号を前記セレクタに出力する多相クロック生成回路。
  4. 請求項１乃至３のいずれかにおいて，
    前記エラー検出回路は，前記供給される切替信号が前記２Ｎ相モードの間，前記第１群の出力クロックのHまたはLレベルを，前記第２群の出力クロックのタイミングに応じて検出する多相クロック生成回路。
  5. 基準クロックに同期して０°，９０°の位相の中間クロックを生成する第１の分周器と，
    前記０°の中間クロックに同期して０°，９０°の位相の第１群の出力クロックを生成する第２の分周器と，
    前記９０°の中間クロックに同期して４５°，１３５°の位相の第２群の出力クロックを生成する第３の分周器と，
    前記第１の分周器と第３の分周器との間に設けられ，切替信号に応じて，前記９０°の中間クロックまたは固定値のいずれかを前記第３の分周器に供給するセレクタと，
    供給される切替信号を，前記第１群の出力クロックのタイミングで，前記セレクタに出力するとともに，前記第３の分周器のリセット端子に出力して前記第３の分周器をリセットする切替信号供給回路とを有する多相クロック生成回路。
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