JP2009077009A - 受信回路及び電子機器 - Google Patents
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Abstract
【課題】PLLの低消費電力化、回路規模の低減、設計の困難性の低減。
【解決手段】所定の局部発振周波数IPA,QPAを出力する局部発振回路110を含み、受信信号RFと局部発振周波数IPA,QPAとを乗算した中間周波信号Iin,Qinを出力するアナログ直交復調回路100と、中間周波信号Iin,Qinを入力しフィルタ信号Iout,Qoutを出力する中心周波数と通過帯域とのどちらか少なくとも一方を可変にできる可変バンドパスフィルタ200と、フィルタ信号Iout,Qoutをデジタル信号Idi,Qdiに変換するアナログ−デジタル変換回路310,320と、所定の数値制御発振周波数IPB,QPBを出力する数値制御発振回路410を含み、デジタル信号Idi,Qdiと数値制御発振周波数IPB,QPBとを乗算した復調信号Idm,Qdmを出力するデジタル直交復調回路400と、を含む受信回路。
【選択図】図1
【解決手段】所定の局部発振周波数IPA,QPAを出力する局部発振回路110を含み、受信信号RFと局部発振周波数IPA,QPAとを乗算した中間周波信号Iin,Qinを出力するアナログ直交復調回路100と、中間周波信号Iin,Qinを入力しフィルタ信号Iout,Qoutを出力する中心周波数と通過帯域とのどちらか少なくとも一方を可変にできる可変バンドパスフィルタ200と、フィルタ信号Iout,Qoutをデジタル信号Idi,Qdiに変換するアナログ−デジタル変換回路310,320と、所定の数値制御発振周波数IPB,QPBを出力する数値制御発振回路410を含み、デジタル信号Idi,Qdiと数値制御発振周波数IPB,QPBとを乗算した復調信号Idm,Qdmを出力するデジタル直交復調回路400と、を含む受信回路。
【選択図】図1
Description
本発明は、CDMA2000通信方式の受信回路及び電子機器に関する。
ダブルスーパーなどの無線受信装置では、周波数が高く、切り替える周波数の幅(チャンネル幅)が狭いほど、ローカル発振器(LO:Local Oscillator)つまりPLL周波数シンセサイザー(以下PLL:Phase-locked loop)の設計が困難となり、回路規模も増大する。
受信信号のRF周波数(図4Rin参照)が840MHz〜900MHzの範囲で等間隔ではない場合(最小分解能は10kHz)、IF周波数(図4Iin参照)を3.25MHzに固定すると、PLLの周波数ステップはRF周波数の最小分解能(10kHz)となる。このため、PLLの比較周波数を10kHzにするか、図5に示すような分数周波数方式であるΔΣFractional−N方式のPLL1100を用いて分解能を大きくする必要があった。しかし例えば、RF周波数が860.95MHzの受信信号を3.25MHzのIF周波数の信号にダウンコンバートしたい場合、比較周波数が10kHzでは、周波数=860.95MHz−3.25MHz=10kHz×85770となり、PLLの逓倍数が非常に大きくなる。PLLの出力ノイズは逓倍数Nに応じて20logNと悪化するため、この場合98dB以上悪化する。一般的に、無線通信に必要なPLLのノイズの仕様は非常に厳しく、この方法では満たすことが出来ない。また、ΔΣFractional−N方式のPLL1100は、コントローラー部に1万ゲート以上のロジック回路が必要であるなど構造が複雑であり、回路規模、消費電力の面で整数分周方式のPLLより劣る。
この問題を解決するために、例えば特許文献1には、PLLの入力を16MHz、入力段分周器を1/224とし、周波数オフセットを1/126MHz(あるいは1/63MHz)とすることで、整数分周PLLを実現する方法が記載されている。これにより、分数分周PLLを使わずに、比較周波数を1/14MHz(あるいは1/3MHz)と大きくでき、PLL帯域を広くできる。これにより位相ノイズを低減できるが、オフセットを持たせないと、比較周波数は1/640MHzとなってしまう。地上デジタルTVの場合、チャンネルが等間隔であるため一種類のオフセットを持たせればよいが、CDMA2000のように、チャンネル間隔がばらばら(最小ステップ10kHz)の場合には対応できない。
この問題を解決するために、例えば特許文献2には、2個の固定フィルタとそれぞれのフィルタの前に周波数変換器を持つ回路が記載されている。周波数変換器の少なくとも一方を可変にすることで、2回ダウンコンバートする間にそれぞれのフィルタの帯域の端を用いることで、任意のフィルタ特性を実現する。
しかしながら、従来の方法では、周波数変換器およびフィルタ、周波数発生回路が2個必要なことから、回路規模は通常の回路の2倍となり、消費電力も増える。また、任意のフィルタ特性を実現するためには、周波数発生回路の周波数分解能は高くなければならず、回路が複雑で大規模になり、消費電力が増大するという課題がある。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
[適用例1]
基準クロック信号を発生する発振回路と、前記基準クロック信号に基づき所定の局部発振周波数を出力する局部発振回路を含み、受信信号と前記局部発振周波数とを乗算した中間周波信号を出力するアナログ直交復調回路と、前記中間周波信号を入力しフィルタ信号を出力する中心周波数と通過帯域とのどちらか少なくとも一方を可変にできる可変バンドパスフィルタと、前記フィルタ信号をデジタル信号に変換するアナログ−デジタル変換回路と、前記基準クロック信号に基づき所定の数値制御発振周波数を出力する数値制御発振回路を含み、前記デジタル信号と前記数値制御発振周波数とを乗算した復調信号を出力するデジタル直交復調回路と、を含む、ことを特徴とする受信回路。
基準クロック信号を発生する発振回路と、前記基準クロック信号に基づき所定の局部発振周波数を出力する局部発振回路を含み、受信信号と前記局部発振周波数とを乗算した中間周波信号を出力するアナログ直交復調回路と、前記中間周波信号を入力しフィルタ信号を出力する中心周波数と通過帯域とのどちらか少なくとも一方を可変にできる可変バンドパスフィルタと、前記フィルタ信号をデジタル信号に変換するアナログ−デジタル変換回路と、前記基準クロック信号に基づき所定の数値制御発振周波数を出力する数値制御発振回路を含み、前記デジタル信号と前記数値制御発振周波数とを乗算した復調信号を出力するデジタル直交復調回路と、を含む、ことを特徴とする受信回路。
この構成によれば、局部発振回路と数値制御発振回路とで共通の基準クロック信号を用いることにより、受信回路の簡略化と消費電力の低減を実現できる。
[適用例2]
上記に記載の受信回路において、前記局部発振回路は、整数分周方式であることを特徴とする受信回路。
上記に記載の受信回路において、前記局部発振回路は、整数分周方式であることを特徴とする受信回路。
この構成によれば、受信回路の簡略化と消費電力の低減を実現できる。
[適用例3]
上記に記載の受信回路において、前記数値制御発振回路は、前記中間周波信号に基づき前記数値制御発振周波数を出力することを特徴とする受信回路。
上記に記載の受信回路において、前記数値制御発振回路は、前記中間周波信号に基づき前記数値制御発振周波数を出力することを特徴とする受信回路。
この構成によれば、ノイズに強い受信回路を実現できる。
[適用例4]
上記に記載の受信回路において、前記受信回路は、さらに、前記受信回路の外部から入力される周波数選択信号に対応する前記局部発振回路の第1の設定値と前記可変バンドパスフィルタの第2の設定値と前記数値制御発振回路の第3の設定値とが定義されたテーブルと、前記周波数選択信号に基づき前記テーブルから前記第1の設定値と前記第2の設定値と前記第3の設定値とを取得し、前記局部発振回路に前記第1の設定値を送信し、前記可変バンドパスフィルタに前記第2の設定値を送信し、前記数値制御発振回路に前記第3の設定値を送信する制御部と、を含むことを特徴とする受信回路。
上記に記載の受信回路において、前記受信回路は、さらに、前記受信回路の外部から入力される周波数選択信号に対応する前記局部発振回路の第1の設定値と前記可変バンドパスフィルタの第2の設定値と前記数値制御発振回路の第3の設定値とが定義されたテーブルと、前記周波数選択信号に基づき前記テーブルから前記第1の設定値と前記第2の設定値と前記第3の設定値とを取得し、前記局部発振回路に前記第1の設定値を送信し、前記可変バンドパスフィルタに前記第2の設定値を送信し、前記数値制御発振回路に前記第3の設定値を送信する制御部と、を含むことを特徴とする受信回路。
この構成によれば、受信回路の簡略化と消費電力の低減を実現でき、ノイズに強い受信回路を実現できる。
[適用例5]
上記に記載の受信回路において、前記局部発振周波数は、1.2288MHzのn倍または1/n倍(nは任意の自然数)であることを特徴とする受信回路。
上記に記載の受信回路において、前記局部発振周波数は、1.2288MHzのn倍または1/n倍(nは任意の自然数)であることを特徴とする受信回路。
この構成によれば、CDMA2000において受信精度の向上を実現できる。
[適用例6]
上記に記載の受信回路を含むことを特徴とする電子機器。
上記に記載の受信回路を含むことを特徴とする電子機器。
この構成によれば、受信回路の簡略化と消費電力の低減を実現できる。
以下、受信回路の実施形態について図面に従って説明する。
(第1実施形態)
<受信回路の構成>
まず、第1実施形態に係る受信回路の構成について、図1を参照して説明する。図1は、第1実施形態に係る受信回路の構成を示す回路図である。
<受信回路の構成>
まず、第1実施形態に係る受信回路の構成について、図1を参照して説明する。図1は、第1実施形態に係る受信回路の構成を示す回路図である。
図1に示すように、受信回路1は、アンテナ10と、低雑音増幅回路(以下LNA:Low Noise Amplifier)12と、基準クロック信号BCKを発生する発振回路である温度補償水晶発振回路(以下TCXO:Temperature Compensated Xtal Oscillator)111と、局部発振回路(以下PLL)110を含むアナログ直交復調回路100と、可変バンドパスフィルタ(以下BPF:Band-Pass Filter)200と、アナログ−デジタル変換回路(以下ADC:Analog-to-Digital Converter)310,320と、数値制御発振回路(以下NCO:Numerically Controlled Oscillator)410を含むデジタル直交復調回路400と、ベースバンド(以下BB:Base Band)処理回路500と、テーブル610と、制御部600と、から構成されている。
LNA12は、アンテナ10から受信した高周波(RF:Radio Frequency)信号を増幅し受信信号Rinを出力する。TCXO111は、19.6608MHzの基準クロック信号BCKを出力する。
アナログ直交復調回路100は、基準クロック信号BCKに基づき動作するPLL110と、2個の乗算器101,102から構成されている。PLL110は、90度位相が異なる局部発振周波数の信号であるI相信号IPAとQ相信号QPAを出力する。乗算器101は、受信信号RinとI相信号IPAとを乗算し、中間周波(以下IF:Intermediate Frequency)信号Iinを出力する。乗算器102は、受信信号RinとQ相信号QPAとを乗算し、IF信号Qinを出力する。
可変BPF200は、IF信号Iin,Qinからノイズを除去し信号を増幅したフィルタ信号Iout,Qoutを出力する。ADC310は、フィルタ信号Ioutをアナログからデジタルに変換したデジタル信号Idiを出力する。ADC320は、フィルタ信号Qoutをアナログからデジタルに変換したデジタル信号Qdiを出力する。
デジタル直交復調回路400は、基準クロック信号BCKに基づき動作するNCO410と、4個の乗算器401〜404と、2個の加算器405,406と、から構成されている。NCO410は、90度位相が異なる数値制御発振周波数の信号であるI相信号IPBとQ相信号QPBを出力する。乗算器401は、デジタル信号IdiとI相信号IPBとを乗算し、乗算信号I1を出力する。乗算器402は、デジタル信号QdiとQ相信号QPBとを乗算し、乗算信号Q1を出力する。加算器405は、乗算信号I1と乗算信号Q1とを加算し、復調信号Idmを出力する。乗算器403は、デジタル信号IdiとQ相信号QPBとを乗算し、乗算信号I2を出力する。乗算器404は、デジタル信号QdiとI相信号IPBとを乗算し、乗算信号Q2を出力する。加算器406は、乗算信号I2と乗算信号Q2とを加算し、復調信号Qdmを出力する。
BB処理回路500は、復調信号Idm,Qdmからベースバンド信号OUTを出力する。
制御部600は、外部から入力される周波数選択信号CHに基づき、テーブル610から第1の設定値PCTLと第2の設定値BCTLと第3の設定値NCTLとを取得し、PLL110に第1の設定値PCTLを送信し、可変BPF200に第2の設定値BCTLを送信し、NCO410に第3の設定値NCTLを送信する。
<PLLの構成>
次に、PLLの構成について図2を参照して説明する。図2は、PLLの構成を示す回路図である。本実施形態のPLL110は、整数分周方式であるパルススワロー方式で構成されている。
次に、PLLの構成について図2を参照して説明する。図2は、PLLの構成を示す回路図である。本実施形態のPLL110は、整数分周方式であるパルススワロー方式で構成されている。
図2に示すように、PLL110は、3個の可変数分周器112,120,118と、位相周波数検波器(以下PFD:Phase Frequency Detector)113と、チャージポンプ(以下CP:Charge Pump)114と、ローパスフィルタ(以下LPF:Low Pass Filter)115と、電圧制御発振器(以下VCO:Voltage Controlled Oscillator)116と、2係数プリスケーラ(以下PSC)117と、スワローカウンタ119と、90度位相変換器121と、から構成されている。
可変数分周器112は、基準クロック信号BCKを1/16に分周した信号n1を出力する。可変数分周器118は、第1の設定値PCTLを構成する分周数Nに基づき1/Nに分周した信号n4を出力する。VCO116は、信号n1と信号n4とからPFD113とCP114とLPF115とを介して発生した電圧v1に基づき信号n2を出力する。可変数分周器120は、信号n2を1/2に分周したI相信号IPAを出力する。PSC117は、第1の設定値PCTLを構成する分周数Pに基づき信号n2を1/Pまたは1/(P+1)に分周した信号n3を出力する。スワローカウンタ119は、第1の設定値PCTLを構成するカウント数Aに基づき信号n3をカウントする。90度位相変換器121は、I相信号IPAの位相を90度変換しQ相信号QPAを出力する。
<可変BPFの構成>
次に、可変BPFの構成について図3を参照して説明する。図3は、可変BPFの構成を示す回路図である。本実施形態の可変BPF200は、複素形式のバンドパスフィルタで構成されている。
次に、可変BPFの構成について図3を参照して説明する。図3は、可変BPFの構成を示す回路図である。本実施形態の可変BPF200は、複素形式のバンドパスフィルタで構成されている。
図3に示すように、可変BPF200は、2個のアンプAMP1,AMP2と、4個の可変コンデンサVC1〜VC4と、可変コンデンサVC1〜VC4の各々と並列に接続された可変抵抗R1〜R4と、8個の可変抵抗R11〜R18と、から構成されている。可変コンデンサVC1〜VC4および可変抵抗R1〜R4,R11〜R18は、第2の設定値BCTLにより数値が変化する。
IF信号Iinの+側の信号I+inは、可変抵抗R11を介してアンプAMP1の+側入力端子に接続されている。IF信号Iinの−側の信号I-inは、可変抵抗R12を介してアンプAMP1の−側入力端子に接続されている。IF信号Qinの+側の信号Q+inは、可変抵抗R17を介してアンプAMP2の+側入力端子に接続されている。IF信号Qinの−側の信号Q-inは、可変抵抗R18を介してアンプAMP2の−側入力端子に接続されている。
可変コンデンサVC1及び可変抵抗R1は、アンプAMP1の+側入力端子と−側出力端子の間に接続されている。可変コンデンサVC2及び可変抵抗R2は、アンプAMP1の−側入力端子と+側出力端子の間に接続されている。可変コンデンサVC3及び可変抵抗R3は、アンプAMP2の+側入力端子と−側出力端子の間に接続されている。可変コンデンサVC4及び可変抵抗R4は、アンプAMP2の−側入力端子と+側出力端子の間に接続されている。
アンプAMP1の−側出力端子は、フィルタ信号Ioutの+側信号I+outを出力し、可変抵抗R15を介してアンプAMP2の+側入力端子と接続されている。アンプAMP1の+側出力端子は、フィルタ信号Ioutの−側信号I-outを出力し、可変抵抗R16を介してアンプAMP2の−側入力端子と接続されている。アンプAMP2の−側出力端子は、フィルタ信号Qoutの+側信号Q+outを出力し、可変抵抗R13を介してアンプAMP1の−側入力端子と接続されている。アンプAMP2の+側出力端子は、フィルタ信号Qoutの−側信号Q-outを出力し、可変抵抗R14を介してアンプAMP1の+側入力端子と接続されている。
<テーブルの構成>
次に、テーブルの構成について図4を参照して説明する。図4は、テーブルの構成を示す図である。
次に、テーブルの構成について図4を参照して説明する。図4は、テーブルの構成を示す図である。
図4に示すように、テーブル610は、周波数選択信号CHに対応する受信信号Rinの周波数と、PSC117の分周数Pと、可変数分周器118の分周数Nと、スワローカウンタ119のカウント数Aと、NCO410の設定値を少なくとも含んでいる。
本実施形態では、PLL110の基準周波数として、CDMA2000の信号帯域であり、BB処理の周波数である1.2288MHzを用いる。PLL110およびBBの基準周波数に1.2288MHzを用いることで、システム全体の回路構成が簡略化できる。PLL内部では比較周波数として、基準周波数1.2288MHzの1/2の0.6144MHzを用いる。PLL110を0.6144MHz間隔で切り替える(比較周波数を0.6144MHzとする)ことで、PLL110の逓倍数は2792となり、比較周波数が10kHz間隔の場合に比べて30dB程度の大幅なノイズ低減になり、また、ΔΣFractional−N方式のPLL1100(図5参照)に比べて回路規模を小さくできる。
ここで周波数選択信号CH=76の場合について説明する。テーブル610からPSC117の分周数P=32、可変数分周器118の分周数N=43、スワローカウンタ119のカウント数A=20を取得できるので、VCO116が出力する信号n2の周波数は、0.6144×(32×43+20)×2=1715.4048MHzとなり、PLL110が出力するI相信号IPAの周波数は、857.7024MHzとなる。受信信号Rin=860.95MHzなので、アナログ直交復調回路100が出力するIF信号Iinの周波数は、860.95−857.7024=3.2476MHzとなる。
これに伴い、可変BPF200の中心周波数を3.2476MHz、NCO410の周波数を3.2476MHzとする必要がある。図3の可変BPF200において、中心周波数を3.2476MHz、帯域として1.2288MHzを実現するには、可変コンデンサVC1〜VC4の容量値Cと可変抵抗R1〜R4の抵抗値R1は、0.6144MHz=1/(2πR1C)を満たすように設定し、可変抵抗R13〜R16の抵抗値R2は、2Q=3.2476MHz/0.6144MHzを満たすR2=R1/2Qに設定すればよい。もちろん、図3で示した可変BPFを、多段に接続して用いてもよい。その場合のそれぞれの可変抵抗および可変容量の値は、中心周波数、遮断周波数、帯域内通過特性などから最適に選択する。
NCO410は、設計ビット幅にもよるが、100Hz程度の分解能は容易に実現でき、自由に出力周波数を設定できる。周波数選択信号CH=76の場合、NCO410が出力するIPBおよびQBPの周波数を、3.2476MHzと設定するXを指定することで、IF信号をBB信号にダウンコンバートできる。
以上の処理により、周波数選択信号CH=76の受信信号Rin=860.95MHzをベースバンド信号OUTに変換できる。
以上に述べた本実施形態によれば、以下の効果が得られる。
本実施形態では、受信回路の簡略化と消費電力の低減を実現でき、ノイズに強い受信回路を実現できる。
以上、受信回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
(変形例1)受信回路の変形例1について説明する。前記第1実施形態では、可変BPF200の中心周波数を各IF周波数にする必要があり切り替えが煩雑である。可変BPF200の中心周波数を切り替えることなくIF信号を通過させるための別の方法としては、可変BPF200の中心周波数を切り替えるのではなく、可変BPF200の帯域を広くすればよい。しかし、可変BPF200の帯域を広くすると、隣接チャンネルや他のシステムからの妨害に弱くなるため好ましくない。前記第1実施形態では、局部発振周波数は、受信信号の周波数よりも低く(所謂Lower Local)、BPFの中心周波数を切り替えない場合、図6(A)の帯域が必要となる。そこで、図6(B)に示すように、局部発振周波数が、受信信号の周波数よりも高い場合と低い場合を、可変BPF200の帯域が最も狭くなるように選択することで、ノイズに強い受信回路を、簡略な構成で実現できる。
(変形例2)受信回路の変形例2について説明する。前記第1実施形態では、図4に示すように10種類のチャンネルを切り替える場合を説明し、変形例1では切り替えない場合について説明したが、例えば3種類(1〜10種類の間の任意の種類)にすることで切り替えは簡易に行え、かつ帯域も前記変形例1に比べて狭くできる。
(変形例3)受信回路の変形例3について説明する。前記第1実施形態では、PLL110の比較周波数を0.6144MHzとしたが、19.6608MHz/n(nは任意の自然数)に選択できるため、比較周波数は最適に選択すればよい。
(変形例4)受信回路の変形例4について説明する。中心周波数が高い方にずれると、ADC310,320以降の折り返し周波数が問題になる場合がある。例えば、A/Dのサンプリング周波数を9.8304MHz(=19.6608MHz/2)とした場合、その半分の周波数4.9152MHzが信号の帯域の高い方を超えると折り返されてしまい、特性が劣化する。これを回避するには、A/Dのサンプリング周波数を高くすることが考えられるが、消費電力の増加を招く。そこで、局部発振周波数が、受信信号の周波数よりも高い場合と低い場合を、常にIF周波数低くなるように選択することで、A/Dのサンプリング周波数が低いまま、品質の劣化を防ぐことができる。
(変形例5)電子機器の変形例5について説明する。前記受信回路1を含む電子機器として、携帯電話などの無線受信機や、CDMA2000の時刻情報を利用した電子時計、PDA、などの形態情報機器などに利用できる。
10…アンテナ、100…アナログ直交復調回路、101,102…乗算器、110…PLL、111…TCXO、112,118,120…可変数分周器、113…PFD、114…CP、115…LPF、116…VCO、117…PSC、119…スワローカウンタ、121…90度位相変換器、200…可変BPF、310,320…ADC、400…デジタル直交復調回路、401〜404…乗算器、405,406…加算器、410…NCO、500…BB処理回路、600…制御部、610…テーブル。
Claims (6)
- 基準クロック信号を発生する発振回路と、
前記基準クロック信号に基づき所定の局部発振周波数を出力する局部発振回路を含み、受信信号と前記局部発振周波数とを乗算した中間周波信号を出力するアナログ直交復調回路と、
前記中間周波信号を入力しフィルタ信号を出力する中心周波数と通過帯域とのどちらか少なくとも一方を可変にできる可変バンドパスフィルタと、
前記フィルタ信号をデジタル信号に変換するアナログ−デジタル変換回路と、
前記基準クロック信号に基づき所定の数値制御発振周波数を出力する数値制御発振回路を含み、前記デジタル信号と前記数値制御発振周波数とを乗算した復調信号を出力するデジタル直交復調回路と、
を含む、
ことを特徴とする受信回路。 - 請求項1に記載の受信回路において、前記局部発振回路は、整数分周方式であることを特徴とする受信回路。
- 請求項1に記載の受信回路において、前記数値制御発振回路は、前記中間周波信号に基づき前記数値制御発振周波数を出力することを特徴とする受信回路。
- 請求項1に記載の受信回路において、前記受信回路は、さらに、前記受信回路の外部から入力される周波数選択信号に対応する前記局部発振回路の第1の設定値と前記可変バンドパスフィルタの第2の設定値と前記数値制御発振回路の第3の設定値とが定義されたテーブルと、前記周波数選択信号に基づき前記テーブルから前記第1の設定値と前記第2の設定値と前記第3の設定値とを取得し、前記局部発振回路に前記第1の設定値を送信し、前記可変バンドパスフィルタに前記第2の設定値を送信し、前記数値制御発振回路に前記第3の設定値を送信する制御部と、を含むことを特徴とする受信回路。
- 請求項1に記載の受信回路において、前記局部発振周波数は、1.2288MHzのn倍または1/n倍(nは任意の自然数)であることを特徴とする受信回路。
- 請求項1から5のいずれか一項に記載の受信回路を含むことを特徴とする電子機器。
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JP (1) | JP2009077009A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012054684A (ja) * | 2010-08-31 | 2012-03-15 | Asahi Kasei Electronics Co Ltd | バンドパスフィルタ |
JP2017055362A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 複素バンドパスフィルタ及び受信装置 |
CN111434055A (zh) * | 2017-12-12 | 2020-07-17 | 三菱电机株式会社 | 光通信装置、控制方法和控制程序 |
-
2007
- 2007-09-19 JP JP2007241901A patent/JP2009077009A/ja not_active Withdrawn
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JP2012054684A (ja) * | 2010-08-31 | 2012-03-15 | Asahi Kasei Electronics Co Ltd | バンドパスフィルタ |
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