JP4618759B2 - 単一チップｃｍｏｓ送信機／受信機およびその使用方法 - Google Patents
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Description
【０００１】
［発明の背景］
（１．発明の分野）
本発明は、通信システムに関し、特にＣＭＯＳ無線周波数（ＲＦ）通信システムに関する。
【０００２】
（２．関連技術の背景）
今日の無線周波数（ＲＦ）通信システムは、ＰＣＳ通信ならびにＩＭＴシステムを含めた多様な応用を有する。システムのＣＭＯＳチップ集積化それ自体も、コスト、サイズならびに消費電力の低減が追及されてきている。
【０００３】
概して、ＲＦ通信システムは、ＲＦフロントエンド・ブロックおよびベースバンド・デジタル信号処理（digital signal processing：ＤＳＰ）ブロック、もしくはベースバンド・モデム・ブロックからなる。現在のところベースバンドＤＳＰブロックは、低コスト、かつ低電力のＣＭＯＳテクノロジを用いてインプリメントすることができる。しかしながら、ＲＦフロントエンドについては、速度、帯域幅、およびノイズ特性における限界、すなわち一般的なＲＦ通信システムの速度、周波数ならびにノイズ仕様に達しないという限界からＣＭＯＳテクノロジによるインプリメンテーションが可能でない。
【０００４】
たとえば、ＰＣＳハンドフォン・システム（PCS hand-phone systems）は、２．０ＧＨｚを超える周波数において動作するが、現在のＣＭＯＳテクノロジが、速度ならびにノイズという意味に関して信頼性をもって動作し得る周波数は、最大でも約１．０ＧＨｚである。したがって、ＲＦフロントエンド・ブロックは、バイポーラ、ｂｉ−ＣＭＯＳ、もしくはＧａＡｓテクノロジを使用してインプリメントされており、これらはＣＭＯＳテクノロジより速度、帯域幅、およびノイズ特性において優れているが、より高価であり、消費電力も大きい。
【０００５】
現在、「ダイレクト変換」およびスーパーヘテロダイン（ダブル変換）と呼ばれる２つの異なるタイプのＲＦアーキテクチャがＣＭＯＳ・ＲＦ通信システムに使用されている。これらのアーキテクチャは、いずれもＣＭＯＳインプリメンテーションという意味において利点ならびに欠点を有する。
【０００６】
図１は、関連技術のダイレクト変換ＲＦ通信システム１００を示している。この関連技術のダイレクト変換ＣＭＯＳ・ＲＦシステム１００は、アンテナ１０５、ＲＦフィルタ１１０、低ノイズ増幅器（low noise amplifier：ＬＮＡ）１２０、フェイズロックループ（phase-locked loop：ＰＬＬ、位相同期ループ）１３０、第１のミキサ１４０、第２のミキサ１４２、第１および第２の増幅器１５０、１５２、第１のローパスフィルタ（low pass filter：ＬＰＦ）１６０、第２のＬＰＦ１６２、それぞれが自動利得コントロール（automatic gain control：ＡＧＣ）ループを含む第１および第２の可変利得増幅器（variable gain amplifiers：ＶＧＡ）１７０、１７２、第１のアナログ／デジタル（Ａ／Ｄ）コンバータ１８０、第２のＡ／Ｄコンバータ１８２、第３のミキサ１９０、および電力増幅器１９２を含んでいる。
【０００７】
アンテナ１０５は、ＲＦ信号を受信する。受信されたＲＦ信号は、各種のＲＦ帯域からなる。その後、選択されたＲＦ信号がＲＦフィルタ１１０においてフィルタリングされる。つまり、帯域外ＲＦ信号（たとえば無関係なＲＦ帯域）がＲＦフィルタ１１０によって除去される。フィルタリングされた帯域内ＲＦ信号は、ＬＮＡ１２０において利得を伴って増幅される。しかしながら、この帯域内ＲＦ信号は、帯域内チャンネル、および可能性としてはイメージ帯域からなり、図１および２においてはそれがＡとして示されている。ＬＮＡ１２０を通過する帯域内ＲＦ信号は、ＬＯ周波数が搬送周波数に等しいことから、第１および第２のミキサ１４０および１４２において、直交乗算によってベースバンド信号にダイレクトに復調される。ＰＬＬ１３０は、電圧コントロール・オシレータ（ＶＣＯ）を用いて、好ましくは２つのタイプのクロック信号、すなわちＩクロック信号およびＱクロック信号を生成する。Ｉクロック信号およびＱクロック信号は、位相が異なることを除けば等しい。Ｉ信号とＱ信号は、好ましくは９０度の位相差を有する。言い換えるとＱ信号は、直交位相シフトに関して位相シフトされたＩ信号である。好ましくは、２セットのＩ信号およびＱ信号を使用して、ＲＦシステムの有用性を向上させ、ノイズならびに干渉にかかわりなく、受信した情報の識別もしくは維持を行う。異なる位相を有する２つのタイプの信号を送信することは、情報の喪失もしくは変化の確率を低減することになる。
【０００８】
図１および２のＢに示されるように、ダウン‐コンバートされた信号は、所望のチャンネル、隣接チャンネル、およびアップ‐コンバートされた信号を含んでいる。ダウン‐コンバートされた信号は、ローパスフィルタ（ＬＰＦ）１６０、１６２からのノイズ注入による信号対ノイズ比（ＳＮＲ）の過大な劣化を防止するために、増幅器１５０、１５２によって増幅された後にＬＰＦ１６０、１６２に通されるが、図１および２においてはそれがＣとして示されている。ＬＰＦ１６０、１６２から出た信号は、それぞれ可変利得増幅器（variable gain amplifiers：ＶＧＡ）１７０、１７２によって増幅され、それぞれ、第１および第２のＡ／Ｄコンバータ１８０、１８２におけるＡ／Ｄ変換に求められる信号となる。しかしながら、所望のチャンネルが必要レベルまで増幅される前に、隣接チャンネルが線形限界に到達してしまう可能性があることから、所望チャンネルを線形限界によって許容される最大レベルまで増幅することができない。このように、関連技術のダイレクト変換アーキテクチャ１００においては、隣接チャンネルの電力の増加に従って全チャンネルの増幅が抑えられ、それが結果的にＳＮＲの低下ももたらしている。図１および２におけるＤに示されるように、ＬＰＦ１６０、１６２は、大きなノイズ・フロアを出力し、それがＬＰＦ１６０、１６２によって所望のチャンネルに追加される。したがって、図１および２におけるＥに示されるように、Ａ／Ｄ変換に先行して所望チャンネルが必要レベルまで増幅されるとき、所望チャンネルならびにノイズ・フロアがともに増幅される。
【０００９】
その後、デジタル信号がベースバンドの離散時間信号処理（discrete-time signal processing：ＤＳＰ）ブロック（図示せず）に転送される。チャンネル選択は、フェイズロックループ（ＰＬＬ）１３０における周波数ｆ０を変更することによって行われる。
【００１０】
前述したように、関連技術のダイレクト変換ＲＦシステム１００は、その単純さを理由としてＣＭＯＳ・ＲＦ集積化のための利点を有する。関連技術のダイレクト変換ＲＦシステムにおいては、単一のＰＬＬだけが求められる。しかも、関連技術のダイレクト変換ＲＦシステムにおいては、高品質フィルタが必要とされない。しかしながら、関連技術のダイレクト変換アーキテクチャは、単一チップ集積化が困難もしくは不可能であるという欠点を有する。図３Ａに示されるように、ＶＣＯ等の局部発振器（ＬＯ）からのクロック信号ｃｏｓ ωＬＯｔが、ミキサ入力ないしはアンテナに漏れることがあるが、局部発振器（ＬＯ）がＲＦ搬送波と同じ周波数を有することから、それにおいて放射を生じる可能性がある。意図しない送信クロック信号Δ（ｔ）ｃｏｓ ωＬＯｔは、近隣の物体によって反射され、ミキサによって「再受信」されることもある。ローパスフィルタは、クロック信号の漏れを原因として、信号Ｍ（ｔ）＋Δ（ｔ）を出力する。図３Ｂに示されるように、局部発信機との自己混合は、ミキサの出力において時間的に変化するＤＣオフセットあるいはＤＣオフセットの「ふらつき」といった問題を招く。時間的に変化するＤＣオフセットは、固有の回路オフセットとともに、受信機部分のダイナミックレンジを著しく狭める。さらに、前述したように、関連技術のダイレクト変換ＲＦシステムは、高周波、低位相ノイズのＰＬＬをチャンネル選択のために必要とするが、ＣＭＯＳ電圧コントロール・オシレータ（ＶＣＯ）を用いてこれを達成することは困難である。
【００１１】
図４は、ダブル変換アーキテクチャに係る関連技術のＲＦ通信システム４００のブロック図を示しており、これにおいては可能性のあるすべてのチャンネルが考慮され、同調可能なチャンネル選択ＰＬＬの使用によって、まずＲＦからＩＦへ、続いてＩＦからベースバンドへの周波数変換が行われる。図４に示されるように、このＲＦ通信システム４００は、アンテナ４０５、ＲＦフィルタ４１０、ＬＮＡ４２０、ＩＲフィルタ４２５、フェイズロックループ（ＰＬＬ）ＰＬＬ１ ４３０、第１のミキサ４３５、ＩＦフィルタ４４０、ＩＦ・ＶＧＡ４５０、ＰＬＬ２ ４６０、第２のミキサ４６５、ＬＰＦ４７０、Ａ／Ｄコンバータ４８０、第３のミキサ４９０、および電力増幅器４９２を含んでいる。
【００１２】
ミキサ４３５、４６５は、いずれも復調用のミキサであるが、ミキサ４９０は変調用のミキサである。ミキサ４３５は、選択されたＲＦ周波数用のミキサであり、ミキサ４６５は、中間周波数（intermediate frequency：ＩＦ）用のミキサである。ＰＬＬ１ ４３０は、高い周波数、つまりＲＦ周波数のクロック信号を生成し、ＰＬＬ２ ４６０は、低い周波数、つまり中間周波数（ＩＦ）を有するクロック信号を生成する。
【００１３】
送信データは、ミキサ４９０によって、オリジナルの送信データ周波数を持つように、ＰＬＬ４３０からの高い周波数を有するクロック信号を用いた乗算が行われる。ミキサ４９０の出力信号は、電力増幅器４９２において利得を伴った増幅が行われ、その後、アンテナ４０５を介して放射される。
【００１４】
次に、関連技術のスーパーヘテロダイン受信機の動作について説明する。まずＲＦ信号が、アンテナ４０５によって受信される。受信されたＲＦ信号は、各種のＲＦ周波数帯を含んでいる。ＲＦフィルタ４１０が、帯域外ＲＦ信号をフィルタ・アウトし、ＬＮＡ４２０が、帯域内信号および可能性としてはイメージ帯域からなる帯域内ＲＦ信号の増幅を行うが、それを図４および５のＡに示す。イメージ帯域は、図４および５のＢに示されるように、イメージ除去（ＩＲ）フィルタ４２５によってフィルタ・アウトされる。この除去を行わないと、イメージ帯域が、ミキサ４３５およびＰＬＬ１ ４３０の組み合わせによる第１のダウン・コンバージョンの後に、帯域内ＲＦ信号と混合されることになる。したがって、帯域内ＲＦチャンネルが、図４および５のＣに示されるように、局部発振器信号ＬＯ１を使用するミキサ４３５において、第１のダウン・コンバージョンによってＩＦ周波数にダウン・コンバートされる。ＰＬＬ１ ４３０は、ＲＦ信号のＩ信号用、およびＲＦ信号のＱ信号用の局部発振器信号を生成する。
【００１５】
バンドパスＩＦフィルタ４４０は隣接チャンネルを除去し、その結果、図４および５のＤに示されるように、所望の、あるいは専用のチャンネルがＩＦ周波数において支配的な電力レベルを有することになる。ＩＦ・ＶＧＡ４５０は、ＡＧＣループを含んでおり、ＩＦ周波数における専用チャンネルを増幅し、下流にあるＬＰＦ４７０の大きなノイズ・フロアに打ち勝つ充分に大きな振幅を持たせる。ＡＧＣループは、ＩＦ・ＶＧＡ４５０の出力の振幅を連続的に検出して、そのＶＧＡ利得をコントロールし、その結果、線形限界によって許容される最大振幅を獲得することが可能になる。このように、デュアル変換受信機は、ＩＦフィルタリングおよび増幅によって、図４および５のＥに示されるように、必要なＳＮＲを達成することができる。ＩＦ・ＶＧＡ４５０によってＩＦ増幅が行われる前にＩＦフィルタ４４０によるフィルタリングが行われることから、隣接チャンネルがＩＦ増幅のボトルネックまたは問題点となることはない。しかしながら、ＩＦ増幅の前に隣接チャンネルの除去が行われないときには、専用チャンネルを最大レベルまで増幅する前に、隣接チャンネルが線形限界に到達する可能性があることから、専用チャンネルを最大値まで増幅することができない。
【００１６】
増幅後のＲＦ信号は、ＰＬＬ２ ４６０からの局部発振器信号ＬＯ２を使用する第２のダウン・コンバージョン・ミキサ４６５によって再度ダウン・コンバートされ、図４および５のＦに示されるように、ベースバンドに変換される。ローパスフィルタ４７０は、アップ・コンバートされた信号および残りの隣接チャンネルを出力し、それを図４および５のＧに示すが、それにはＬＰＦ４７０によって追加されるノイズ・フロアが示されている。Ａ／Ｄコンバータ４８０は、この信号をデジタル・データに変換し、その後それがベースバンドの離散時間信号処理（ＤＳＰ）ブロック（図示せず）に転送される。ＩＦ段のすべてのチャンネルは、チャンネル選択用の同調可能なＰＬＬ２ ４６０によって、ベースバンド周波数にダイレクトに周波数変換される。
【００１７】
前述したように、関連技術のスーパーヘテロダインＲＦシステム４００は、各種の利点を有する。関連技術のダブル変換ＲＦ通信システム４００は、より高い周波数の（つまりＲＦの）第１のＰＬＬ４３０ではなく、より低い周波数の（つまりＩＦの）第２のＰＬＬ４６０を使用してチャンネル同調を行う。したがって、高い周波数のＲＦ・ＰＬＬ４３０を周波数が固定されたＰＬＬとすることが可能であり、それによってより効果的な最適化が可能になる。さらに、より低い周波数において動作するＩＦ・ＰＬＬ４６０を用いてチャンネル同調が行われることから、チャンネル選択に対する位相ノイズの寄与を抑えることができる。しかしながら、関連技術のダブル変換ＲＦシステム４００は、単一チップ集積化に関して克服しなければならない各種の欠点も有する。関連技術のダブル変換ＲＦシステム３００は、２つのＰＬＬを使用するが、それらを単一チップ内に集積化することは困難である。さらに第１のＰＬＬは、ＣＭＯＳテクノロジ、特にＣＭＯＳ・ＶＣＯを用いたインプリメンテーションにとっては周波数が高すぎる。それに加えて、第２のＰＬＬが、ＩＦの所望搬送波と同一の周波数にあることから、これにおいても自己混合の問題が生じる。第２のミキサの出力信号が基板に漏れる可能性、あるいは再度それが第２のミキサに漏れる可能性がある。時間的に変化するＤＣオフセットは、固有の回路オフセットとともに、受信機部分のダイナミックレンジを著しく狭める。さらにまた、ＩＲフィルタならびにＩＦフィルタのＣＭＯＳ集積化は、非常に困難もしくは不可能である。
【００１８】
関連技術のＣＭＯＳ低ノイズ増幅器（ＬＮＡ）
関連技術のＣＭＯＳ・ＬＮＡは、各種の欠点を有する。スパイラル・インダクタ等のオンチップ・インダクタの使用によって関連技術のＣＭＯＳ・ＬＮＡ用のインダクタンスのインプリメンテーションを行う場合、オンチップ・スパイラル・インダクタは、必要なパフォーマンス特性を提供することができず、また大量製造の間においても許容可能な歩留まりをもたらすことができない。関連技術のＣＭＯＳ・ＬＮＡ用のインダクタンスをオフチップ・インダクタ・エレメントに求めれば、オフチップ・インダクタによって、より複雑な製造プロセス、およびボード・レイアウトがもたらされる可能性があり、ＣＭＯＳ・ＲＦ通信システム等の全体的なシステムにおけるコストの上昇を招きかねない。さらに、オフチップ・エレメントに対して必要となる接続が、パフォーマンス特性を低下させることになる。
【００１９】
関連技術のＣＭＯＳ電圧コントロール・オシレータ（ＶＣＯ）およびミキサ構造
前述したように、各種の応用にとっては、周波数レンジが広いこと、および位相ノイズが低いことが望ましい。しかしながら、ＣＭＯＳ・ＶＣＯミキサ構造は、信頼性のある位相ノイズならびに周波数レンジを伴おうとすれば、最大でも１ＧＨｚの周波数しかサポートすることができない。ＶＣＯミキサ構造のパフォーマンスは、ＶＣＯからのクロック信号ＬＯ＋およびＬＯ−の周波数が増加するに従って、位相ノイズならびに周波数レンジという意味においてさらに悪化する。したがって、ＶＣＯおよびミキサ構造は、クロック信号ＬＯ＋およびＬＯ−の周波数ｆ０が１ＧＨｚを超える場合には、信頼性をもってインプリメントすることができない。
【００２０】
関連技術のＣＭＯＳ自動利得コントロール・ループ
関連技術のダイレクト変換受信機は、ＤＣオフセット・キャンセルを必要とする。ＤＣオフセット・キャンセルのための従来技術のアプローチは、利得段に組み込まれたＤＣオフセット電圧のハイパスフィルタリングを使用する。ハイパスフィルタの集積化は、コーナー周波数およびＤＣオフセット除去の量に依存する。ＤＣオフセットのスペクトルがゼロ周波数の近傍に限定されることから、またハイパスフィルタが所望信号を減損させてはならないことから、望ましいコーナー周波数は、可能な限り低くする必要がある。ＤＣオフセット・キャンセル・ループのキャパシタンスＣは、コーナー周波数ｆＣが低くなるに従って、また開ループ順方向利得ＡＶが増加するに従って増加する。キャパシタンスＣは、通常、数百ｎＦに到達し、このような値のキャパシタを単一チップ上に集積することは困難である。このため、一般にはチップの外にキャパシタが配置されることになる。残念ながら、オフチップ・キャパシタをチップに配線するとき、フィードバック・ループが構成され、ボンド・ワイヤ結合を介して無視できない量のノイズが追加される。このノイズは、信号の完全性を損なうことになり、また信号対ノイズ比（ＳＮＲ）を低下させる。
【００２１】
関連技術のＣＭＯＳフェイズロックループ（ＰＬＬ）
現在のＶＣＯ・ＣＭＯＳテクノロジが、速度ならびにノイズという意味に関して信頼性をもってサポートできる周波数は、最大でも約１．０ＧＨｚである。局部発振器クロック信号ＬＯ＋およびＬＯ−の周波数ｆ０が１ＧＨｚを超えて上昇することから、ＣＭＯＳ・ＶＣＯをインプリメントすることはできない。しかしながら、ＰＣＳ等の商業的応用に充分な低位相ノイズを得るためであれば、ＬＣ共振オシレータの位相ノイズ・パフォーマンスが、ＣＭＯＳリング‐オシレータ・タイプのＶＣＯより良好であることから、それが使用される。関連技術のＶＣＯは、各種の欠点を有する。ＲＦ受信機または通信システムのＣＭＯＳ単一チップ集積化の場合は、集積化されたスパイラル・インダクタがＶＣＯ発振に充分な高さのＱファクタを有していなければならないことから、大量製造に見合う歩留まりを伴うスパイラル・インダクタのオンチップ・インプリメンテーションが達成されていない。オンチップ・スパイラル・インダクタについては、基板に分布する損失をもたらす抵抗に起因して、高いＱファクタに関する製造歩留まりの達成が困難になる。
【００２２】
関連技術のＣＭＯＳ同調回路
関連技術のアプローチにおいては、高いＱファクタがマスタとスレーブの間に不充分な整合をもたらす可能性があり、あるいはｇｍ‐Ｃ積分器の入力を外部のオシレータから取り込み、その出力をＯＴＡセルから取り込むことも可能であるが、それによってタイミングが不正確になる可能性がある。
【００２３】
以上の引用箇所は、追加または他の形態の詳細、特徴および／または技術的背景を適切に教示するために適切な場合は、本明細書において参照して援用する。
【００２４】
［発明の概要］
本発明の目的の１つは、少なくとも上記の問題点および／または欠点を解決し、かつ少なくともこの後に述べる利点を提供することにある。
【００２５】
また本発明の他の目的は、単一チップＣＭＯＳ送信機／受信機を提供すること、および関連技術の問題点ならびに欠点の１ないしは複数を実質的に除去する方法を提供することにある。
【００２６】
さらに本発明の他の目的は、ＣＭＯＳ・ＲＦフロントエンドを製造すること、およびＲＦ通信システムの単一チップ集積化を可能にするその使用のための方法を提供することにある。
【００２７】
さらにまた本発明の他の目的は、ＲＦ通信システムを提供すること、およびコストおよび電力要件の低減を伴う方法を提供することにある。
【００２８】
さらにまた本発明の他の目的は、信頼性があり、高速かつ低ノイズのＣＭＯＳ・ＲＦ通信システムを提供すること、およびそれを使用する方法を提供することにある。
【００２９】
さらにまた本発明の他の目的は、ＲＦ通信システムのＲＦフロントエンドの周波数レンジを増加することにある。
【００３０】
さらにまた本発明の他の目的は、ダイレクト変換ＲＦ通信システムを提供すること、および隣接チャンネルの電力レベルと無関係に指定ＳＮＲを提供する方法を提供することにある。
【００３１】
さらにまた本発明の他の目的は、選択的な２段階増幅を使用して、選択されたＲＦチャンネルのための所望の利得を満たし、かつより大きな隣接チャンネルを除去する単一チップのＣＭＯＳ・ＲＦ受信機に関するベースバンド構造を提供することにある。
【００３２】
少なくとも上記の目的ならびに利点をすべて、もしくは部分的に達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように、ダイレクト変換通信システムが提供されており、当該システムは、搬送周波数を有する選択された信号を含む信号を受信する受信機ユニット、受信した搬送周波数の選択された信号を混合し、ベースバンドの選択された信号を出力する復調ミキサ、およびベースバンドの選択された信号を受け取り、選択的に帯域内信号を所定の振幅に増幅する、第１および第２段のＡＧＣ増幅器を含むベースバンド増幅回路を包含する。
【００３３】
さらに上記の目的をすべて、もしくは部分的に達成するため、また本発明の目的に従って、単一チップＲＦ通信システムが提供されており、当該システムは、ＲＦ信号の受信および送信を行うトランシーバ、ｆ０を搬送周波数とし、Ｎを正の整数とするとき、実質的に同一の周波数２×ｆ０／Ｎを有する複数の２Ｎ相のクロック信号を生成するためのＰＬＬ、トランシーバからのＲＦ信号と、ＰＬＬからの複数の２Ｎ相のクロック信号を混合し、搬送周波数ｆ０に対して低減された周波数を有するＲＦを出力する復調ミキサであって、複数の２入力ミキサを包含する復調ミキサ、復調ミキサに結合されたＡＧＣループ、ＡＧＣループに結合された利得マージ・フィルタ、および利得マージ・フィルタに結合され、復調ミキサからのＲＦ信号をデジタル信号に変換するＡ／Ｄ変換ユニットを包含する。
【００３４】
さらに上記の目的をすべて、もしくは部分的に達成するため、また本発明の目的に従って、ＲＦ通信システムを動作させる方法が提供されており、当該方法は、搬送周波数を有する選択された信号を含む信号を受信するステップ、２を超える数の多相クロック信号であって、搬送周波数と異なり、かつ互いに実質的に同一の周波数を有する多相クロック信号を生成するステップ、受信した選択された信号と、前記２を超える数の多相クロック信号を混合して、搬送周波数から低減された周波数を有する復調後の選択された信号を出力するステップであって、第１の搬送周波数信号および第２の搬送周波数信号のうちの一方を復調するために、前記２を超える数の多相クロック信号のうちのいくつかが混合されるものとしたステップ、復調後の選択された信号を、選択されたチャンネルおよび隣接チャンネルのうちの一方が線形限界に到達するまで増幅するステップ、および隣接チャンネルの増幅ならびにフィルタリングを行い、かつ選択されたチャンネルを所望のダイナミックレンジまで増幅するステップを包含する。
【００３５】
また本発明の他の目的は、インダクタを伴わずに構成されるＬＮＡを提供することにある。
【００３６】
さらに本発明の他の目的は、スパイラル・タイプのオンチップ・インダクタを伴わずに構成されるＣＭＯＳ・ＬＮＡを提供することにある。
【００３７】
さらにまた本発明の他の目的は、コストを抑えたＣＭＯＳ・ＬＮＡを提供することにある。
【００３８】
さらにまた本発明の他の目的は、インダクタを伴わないＬＮＡを使用するＣＭＯＳ・ＲＦ通信システムを提供することにある。
【００３９】
さらにまた本発明の他の目的は、大量製造のためのよりシンプルなプロセスおよび向上した歩留まりを有するＣＭＯＳ・ＬＮＡを提供することにある。
【００４０】
さらにまた本発明の他の目的は、第１および第２の利得コントロール段を有するＣＭＯＳ・ＬＮＡを提供することにある。
【００４１】
さらにまた本発明の他の目的は、向上したダイナミックレンジを有するＣＭＯＳ・ＬＮＡを提供することにある。
【００４２】
さらにまた本発明の他の目的は、それぞれが第１および第２の対称回路を含む第１および第２の利得コントロール段を有するＣＭＯＳ・ＬＮＡを提供することにある。
【００４３】
さらにまた本発明の他の目的は、それぞれが第１および第２の対称回路を含む第１および第２の利得コントロール段を有し、対称フル‐アップならびにフル‐ダウン・オペレーションを可能にするＣＭＯＳ・ＬＮＡを提供することにある。
【００４４】
少なくとも上記の目的ならびに利点をすべて、もしくは部分的に達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように、ＣＭＯＳ低ノイズ増幅器（ＬＮＡ）が提供されており、当該ＣＭＯＳ・ＬＮＡは、入力端子と出力端子の間に結合される複数の増幅段、および複数の増幅段のそれぞれに結合される利得コントローラを包含しており、スパイラル・インダクタが含まれていない。
【００４５】
また本発明の他の目的は、単一基板上におけるＶＣＯミキサおよびそれを使用する方法を提供することにある。
【００４６】
さらに本発明の他の目的は、ミキサ装置およびその方法における周波数レンジを増加することにある。
【００４７】
さらにまた本発明の他の目的は、ノイズを低減したミキサおよびそれを使用する方法を提供することにある。
【００４８】
さらにまた本発明の他の目的は、ミキサ構造のパフォーマンスを向上させることにある。
【００４９】
さらにまた本発明の他の目的は、対称スイッチ構造を有するシングル／ダブル・バランス・ミキサおよびその方法を提供することにある。
【００５０】
さらにまた本発明の他の目的は、ＲＦ通信受信機を単一基板上に構成することにある。
【００５１】
さらにまた本発明の他の目的は、単一基板上に多相ミキサを含むＲＦ通信送信機およびその方法を提供することにある。
【００５２】
これらの利点を達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように回路が提供されており、当該回路は、異なる位相を有する複数の第１のクロック信号であり、それぞれが基準周波数より低い第１の周波数を有する複数の第１のクロック信号を受け取るミキサであって、複数の第１のクロック信号を混合して、より高い第２の周波数を有する複数の局部発振器信号を生成し、かつ複数の局部発振器信号と入力信号の乗算を行って出力端子に出力信号を提供するミキサを包含する。
【００５３】
また本発明の他の目的は、ＤＣオフセット・キャンセル装置を提供することにある。
【００５４】
さらに本発明の他の目的は、より低いコーナー周波数、および高いＤＣオフセット電圧除去を同時に提供することにある。
【００５５】
さらにまた本発明の他の目的は、単一チップ・バイパス・フィルタを提供することにある。
【００５６】
さらにまた本発明の他の目的は、利得段の数を増加させるときの、ＡＧＣループの合計のキャパシタンスを下げることにある。
【００５７】
これらの利点を達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように、本発明の構造は、入力ＲＦ信号を受け取り、かつ増幅する、直列に接続された複数の利得段、および利得段の個々の１つ対応するフィードバック・ループであって、それぞれの利得段の出力ポートおよび入力ポートに結合されて、オフセット電圧のフィルタリングを行う複数のフィードバック・ループを包含する。
【００５８】
また本発明の他の目的は、シングルＣＭＯＳチップ上においてＰＬＬを含むＲＦ通信システムを構成することにある。
【００５９】
さらに本発明の他の目的は、ＰＬＬの周波数レンジを増加することにある。
【００６０】
さらにまた本発明の他の目的は、ＰＬＬのノイズを低減することにある。
【００６１】
さらにまた本発明の他の目的は、ＰＬＬのパフォーマンスを向上させることにある。
【００６２】
さらにまた本発明の他の目的は、ＣＭＯＳリング・オシレータの位相ノイズを最小化することが可能なＰＬＬのためのＣＭＯＳ・ＶＣＯを提供することにある。
【００６３】
さらにまた本発明の他の目的は、短縮もしくは最小化された立ち上がり‐立ち下がり時間を伴う大振幅信号を出力することができるＶＣＯを提供することにある。
【００６４】
さらにまた本発明の他の目的は、ＶＣＯの供給ノイズ効果を低減もしくは最小化することにある。
【００６５】
さらにまた本発明の他の目的は、帯域幅およびスペクトル・パフォーマンスを向上したＰＬＬのためのプリスケーラを提供することにある。
【００６６】
さらにまた本発明の他の目的は、分数スパー（fractional-spur：以下単に「分数スパー」とする）問題を除去する分数Ｎ（fractional-N：以下単に「分数Ｎ」とする）プリスケーラ・アーキテクチャを提供することにある。
【００６７】
上記の目的ならびに利点をすべて、もしくは部分的に達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように回路が提供されており、当該回路は、異なる位相を有する複数の第１のクロックであって、それぞれが基準周波数より低い第１の周波数を有する複数の第１のクロックを生成するクロック・ジェネレータ、および、前記クロック・ジェネレータに結合され、複数の第１のクロック信号を受け取り、分周されたクロックの第２のクロック信号を生成するプリスケーラを包含する。
【００６８】
また本発明の他の目的は、周波数もしくはＱファクタの要件から制限を受けないマスタ・スレーブ回路を提供することにある。
【００６９】
さらに本発明の他の目的は、多相フィルタを使用するマスタ・スレーブ同調回路を提供することにある。
【００７０】
さらにまた本発明の他の目的は、マスタ・スレーブ・フィルタ内において比較される第１のフィルタおよび第２のフィルタに関して同一の電気的特性を有するｇｍ‐Ｃ多相フィルタを提供することにある。
【００７１】
さらにまた本発明の他の目的は、同一回路によって提供されるハイパスフィルタおよびローパスフィルタからの出力信号を有するｇｍ‐Ｃ多相フィルタを提供することにある。
【００７２】
さらにまた本発明の他の目的は、向上した精度を伴うマスタ・スレーブ同調回路を提供することにある。
【００７３】
さらにまた本発明の他の目的は、精度が向上し、かつ構成が簡素化された、より堅牢なマスタ・スレーブ同調回路を提供することにある。
【００７４】
上記の目的ならびに利点をすべて、もしくは部分的に達成するため、また本発明の目的に従って同調回路が提供されており、当該同調回路は、スレーブ・フィルタ・ブロック、およびスレーブ・フィルタ・ブロックに向けてコントロール信号を出力するマスタ・フィルタ・ブロックを包含し、マスタ・フィルタ・ブロックが、ハイパスフィルタおよびローパスフィルタを含む第１のフィルタであって、ハイパスフィルタおよびローパスフィルタのそれぞれがコントロール信号を受け取るものとする第１のフィルタ、ハイパスフィルタに結合される第１の整流器、ローパスフィルタに結合される第２の整流器、および第１および第２の整流器に結合され、コントロール信号を出力するコンバータを包含する。
【００７５】
本発明のその他の利点、目的、および特徴は、その一部が以下の説明に示されており、また当業者であれば以下を精査することで明らかになり、あるいは本発明を実施することで知得し得る。本発明の目的ならびに利点は、添付した特許請求の範囲において特定されるように具現化し達成し得る。
【００７６】
以下、図面を参照して本発明を詳細に説明するが、これらの図面においては、類似の要素に類似の参照番号が用いられている。
【００７７】
［好ましい実施態様の詳細な説明］
ＣＭＯＳテクニックを使用して構成される単一チップ無線周波数（ＲＦ）通信システムは、次のような動作要件を満足する必要がある。ＣＭＯＳ電圧コントロール・オシレータ（ＶＣＯ）は、ノイズ特性が良好でない。したがって、ＣＭＯＳフェイズロックループ（ＰＬＬ）の組み込みが必要になる。しかしながら、ＰＬＬの数を少なくし、かつＰＬＬの中心周波数を、ＣＭＯＳ・ＶＣＯを使用した結果としてもたらされる位相ノイズをコントロールするために、好ましくは送信ＲＦ周波数から充分に離す（たとえば充分に低くする）。高品質フィルタは、ＣＭＯＳ構成における関連の面積ならびに電力仕様上の不利益から、好ましくは除去する。また、ＣＭＯＳ・ＲＦシステム内のコンポーネント数は、パフォーマンスの低下を伴うことなく、小さくするか、あるいは抑える必要がある。
【００７８】
図６は、第１の好ましい実施態様とする「多相低減周波数」（ＭＰＲＦ）変換ＲＦ通信システム６００を示しており、これはシングルＣＭＯＳチップ上において好適に構成することができる。この第１の実施態様は、１．８〜２．４ＧＨｚといった優に１ＧＨｚを超える周波数において動作することが可能である。ここで「多相低減周波数変換」という用語を用いているが、これは、高い周波数を有する単相周期信号が、多相低周波数周期信号を互いに組み合わせ、あるいは乗ずることによって好適に得られることによる。第１の好ましい実施態様のＭＰＲＦ変換ＲＦ通信システム６００は、フロントエンドＭＰＲＦ・ＲＦブロック６０２、およびデジタル信号処理（ＤＳＰ）ブロック６０４を有し、好ましくはそれをベースバンドとする。前述したように、関連技術のＤＳＰブロックは、ＣＭＯＳテクニックを使用して構成することができる。したがって、デジタル信号プロセッサ６５０を含むＤＳＰブロック６０４については、詳細な説明を省略している。
【００７９】
ＭＰＲＦ変換ＲＦブロック６０２は、アンテナ６０５、ＲＦ受信機部分６４０、アナログ／デジタル（Ａ／Ｄ）コンバータ６９０、Ｄ／Ａコンバータ６９５、およびミキサ６６０とアンテナ６０５の間に結合された電力増幅器６７０を含んでいる。受信機部分６４０は、変調ならびに復調クロックを生成、つまり局部発振器（ＬＯ）周波数を生成し、その周波数ｆ０は、基準クロックによって決定される。
【００８０】
図７は、受信機７００の第１の好ましい実施態様を示したブロック図であり、これは、受信機部分６４０として機能することができる。図７に示されるように、受信機７００は完全ＣＭＯＳの低ノイズ増幅器７１０、Ｎ相ミキサ７２０Ａ、７２０Ｂ、多相（たとえば８００ＭＨｚ）ＬＯ信号（たとえばＬＯ［０：１１］）を生成するＰＬＬ７３０、第１の自動利得コントロール（ＡＧＣ）ループを伴う可変利得増幅器（ＶＧＡ）７４０Ａ、７４０Ｂ、第２のＡＧＣループを伴う利得マージ（たとえば４つの３次Ｇｍ‐Ｃ楕円フィルタ）フィルタ７５０Ａ、７５０Ｂ、多相フィルタ構成を伴うＧｍ‐Ｃ同調回路７６０を含んでいる。ＩチャンネルおよびＱチャンネル信号のそれぞれは、アナログ・デジタル・コンバータ（たとえば、４ビット・フラッシュのＡＤＣ）７７０Ａ、７７０Ｂのそれぞれに結合されている。
【００８１】
ＰＬＬ７３０は、好ましくはＮ相の電圧コントロール・オシレータ（ＶＣＯ）７３２、位相周波数検出器（ＰＦＤ）およびチャージ・ポンプ７３６、ループ・フィルタ７３８、およびプリスケーラ７３４を含む。ＶＣＯ７３２は、好ましくはマルチフィードバック・ループＶＣＯであり、それにおいては、ＶＣＯ７３２の各ＶＣＯセルが、好ましくは立ち上がり／立ち下がり時間が短い、大きなスイングを含んでおり、広帯域の２．４ＧＨｚ ＣＤＭＡ応用に充分な位相ノイズの低減が得られる。プリスケーラ７３４は、好ましくは多相サンプリング分数Ｎプリスケーラであり、分数Ｎ演算を実行する一方、チャンネル帯域幅の内側における分数スパーを防止する。つまり、ＰＬＬ７３０は、低位相ノイズの２．４ＧＨｚ Ｗ‐ＣＤＭＡに充分な帯域幅を、そのチャンネル帯域幅の内側に分数スパーを伴うことなく組み込む。
【００８２】
図７に示されるように、ＰＬＬ７３０は、７つの異なるチャンネル周波数用に１２相のＬＯ信号（ＬＯ［０：１１］）を生成する。Ｎ相のミキサを、好ましくは直交ダウン・コンバータとし、図７に示されるように、２つの６相シングル‐バランス・ミキサ７２０Ａ、７２０Ｂを含めるが、それにおいて一方はＩチャンネル用、他方はＱチャンネル用になる。たとえば、図７に示されるように、６相のミキサ７２０Ａは、８００ＭＨｚの６相ＬＯ信号（ＬＯ［０，２，４，６，８，１０］）をＩチャンネル用に受信し、６相のミキサ７２０Ｂは、８００ＭＨｚの６相ＬＯ信号（ＬＯ［１，３，５，７，９，１１］）をＱチャンネル用に受信する。したがって、１２相の直交ダウン・コンバータ７２０は、単相２．４ＧＨｚのＬＯ信号を受信するシングル‐バランス・ミキサの機能を提供する。この例においては、ミキサ７２０Ａ、７２０Ｂによって、ＣＭＯＳ・ＶＣＯが、搬送周波数ｆ０の周波数２ｆ０／Ｎ（たとえば１／３）において多相クロック信号を提供することが可能になる。つまり、ＶＣＯ７３２が８００ＭＨｚで動作することから、ＬＯの支配的な電力およびそれに関連する漏れが２．４ＧＨｚ（搬送波の周波数）において生じることがない。このように、受信機７００の第１の好ましい実施態様においては、ＤＣオフセットの量が、ＶＣＯ７３２の２×ｆ０／Ｎ周波数に起因して著しく低減される。
【００８３】
図７に示されるように、ミキサ７２０Ａ、７２０Ｂは、ベースバンドＲＦ信号を出力する。受信機７００のベースバンド構造は、第１のＡＧＣループ７４０Ａおよび第２のＡＧＣループ７５０Ａを含んでいる。ＡＧＣループ７４０Ａは、ｎ個のＶＧＡ段（たとえばｎ＝７）７４２ａ、７４２ｂ、．．．、７４２ｎ、ｎ個のＤＣオフセット・キャンセル・ループ７４４ａ、７４４ｂ、．．．、７４４ｎ（たとえばｎ＝７）を含むカスケード接続されたＤＣオフセット・キャンセル・ループ７４４、および第１のフィードバック・ループ７４６を含んでいる。自動利得ループ・コントロール装置に関する追加の説明は、２０００年１１月６日に出願された同時係属出願の米国特許出願番号（代理人整理番号：ＧＣＴ‐１１）号に記載されており、その記載内容をここで参照して援用する。第２のＡＧＣループ７５０Ａは、利得マージの４つの３次Ｇｍ‐Ｃ楕円フィルタ７５２、ＤＣオフセット・キャンセル・ループ７５４、および第２のフィードバック・ループ７５６を含んでいる。第１のＡＧＣループは、大きな隣接チャンネル条件が存在する場合に備えて、好ましくはチャンネル選択フィルタの手前において、所望チャンネルが最大利得を達成することを可能にする。第２のＡＧＣループは、好ましくは、大きな隣接チャンネルのブロッカに起因して失われた所望チャンネルの利得を補償する。受信機７００のＱチャンネル用の、ベースバンド構造の第１のＡＧＣループ７４０Ｂおよび第２のＡＧＣループ（フィルタを伴う）７５０Ｂは、Ｉチャンネルと類似の構成を有する。各フィードバック・ループは、ピーク検出器７４６ａ、７５６ａ、チャージ・ポンプ７４６ｂ、７５６ｂ、およびループ・フィルタ７４６ｃ、７５６ｃを含んでいる。
【００８４】
図８は、受信機７００のベースバンド構造における信号の流れを図示している。この図８を参照すると、２つの異なる状態が図示されている。第１の状態においては、ミキサ７２０から、隣接チャンネル８２０の電力が所望チャンネル８１０の電力に等しいかそれより小さい入力ＲＦ信号８０５が受け取られる。受信機７００の第１の好ましい実施態様によれば、好ましくは、所望チャンネルが主として第１のＡＧＣループ７４０から必要な利得を得る。第２の状態においては、ミキサ７２０から、隣接チャンネル８４０の電力が所望チャンネル８３０の電力より大きい（たとえば、実質的に大きい）入力ＲＦ信号８２５が受け取られる。ＲＦ信号８２５を受け取ったとき、第１のＡＧＣループ７４０は、隣接チャンネルの電力８４０が許容線形限界に到達するまで、所望チャンネル８３０の増幅を行う。第２のＡＧＣループ７５０においては、ＡＧＣループがＧｍ‐Ｃチャンネル選択フィルタ内においてマージされ、それが所望チャンネルを、許容線形限界によって制限される所望レベルに増幅する。選択的に、状態および第１および第２の（たとえばカスケード結合された）ＡＧＣループ７４０、７５０の動作をコントロールすることによって、ＲＦ信号８２５を受け取った場合であっても、所望チャンネル内のＲＦ信号が、ＲＦ信号８０５に対して有効な最大利得を受けることができる。このように、受信機７００のベースバンド構造の第１の実施態様は、デュアル変換受信機によって提供される利得を得ることになる。
【００８５】
上記に加えて、図８に示されるように、第１のＡＧＣループ内のＶＧＡループの最後のＶＧＡから出力される出力信号が、ＶＧＡ３に戻されている。しかしながら本発明には、このように限定されることが意図されていない。たとえば、この出力信号をＶＧＡ１等のＶＧＡループ内の先行する別のＶＧＡに、あるいはすべてのＶＧＡ段にループ・バックさせることもできる。
【００８６】
図９は、受信機７００の利得分布を示した概略図である。この図９を参照すると、ケースＩに、隣接チャンネル・ブロッカの振幅が帯域内信号に等しい（たとえば、それ以下の）状態が示されている。図９に示されるように、受け取った帯域内信号９１０は、最大検出可能信号（ＭＤＳ）に等しい値を有している。同様に、隣接チャンネル・ブロッカ９２０は、ＭＤＳに等しい初期値を有している。図９のケースＩに示されているように、帯域内信号９１０および帯域外信号９２０は、ともにＲＦ段９３０による利得ＧＲＦｄＢ（デシベル）を受け取る。好ましい実施態様においては、ＲＦ段９３０がＬＮＡ７１０およびＮ相ミキサ７２０を含んでいる。つまり、図９のケースＩにおけるポイントＢに示されるように、帯域内信号９１０および帯域外信号９２０は、ミキサ７２０の出力端子においては（ＭＤＳ＋ＧＲＦ）ｄＢを有する信号になる。なおＧＲＦは、ＲＦセクション９３０によって提供されるＲＦ利得として定義される。
【００８７】
ＡＧＣ ９４０は、第１段ＡＧＣであり、帯域内信号９１０および帯域外信号９２０をともに、特定の線形限界９３２まで増幅する。ケースＩにおいては、隣接チャンネル・ブロッカ（たとえば帯域外信号９２０）によって帯域内信号９１０が充分な増幅を受けることが妨げられない。つまり、帯域内信号９１０および帯域外信号９２０がともに、第１のＡＧＣループ段９４０の出力端子において（ＭＤＳ＋ＧＲＦ＋ＧＡＧＣ）ｄＢｍまで増幅される。ただし、ＧＡＧＣは、第１のＡＧＣループ９４０によるＡＧＣ利得である。したがって、図９に示されるケースＩの場合、第２のＡＧＣループ９５０においては、すでに充分な増幅が行われて受信機７００の専用信号レベルに一致していることから、好ましくは帯域内信号の増幅が行われない。好ましくは、第１のＡＧＣループ段９４０がこの増幅を達成する。しかしながら、第２のＡＧＣループ９５０においては、隣接チャンネル・ブロッカ９２０が部分的にフィルタリングされ、振幅が縮小される。図９に示されているように、第２のＡＧＣループ９５０においては、隣接チャンネル・ブロッカ９２０が、好ましくはフィルタ段のフィルタ除去比（たとえば、４×ＲＦ）によって抑圧され、かつ第２のＡＧＣループ９５０により利得ＧＦが０にセットされていることから、それには増幅を伴わない。このＧＦは、第２のＡＧＣループ９５０の３次の楕円フィルタのマージ利得であり、ＲＦは、３次の楕円フィルタの除去比である。まとめると、図９に示したケースＩにおいては、好ましくは第１のＡＧＣループに含まれるＶＧＡの利得が、必要なダイナミックレンジを充分にカバーし、ＧＡＧＣ＝ＤＡＬＬとなる。単一チップＣＭＯＳ・ＲＦ受信機の場合は、ＤＡＬＬが帯域内信号を転送するための必要ダイナミックレンジになる。このように、図９のケースＩにおいては、ＧＡＧＣとＤＡＬＬが等しい。
【００８８】
図９のケースＩＩを参照すると、隣接チャンネル・ブロッカ９８０の振幅が、帯域内信号９７０より、必要な隣接チャンネル・ブロック比のＢ ｄＢだけ大きい。図９のケースＩＩに示されるように、帯域内信号９７０のＭＳＤ ｄＢｍおよび帯域外信号９８０の（ＭＳＤ＋Ｂ）ｄＢｍが、ＲＦ段９３０に印加される。したがって、ＲＦ段９３０の出力端子（たとえばミキサ出力）においては、帯域内信号９７０が（ＭＳＤ＋ＧＲＦ）ｄＢｍの利得を、帯域外信号９８０が（ＭＳＤ＋Ｂ＋ＧＲＦ）ｄＢｍの利得をそれぞれ有する。ケースＩＩにおいては、ＡＧＣループ９４０のＶＧＡが、好ましくは隣接チャンネル・ブロッカ９８０が線形限界９３２に達するまで、信号９７０および９８０をともに増幅する。この結果、ＡＧＣループ９４０の出力（たとえば、ＶＧＡ出力端子）において、帯域内信号９７０が（ＭＳＤ＋ＧＲＦ＋ＧＡＧＣ）ｄＢｍの利得を、帯域外信号９８０が（ＭＳＤ＋ＧＲＦ＋ＧＡＧＣ＋Ｂ）ｄＢｍの利得をそれぞれ有する。図９のケースＩと比較すると、ＶＧＡ利得ＶＡＧＣ（ケースＩＩ）がＶＧＡ利得ＶＡＧＣ（ケースＩ）よりＢ ｄＢだけ小さい。図９のケースＩＩにおけるＡＧＣループ９５０の場合は、利得マージ・フィルタ９５４が、好ましくは帯域内信号９７０を（４×ＧＦ）だけ増幅するものとし、好ましくはそれが必要な隣接チャンネル・ブロック比のＢ ｄＢに等しいものとする。帯域外信号９８０は、（４×ＧＦ）により増幅され、かつ同時に第２のＡＧＣループ９５０内の利得マージ・フィルタによって（４×ＲＦ）によりリジェクトされ、その結果、（４×（ＲＦ−ＧＦ））の合計または正味のリジェクションがもたらされる。つまり、図９に示した受信機のベースバンド構造の第２の好ましい実施態様においては、必要なダイナミックレンジが第１のＡＧＣループ９４０（ＶＧＡ）および第２のＡＧＣループ９５０（利得マージ・フィルタ）によって共有されて、必要なダイナミックレンジＤＡＬＬ＝ＧＡＧＣ＋４×ＧＦ＝ＧＡＧＣ＋Ｂが提供される。
【００８９】
図９に示したベースバンド構造の第２の好ましい実施態様においては、第１のＡＧＣループに第２のＡＧＣループ９５０が続いているが、本発明は、そのような限定を意図していない。すなわち、第２のＡＧＣループ９５０を第１のＡＧＣループ９４０の手前の、ＲＦセクション９３０のミキサの後に続けることもできる。その場合、帯域内ＲＦ信号が、好ましくはまず、Ｇｍ‐Ｃフィルタによって処理され、好ましくはＶＧＡ増幅器を使用する第１のＡＧＣループ９４０からの利得に先行して隣接チャンネルがブロックされる。
【００９０】
前述したように、ＣＭＯＳ受信機アーキテクチャの実施態様およびそれを使用する方法は、各種の利点を有する。好ましい実施態様においては、スーパーヘテロダイン受信機に匹敵するＳＮＲを有するダイレクト変換受信機が提供される。さらに、本発明に係るベースバンド構造の好ましい実施態様およびそれを使用する方法においては、隣接チャンネルの電力レベルと無関係に、充分なＳＮＲが入力信号に提供される。
【００９１】
図１０は、本発明に係るＣＭＯＳ・ＬＮＡの第１の好ましい実施態様を示したブロック図であり、好ましくはそれが、より良好な線形性ならびにコントロール性を提供し、かつインダクタなしに構成される。ＣＭＯＳ・ＬＮＡ１３００は、好ましくはＲＦ信号入力ＩＮを受け取るために結合される入力端子１３１０、入力端子１３１０に結合される第１の増幅段１３２０、第１の増幅段１３２０の出力ノード１３２６に結合される第２の増幅段１３４０、および好ましくはＲＦ出力信号ＯＵＴを送出する出力端子１３６０を含んでいる。さらにＣＭＯＳ・ＬＮＡ１３００は、第１および第２の利得段１３２０および１３４０に結合される利得コントローラ１３５０を含む。
【００９２】
ＣＭＯＳ・ＬＮＡの第１の好ましい実施態様は、２つの増幅段からなり、ＣＭＯＳ・ＲＦ通信システムにおいて使用するために適合されるＣＭＯＳ・ＬＮＡ１３００に必要な利得を達成することができる。第１および第２の増幅段１３２０および１３４０のそれぞれは、好ましくは同一の構成を有する。ただ、本発明はこれに限定されるものでない。第１の増幅段１３２０は、図１０に示されるように、出力ノード１３２６と第１の増幅段１３２０の第１の増幅回路１３２４の間に結合されるフィードバック・ループ１３２２を含んでいる。フィードバック・ループ１３２２は、好ましくは第１の増幅段１３２０の出力ノード１３２６のＤＣバイアス・ポイントを設定する。
【００９３】
第１の増幅段１３２０は、好ましくは対称ＣＭＯＳ回路網を含み、ＣＭＯＳ・ＬＮＡ１３００のダイナミックレンジ、特に大きなＲＦ信号入力ＩＮの下におけるそれを増加させる。さらに、ＣＭＯＳ・ＬＮＡ１３００の利得は、利得コントローラ１３５０の使用によってコントロールすることができる。好ましくは利得コントローラ１３５０が電流ソースＩを含む。利得コントローラ１３５０の電流ソースＩによって提供される電流レベルは、好ましくは第１および第２の増幅段１３２０、１３４０にコピーされる。たとえば、電流ミラー等を使用して電流レベルをコピーすることができる。
【００９４】
図１１に、図１０のＣＭＯＳ・ＬＮＡ１３００の、第１の好ましい実施態様をより詳細に示す。ＣＭＯＳ・ＬＮＡ１３００は、スターブド・インバータ・タイプのＬＮＡとすることができる。図１１に示されるように、第１の増幅回路１３２４は、電源電圧ＶＤＤとグラウンド電圧の間に直列に結合される４つのトランジスタ１４００Ｐ１、１４００Ｐ２、１４００Ｎ２、および１４００Ｎ１を含んでいる。入力端子１３１０は、トランジスタ１４００Ｐ２および１４００Ｎ２のゲート電極に結合されており、これらのトランジスタは共通ドレイン結合されて第１の増幅段１３２０の出力端子１３２６を形成している。さらにキャパシタ１４００Ｃ２が、グラウンド電圧と、トランジスタ１４００Ｐ１と１４００Ｐ２を結合するジャンクションの間に結合されており、キャパシタ１４００Ｃ１が、グラウンド電圧と、トランジスタ１４００Ｎ２とトランジスタ１４００Ｎ１を結合するジャンクションの間に結合されている。
【００９５】
第２の増幅段１３４０は、電源電圧ＶＤＤとグラウンド電圧の間に直列に結合される４つのトランジスタ１４００Ｐ３、１４００Ｐ４、１４００Ｎ４、および１４００Ｎ３を含んでいる。トランジスタ１４００Ｐ４および１４００Ｎ４のゲート電極は、第１の増幅段１３２０の出力ノード１３２６に結合されており、かつこれらのトランジスタはドレインがコモン結合されて第２の増幅段１３４０の出力ノードを形成している。図１４に示されるように、第２の増幅段１３４０の出力ノードは、出力端子１３６０でもある。さらにキャパシタ１４００Ｃ４および１４００Ｃ３が、それぞれグラウンド電圧と、トランジスタ１４００Ｐ３と１４００Ｐ４を結合するジャンクション、およびトランジスタ１４００Ｎ４と１４００Ｎ３を結合するジャンクションの間に結合されている。
【００９６】
第１の増幅段１３２０のフィードバック・ループ１３２２は、抵抗１４００Ｒ２、キャパシタ１４００Ｃ６、演算増幅器ＯＰＡＭＰ１、およびトランジスタ１４００Ｎ１を含んでいる。抵抗１４００Ｒ２は、第１の増幅回路１３２４の出力ノード１３２６と演算増幅器ＯＰＡＭＰ１の非反転入力の間に結合されている。キャパシタ１４００Ｃ６は、グラウンド電圧と演算増幅器ＯＰＡＭＰ１の非反転入力の間に結合されている。演算増幅器ＯＰＡＭＰ１の出力は、トランジスタ１４００Ｎ１のゲート電極に結合され、演算増幅器ＯＰＡＭＰ１の反転入力は、電圧ノード１に結合されている。
【００９７】
図１１に示されるように、抵抗１４００Ｒ１およびキャパシタ１４００Ｃ８が入力端子１３１０とグラウンドの間に結合されている。抵抗１４００Ｒ１とキャパシタ１４００Ｃ８の間のジャンクションには、電圧ノード１が結合される。抵抗１４００Ｒ２、キャパシタ１４００Ｃ６、演算増幅器ＯＰＡＭＰ１、およびトランジスタ１４００Ｎ１を含むフィードバック・ループ１３２２は、第１の増幅段１３２０の出力ノード１３２６および第２の増幅段１３４０の入力のＤＣバイアス・ポイントを設定し、好ましくはそれが、電圧ノード１に対する結合のために０．５ＶＤＤに調整される。
【００９８】
類似の手法で、第２の増幅段１３４０のフィードバック・ループは、抵抗１４００Ｒ３、キャパシタ１４００Ｃ７、演算増幅器ＯＰＡＭＰ２、およびゲート電極において演算増幅器ＯＰＡＭＰ２の出力を受け取るトランジスタ１４００Ｎ３を含む。フィードバック・ループ１３２２と同様に、抵抗１４００Ｒ３が、第２の増幅段１３４０の出力ノードと演算増幅器ＯＰＡＭＰ２の非反転入力の間に結合される。キャパシタ１４００Ｃ７は、グラウンド電圧と演算増幅器ＯＰＡＭＰ２の非反転入力の間に結合されている。演算増幅器ＯＰＡＭＰ２の反転入力は、電圧ノード１に結合される。
【００９９】
好ましくは、トランジスタ１４００Ｐ１〜１４００Ｐ４をＰＭＯＳタイプのトランジスタとし、トランジスタ１４００Ｎ１〜１４００Ｎ４をＮＭＯＳタイプのトランジスタとする。ここで認識されようが、好ましい実施態様がこの種のトランジスタ・タイプに拘束されることはない。
【０１００】
利得コントローラ１３５０は、トランジスタ１４００Ｐ５および電流ソース１４００Ｉｓを含み、電源電圧ＶＤＤとグラウンド電圧の間に直列に結合されている。さらにトランジスタ１４００Ｐ５のゲート電極は、ドレイン電極と共通結合され、電流ソース１４００Ｉｓに接続されている。それに加えて、トランジスタＰ５のゲート電極は、トランジスタ１４００Ｐ１のゲート電極、トランジスタ１４００Ｐ３のゲート電極、およびキャパシタ１４００Ｃ５と共通結合されており、さらにキャパシタは、グラウンド電圧にも結合される。
【０１０１】
第１および第２の増幅段１３２０、１３４０の０．５ＶＤＤバイアス、および対称ＰＭＯＳおよびＮＭＯＳ回路網によって、対称動作ポイントが可能になり、その結果、ＰＭＯＳおよびＮＭＯＳ回路網は、増加したヘッド‐ルームあるいは最大のヘッド‐ルーム、および増加したダイナミックレンジあるいは最大のダイナミックレンジを、特に入力端子１３１０において大きなＲＦ信号入力を受け取る場合に持つことになる。また０．５ＶＤＤバイアスによって、大きなＲＦ入力信号を受け取った場合においてもトランジスタ１４００Ｎ２、１４００Ｐ２、１４００Ｎ４、および１４００Ｐ４が飽和領域において動作することが可能になる。
【０１０２】
結果として得られる第１の増幅段の利得（ＧＡＩＮ１ｓｔ）は、トランジスタ１４００Ｐ２およびトランジスタ１４００Ｎ２のトランスコンダクタンス（たとえば、ｇｍ４００Ｐ２＋ｇｍ４００Ｎ２）およびトランジスタ１４００Ｐ２およびトランジスタ１４００Ｎ２の並列コンビネーションの結果として得られる出力インピーダンス（たとえば、ｒｏ４００Ｐ２｜｜ｒｏ４００Ｎ２）から決定することが可能であり、ＧＡＩＮ１ｓｔ＝（ｇｍ４００Ｐ２＋ｇｍ４００Ｎ２）×（ｒｏ４００Ｐ２｜｜ｇｍ４００Ｎ２）となる。類似の態様で、第２の増幅段の利得（ＧＡＩＮ２ｎｄ）は、ＧＡＩＮ２ｎｄ＝（ｇｍ４００Ｐ４＋ｇｍ４００Ｎ４）×（ｒｏ４００Ｐ４｜｜ｇｍ４００Ｎ４）となる。ＣＭＯＳ・ＬＮＡ１３００の第１の好ましい実施態様が対称構造を有していない場合、フルダウンおよびフルアップ条件が、異なるヘッドルームならびに異なる特性を持つことになり、それによってフルダウンならびにフルアップ条件に依存する信号分布がもたらされ、この種のＣＭＯＳ・ＬＮＡの線形性が低下することになる。
【０１０３】
上記に加えて、ＣＭＯＳ・ＬＮＡ１３００の第１の好ましい実施態様の利得は、電流ソース１４０ＯＩｓの値を変化させることによってもコントロールすることができる。電流ソース１４０ＯＩｓからの電流レベルは、好ましくはトランジスタ１４００Ｐ５、１４００Ｐ３、および１４００Ｐ１からなる電流ミラーを介して、第１および第２の増幅段１３２０、１３４０のそれぞれにコピーすることができる。電流ソース１４０ＯＩｓの値を増加させることによって、トランジスタ１４００Ｐ２、１４００Ｎ２、１４００Ｐ４、および１４００Ｎ４のトランスコンダクタンスが増加し、その結果として利得の増加が得られる。好ましくはキャパシタ１４００Ｃ６および１４００Ｃ７を使用して第１の増幅段１３２０および第２の増幅段１３４０それぞれの、２つのフィードバック・ループを安定させる。キャパシタ１４００Ｃ１〜１４００Ｃ５および１４００Ｃ８は、好ましくはＡＣグラウンドを構成するために使用される。
【０１０４】
前述したように、ＣＭＯＳ・ＬＮＡおよびそれを使用する方法の好ましい実施態様は、選択した周波数だけでなく、広い周波数レンジにわたって所望する利得を提供する。さらに、より高い利得が必要とされるときには、ＣＭＯＳ・ＬＮＡの段数を増加することができる。それに加えて、本発明に従って利得コントローラの代替実施態様を使用することもできる。たとえば、各段に負荷キャパシタンスを配置しそれをコントロールすることによって利得をコントロールすることができる。負荷キャパシタンスに関するその種の回路は、パス‐トランジスタおよびキャパシタの直列接続によってインプリメントすることが可能であり、パス‐トランジスタのゲート電極の電圧のコントロールによって、有効負荷キャパシタンスをコントロールすることができる。
【０１０５】
前述したように、本発明に係るＣＭＯＳ・ＬＮＡの好ましい実施態様およびそれを使用するための方法は、各種の利点を有する。本発明に係る好ましい実施態様は、インダクタを使用しないＣＭＯＳ・ＬＮＡを提供する。ＬＮＡの好ましい実施態様は、単純化された製造プロセスを使用することができる。さらに、このＣＭＯＳ・ＬＮＡの好ましい実施態様は、対称増幅段を有し、それによって所望の利得を達成しつつ、対称なプル‐アップおよびプル‐ダウンの動作が可能になる。それに加えて、好ましい実施態様は、線形パフォーマンスの向上を提供する。
【０１０６】
図１２Ａは、本発明の第１の好ましい実施態様に係るＶＣＯミキサ構造を示したブロック図である。この構造を、ＲＦ通信システムに使用することができる。この構造は、多相電圧コントロール・オシレータＶＣＯ２１００および多相ミキサ２２００を含む。多相ミキサ２２００は、差動増幅回路２２００Ａおよび結合回路２２００Ｂを含んでいる。
【０１０７】
基準周波数ｆＲＥＦ＝ｆ０を有する基準クロック信号が使用される場合、多相ＶＣＯ２１００が、複数の周波数２×ｆ０Ｎを有するＮ相のクロック信号ＬＯ（ｉ＝０〜Ｎ−１）を生成するが、それにおいてＮ＝ＮＤ×２であり、ＮＤは多相ＶＣＯ２１００内の遅延セルの数に等しい。言い換えるとＶＣＯ２１００は、周波数ｆ０を２×ｆ０Ｎまで低減する。周波数２×ｆ０／Ｎは、多相ＶＣＯの位相ノイズを下げ、周波数レンジを増加させる。
【０１０８】
周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（０）、ＬＯ（１）、．．．、ＬＯ（Ｎ−１）は、多相ミキサ２２００の結合回路２２００Ｂに入力され、この入力信号、たとえばＲＦ信号ＲＦ＋およびＲＦ−は、差動増幅回路２２００Ａに入力される。差動増幅回路２２００Ｂは、無線周波数信号ＲＦ＋およびＲＦ−の差動増幅を行う。結合回路２２００Ｂは、バイアス電圧ＶＢｉａｓに応じて、かつ好ましくはＮ相中間クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を合成してオリジナルの周波数ｆ０を有するクロック信号ＬＯＴ＋ならびにＬＯＴ−を生成する。その後ミキサ２２００が、ＬＯＴ＋ならびにＬＯＴ−と、ＲＦ信号ＲＦ＋ならびにＲＦ−の乗算を行う。
【０１０９】
図１２Ｂは、第１の好ましい実施態様に係るＶＣＯミキサ構造２１００、２２００の回路図を示している。多相ＶＣＯ２１００は、直列に結合されたＮＤ個の遅延セル２１００１〜２１００ＮＤを含む。このような構成を基礎として、多相ＶＣＯは、周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を生成する。周波数コントロール信号を生成するＶＣＯ２１００のためのコントロール回路は、位相周波数検出器２０５４、チャージ・ポンプ２０５６、およびループ・フィルタ２０５８を含み、遅延セル２１００１〜２１００ＮＤのそれぞれに対して周波数コントロール信号を出力する。位相周波数検出器２０５４は、基準クロック分周回路２０５２から基準クロック信号ｆｒｅｆを、およびＶＣＯクロック分周回路２０５３からＶＣＯクロック信号ｆＶＣＯをそれぞれ受け取る。クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）の周波数２×ｆ０／Ｎは、Ｍ’／Ｋ’（ｆｒｅｆ）＝２×ｆ０／Ｎによって表される。つまり周波数ｆ０は、基準クロック信号ｆｒｅｆおよび分周回路２０５２ならびに２０５３に基づいている。言い換えるとｆＶＣＯは、分周回路２０５２ならびに２０５３のＭ’／Ｋ’のセッティングによって２×ｆ０／Ｎとすることができる。
【０１１０】
多相ミキサ２２００の差動増幅回路２２００Ａは、２つの差動増幅器２２００Ａ１および２２００Ａ２にそれぞれ結合された２つの負荷抵抗Ｒ１’およびＲ２’を含む。差動増幅器２２００Ａ１は、２つのＮＭＯＳトランジスタ２２１０および２２１２を含んでおり、差動増幅器２２００Ａ２は、２つのＮＭＯＳトランジスタ２２１４および２２１６を含んでいる。ＮＭＯＳトランジスタ２２１０および２２１６のドレインは、それぞれ負荷抵抗Ｒ１’およびＲ２’に結合されており、ＮＭＯＳトランジスタ２２１０および２２１６のゲートは、ＲＦ信号ＲＦ＋を受け取るべく結合されている。さらに、ＮＭＯＳトランジスタ２２１２および２２１４のドレインは、それぞれ負荷抵抗Ｒ２’およびＲ１’に結合されており、それらのゲートは、ＲＦ信号ＲＦ−を受け取るべく結合されている。ＮＭＯＳトランジスタ２２１０ならびに２２１２のソース、およびＮＭＯＳトランジスタ２２１４ならびに２２１６のソースはそれぞれ互いに結合されており、かつ多相ミキサの結合回路２２００Ｂに結合されている。
【０１１１】
差動増幅器２２００Ａ１および２２００Ａ２は、それぞれＲＦ信号ＲＦ＋およびＲＦ−を差動的に増幅し、その結果、より正確な出力信号ＯＵＴ−およびＯＵＴ＋を得ることができる。さらにこの差動増幅は、ＲＦ信号ＲＦ＋およびＲＦ−にノイズが加えられている場合には、それを取り除く。図１２Ｂに示されるように、ミキサ２２００は、多相ダブル‐バランス・ミキサである。この好ましい実施態様においては、２つの差動増幅器２２００Ａ１および２２００Ａ２が含められているが、代替実施態様においては、単一の差動増幅器を使用して本発明を達成することもできる。
【０１１２】
結合回路２２００Ｂは、バイアスＮＭＯＳトランジスタ２２３２および２２３４、それぞれバイアスＮＭＯＳトランジスタ２２３２および２２３４に結合される第１の結合ユニット２２００Ｂ１および第２の結合ユニット２２００Ｂ２、および第１および第２の結合ユニット２２００Ｂ１および２２００Ｂ２に結合される電流ソースＩＳ１を含んでいる。第１の結合ユニット２２００Ｂ１は、複数のトランジスタ・ユニット２２２００、２２２０２、．．．、２２２０Ｎ−２を含み、第２の結合ユニットは、第２の複数のトランジスタ・ユニット２２２０１、２２２０３、．．．、２２２０Ｎ−１を含む。
【０１１３】
好ましくは、複数のトランジスタ・ユニットのそれぞれが、直列接続された複数のトランジスタを含み、それにおいて直列接続されたトランジスタは、複数のトランジスタ・ユニットの、直列接続されたトランジスタと並列に結合される。好ましくは各トランジスタ・ユニットは、２つの直列接続されたトランジスタを含む。つまり、好ましい実施態様においては、それぞれの結合ユニット２２００Ａまたは２２００Ｂ内に合計してＮ／２個のトランジスタ・ユニットがあり、全体のＮＭＯＳトランジスタの数は、２×Ｎ個となる。
【０１１４】
バイアスＮＭＯＳトランジスタ２２３２および２２３４のゲートは、バイアス電圧ＶＢｉａｓを受け取るための結合がなされており、第１および第２の複数のトランジスタ・ユニットのゲートは、対応する、周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（ｉ）および／ＬＯ（ｉ）を受け取るための結合がなされているが、これにおいて／ＬＯ（ｉ）＝ＬＯ（Ｎ／２＋ｉ）であり、ｉ＝０、１、．．．、Ｎ／２−１である。この好ましい実施態様においては、バイアスＮＭＯＳトランジスタ２２３２および２２３４がエラー防止のために含められているが、代替実施態様においてはこれらのトランジスタを省略することもできる。さらに、結合回路２２００Ｂの、２Ｎ個のＮＭＯＳトランジスタの連続的なオン‐オフ・オペレーションは、ナンド（ＮＡＮＤ）ロジック回路に等しく、代替実施態様においては別の等価ロジック回路ならびに構造に置き換えることも可能である。
【０１１５】
全体的な図１２Ｂの構造は、単一チップ上、すなわちＣＭＯＳテクノロジを使用するシングル半導体基板上における多相ＶＣＯ２１００および多相ミキサ２２００の集積化を可能にする。この種の構造ならびにレイアウトは、寄生キャパシタンスによって生じるノイズを含めてノイズを低減する。前述したように、差動増幅回路２２００Ａ内のＲＦ信号ＲＦ＋およびＲＦ−を使用する差動増幅器は、ノイズを低減する。
【０１１６】
基準周波数ｆ０を周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（ｉ）に下げていることからもノイズが低減されている。ＣＭＯＳテクノロジ用の半導体基板等の同一基板上に複数のトランジスタが形成されるとき、複数のＰ‐Ｎ接合が基板内に形成される。寄生キャパシタンスの多くは、Ｐ‐Ｎ接合に見られる。トランジスタのゲートに印加される信号の周波数が非常に高い場合には、低減された周波数２×ｆ０／Ｎに比較すると、より高い周波数のｆ０の方が、より多くのノイズを生じさせる。
【０１１７】
さらに、差動増幅回路２２００Ａならびに結合回路２２００Ｂの動作が、それぞれ第１の結合ユニット２２００Ｂ１および第２の結合ユニット２２００Ｂ２から、周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（ｉ）を結合することによって提供される周波数ｆ０を有する出力クロック信号ＬＯＴ＋およびＬＯＴ−に依存する。バイアス電圧ＶＢｉａｓが印加されると、ＮＭＯＳトランジスタ２２３２および２２３４が、出力クロック信号ＬＯＴ＋およびＬＯＴ−に応じてオンまたはオフになる。ＮＭＯＳトランジスタ２２１０、２２１２、２２１４、および２２１６は、ゲート電極に印加されるＲＦ信号ＲＦ＋ならびにＲＦ−によってオンになるが、出力信号ＯＵＴ＋ならびにＯＵＴ−を生成するための、ＲＦ信号ＲＦ＋ならびにＲＦ−および出力クロック信号ＬＯＴ＋ならびにＬＯＴ−の増幅は、クロック信号ＬＯＴ＋およびＬＯＴ−によってバイアスＮＭＯＳトランジスタ２２３２および２２３４がオフになっているときに行われる。
【０１１８】
図１３は、ＮＤ＝３かつＮ＝６とした多相ＶＣＯおよび多相ミキサの第２の好ましい実施態様を示しており、図１４Ａ〜１４Ｈは、図１３の好ましい実施態様の動作タイミング図を示している。これに示されるように、ＶＣＯ２１１０は、３つの遅延セル２１１０１〜２１１０３を含み、６相の中間クロック信号ＬＯ（０）〜ＬＯ（５）を生成する。例示の回路は、それぞれの遅延セル２１１０１〜２１１０３ごとに、図示（つまり遅延セル２１１０１）のように５つのトランジスタを含む。ここでは例示のみを目的として示すが、入力信号が周波数ｆ０＝１．５ＧＨｚを有する場合、６相の中間クロック信号ＬＯ（０）〜ＬＯ（５）は、０．５ＧＨｚの周波数を有することになる。
【０１１９】
６相のミキサ２２５０は、差動増幅回路２２５０Ａおよび結合回路２２５０Ｂを含んでいる。差動増幅回路２２５０Ａは、ＮＭＯＳトランジスタ２２６０および２２６２を有する第１の差動増幅器２２５０Ａ１、およびＮＭＯＳトランジスタ２２６４および２２６６を有する第２の差動増幅器２２５０Ａ２を含み、これらには、負荷抵抗Ｒ３およびＲ４がそれぞれ結合されている。結合回路２２５０Ｂは、第１の結合ユニット２２５０Ｂ１および２２５０Ｂ２を含み、これらは電流ソースＩＳ２に共通結合されている。第１および第２の結合ユニット２２５０Ｂ１および２２５０Ｂ２は、第１および第２の差動増幅器２２５０Ａ１および２２５０Ａ２と、バイアスＮＭＯＳトランジスタ２２８２および２２８４を介してそれぞれ結合されており、これらのトランジスタは、ＶＢｉａｓによってバイアスされている。第１および第２の結合ユニット２２５０Ｂ１および２２５０Ｂ２は、漸増的に６つのトランジスタ・ユニット２２７００〜２２７０５を含み、合計で１２のトランジスタを伴う。
【０１２０】
図１４Ａ〜１４Ｆに示されているように、６相のＶＣＯ２１１０は、低減された周波数ｆ０／３を有する６相の中間クロック信号ＬＯ（１）〜ＬＯ（５）を生成する。６相のミキサ２２５０は、６相の中間クロック信号ＬＯ（１）〜ＬＯ（５）およびＲＦ信号ＲＦ＋およびＲＦ−を受け取る。各中間クロック信号ＬＯ（１）〜ＬＯ（５）および／ＬＯ（０）〜／ＬＯ（２）、すなわち／ＬＯ（０）＝ＬＯ（３）、／ＬＯ（１）＝ＬＯ（４）かつ／ＬＯ（２）＝ＬＯ（５）が第１および第２の結合ユニット２２５０Ｂ１および２２５０Ｂ２の対応するトランジスタに印加される。第１および第２の結合ユニット２２５０Ｂ１および２２５０Ｂ２は、周波数ｆ０／３を有する６相の中間クロック信号ＬＯ（０）、ＬＯ（１）、．．．、ＬＯ（４）、ＬＯ（５）を結合し、周波数ｆ０を有する出力クロック信号ＬＯＴ＋およびＬＯＴ−を生成する。
【０１２１】
図１４Ａ〜１４Ｈに示されるように、ＬＯ（０）がハイであり、ＬＯ（１）がローのとき（ＬＯ（４）がハイのとき）は、２つの出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれローおよびハイになる。ＬＯ（１）がハイであり、ＬＯ（２）がローのとき（ＬＯ（５）がハイのとき）は、出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれハイおよびローになる。ＬＯ（２）がハイであり、ＬＯ（３）がローのとき（ＬＯ（０）がハイのとき）は、出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれローおよびハイになる。ＬＯ（３）がハイであり、ＬＯ（４）がローのとき（ＬＯ（１）がハイのとき）は、出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれハイおよびローになる。ＬＯ（４）がハイであり、ＬＯ（５）がローのとき（ＬＯ（２）がハイのとき）は、ミキサ２５０３の出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれローおよびハイになる。ＬＯ（５）がハイであり、ＬＯ（０）がローのとき（ＬＯ（３）がハイのとき）は、出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれローおよびハイになる。
【０１２２】
結合回路内のＮＭＯＳトランジスタの各ペアは、順序に従ってオンになり、それによって図１４Ｇおよび１４Ｈに示されるように、出力信号ＬＯＴ＋およびＬＯＴ−が生成される。
【０１２３】
図１５は、第３の好ましい実施態様の本発明に係る多相シングル‐バランス・ミキサを示している。この第３の好ましい実施態様の多相ミキサ２５００は、シングル‐バランス・タイプのミキサである。多相ミキサ２５００は、好ましくはＮ相の、２×ｆ０／Ｎ ＭＨｚのＬＯクロック（ＬＯ（０：Ｎ−１））およびＲＦ信号を受け取り、単相のｆ０ ＭＨｚのＬＯクロックおよびＲＦ信号を受け取るシングル‐バランス・ミキサに等しい乗算を行う。
【０１２４】
多相シングル‐バランス・ミキサ２５００は、好ましくは４つの機能ブロック、すなわち負荷ブロック２５１０、スイッチ・アレイ・ブロック２５２０、ノイズ除去ブロック２５３０、および入力ブロック２５４０を含む。図１５に示されているように、負荷ブロック２５１０は、好ましくは２つのＰＭＯＳトランジスタ２５１１、２５１２、および２つの負荷抵抗２５１３、２５１４を含む。２つのＰＭＯＳトランジスタ２５１１、２５１２は、ソース電極がソース電圧ＶＤＤに結合されており、ゲート電極が互いに共通結合されている。負荷抵抗２５１３、２５１４は、それぞれＰＭＯＳトランジスタ２５１１、２５１２のゲート電極とドレイン電極の間に結合されている。
【０１２５】
ＰＭＯＳトランジスタ２５１１、２５１２は、好ましくは飽和領域において動作してハイ‐インピーダンスを提供し、抵抗２５１３、２５１４は、負荷抵抗として作用する。抵抗２５１３およびＰＭＯＳトランジスタ２５１１の出力インピーダンスの並列の組み合わせは、抵抗２５１３に比べてトランジスタ２５１１の出力インピーダンスが大きいことから、抵抗２５１３だけが存在する場合に近い動作をもたらす。同様に、抵抗２５１４およびトランジスタ２５１２の出力インピーダンスの並列の組み合わせは、抵抗２５１６だけが存在する場合に近い動作をもたらす。トランジスタ２５１１および２５１２のドレイン電極は、多相クロックの乗算を実行するスイッチ・アレイ・ブロック２５２０の第１および第２のスイッチ・ネットワーク２５２０Ａおよび２５２０Ｂにそれぞれ結合されている。第１のスイッチ・ネットワーク２５２０Ａは、複数のトランジスタ・ユニット２５２２０、２５２２２、．．．、２５２２Ｎ−２を含んでおり、第２のスイッチ・ネットワーク２５２０Ｂは、第２の複数のトランジスタ・ユニット２５２２１、２５２２３、．．．、２５２２Ｎ−１を含んでいる。
【０１２６】
好ましくはＮ相シングル‐バランス・ミキサ２５００は、Ｎ相クロック信号ＬＯ［０：Ｎ−１］およびＲＦ信号を受け取る。６相ミキサの場合であれば、ＬＯ信号は、ＬＯ［０：５］となる。図１４Ｇ〜１４Ｈに示されるように、スイッチ・アレイ・ブロック２５２０は、周波数が２×ｆ０／ＮのＮ相のＬＯ信号を使用することによって、周波数がＦ０の単相信号の印加に等しい効果を結果的にもたらすメカニズムを提供する。第３の好ましい実施態様に係るＮ相シングル‐バランス・ミキサ２５００は、Ｎ相のＬＯ信号によってコントロールされるＮ個のスイッチを含む。第１のスイッチ・ネットワーク２５２０Ａ内のＮ／２個のスイッチの１つ２５２２ｉおよび第２のスイッチ・ネットワーク２５２０Ｂ内のＮ／２個のスイッチの１つ２５２２ｊは、図１４Ａ〜１４Ｆに示されるように、それぞれの位相間隔ごとに交番してオンになる。その結果、図１４Ｇ〜１４Ｈに示されるような仮想波形ＬＯＴ＋およびＬＯＴ−が、多相オペレーションによって、出力端子ＩＯＵＴ−およびＩＯＵＴ＋においてそれぞれ得られる。
【０１２７】
好ましくは、スイッチ２５２２０〜２５２２Ｎ−１のそれぞれが、少なくとも第１および第２の複数の直列結合されたトランジスタを含む。すなわち、図１５に示されるように、スイッチ２５２２０〜２５２２Ｎのそれぞれは、トランジスタ２５２４Ｃと直列に結合されたトランジスタ２５２４Ａ、およびトランジスタ２５２４Ｄと直列に結合されたトランジスタ２５２４Ｂを含む。また、トランジスタ２５２４Ａおよび２５２４Ｄのゲート電極が共通結合されて多相クロック信号ＬＯ（たとえばＬＯ（０））を受け取り、トランジスタ２５２４Ｂおよび２５２４Ｃのゲート電極が共通結合されて対応する多相クロック信号ＬＯ（たとえばＬＯ（１）Ｂ）を受け取る。さらにトランジスタ２５２４Ａおよび２５２４Ｂのソース電極が出力端子ＩＯＵＴ−において負荷ブロック２５１０に結合されており、トランジスタ２５２４Ｃおよび２５２４Ｄのソース電極がノード２５２６に結合されている。
【０１２８】
好ましくは、スイッチ２５２２０〜２５２２Ｎ−１それぞれが、４つのＮＭＯＳトランジスタを含む。つまり、第３の好ましい実施態様においては、第１および第２のスイッチ・ネットワーク２５２０Ａおよび２５２０Ｂのそれぞれに、Ｎ／２個のスイッチが含まれ、ＮＭＯＳトランジスタの合計の数は４×Ｎになる。それに加えて、スイッチ２５２２０〜２５２２Ｎ−１のそれぞれが、対称ＮＭＯＳトランジスタを含み、各スイッチ２５２２０〜２５２２Ｎ−１の入力ポート２５２５Ａ、２５２５Ｂに対して等価もしくは対称の電気的状態を提供する。
【０１２９】
ノイズ除去ブロック２５３０は、好ましくはカスケードＮＭＯＳトランジスタ２５３１を含み、そのゲート電極には、バイアス電圧ＶＢｉａｓが結合される。ノイズ除去ブロックは、スイッチ・ネットワーク２５２０から入力ブロックを分離するべく作用し、入力ＲＦ信号２５５０に対するノイズの結合を防止する。第３の好ましい実施態様においては、エラーを防止するためにバイアスＮＭＯＳトランジスタ２５３１が含められているが、代替実施態様においては、バイアス電圧ＶＢｉａｓによってイネーブルされるこの種のトランジスタを省略することができる。
【０１３０】
入力ブロック２５４０は、好ましくは低ノイズ増幅器からＲＦ入力信号２５５０を、ゲート電極において受け取るべく結合されたＮＭＯＳトランジスタ２５４１を含んでいる。トランジスタ２５４１は、トランジスタ２５３１とグラウンド電圧の間に結合される。トランジスタ２５４０入力電圧は、トランジスタ２５４１のトランスコンダクタンスによって電流レベルに変換される。周波数２×ｆ０／Ｎを有する複数のＮ相クロック信号ＬＯ（０）、ＬＯ（１）、．．．、ＬＯ（Ｎ−１）は、多相ミキサ２５００のスイッチ・アレイ・ブロック２５２０に入力され、ＲＦ入力信号２５５０は、トランジスタ２５４１に入力される。
【０１３１】
負荷ブロック２５１０は、バイアス電圧ＶＢｉａｓを受け取るトランジスタ２５３１に応答して、スイッチ・アレイ・ブロック２５２０が、好ましくＮ相クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を結合し、出力端子ＩＯＵＴ−、ＩＯＵＴ＋においてオリジナルの周波数ｆ０を有する出力信号ＬＯＴ＋およびＬＯＴ−を生成するとき、ＲＦ入力信号２５００を増幅することができる。その後、ミキサ２５００は、出力信号ＬＯＴ＋およびＬＯＴ−と、ＲＦ入力信号２５５０の乗算を完了する。このように、多相シングル‐バランス・ミキサ２５００は、周波数を低減した多相ＬＯクロック信号を使用して、高周波ｆ０信号の印加に等しいオペレーションを実行することができる。
【０１３２】
例を示すと、あるＲＦ通信システムにおいて、図１６に示されるような１２相直交ダウン・コンバータを、第３の好ましい実施態様に従って、２つの６相のシングル‐バランス・ミキサ２６００Ａ、２６００Ｂから構成することができる。図１６に示したように、６相のＬＯ信号（ＬＯ［０、２、４、６、８、１０］）がＩチャンネルのダウン・コンバージョン用に使用され、残りの６相のＬＯ信号（ＬＯ［１、３、５、７、９、１１］）がＱチャンネルのダウン・コンバージョン用に使用される。図１６に示した６相のミキサのそれぞれは、周波数ｆ０／３ ＭＨｚを有する６相のＬＯ信号を使用して、ｆ０ ＭＨｚの単相ＬＯ信号を用いるシングル‐バランス・ミキサと同じ機能を実行する。ミキサ構造の第３の好ましい実施態様は、立ち上がり／立ち下がり時間が短縮された大きな振幅のＬＯ［０：１１］の使用を可能にし、その結果、ミキサの変換利得を増加させるとともにノイズを減少させる。ＩおよびＱ出力端子ＩＯＵＴ−、ＩＯＵＴ＋、ＱＯＵＴ−、ＱＯＵＴ＋において、より正確な出力信号を提供するために、ＲＦ信号の入力パス２６５０に抵抗およびキャパシタのペア２６７０を追加することができる。さらに代替実施態様においては、ミキサ２６００Ａおよび２６００Ｂによって負荷ブロック２６１０を共有することもできる。
【０１３３】
上記に代えて、本発明に係る多層ミキサの第４の実施態様においては、図１７に示されるように、２つのダブル‐バランス・ミキサを使用して直交ダウン・コンバータを構成することができる。シングル‐エンドＲＦ入力を受け取ることができるシングル‐バランス・ミキサ２５００および２６００とは異なり、ダブル‐バランス・ミキサ２７００は、差動ＲＦ入力ＲＦ＋、ＲＦ−を受け取る。図１７に示されているように、多相ダブル‐バランス・ミキサ２７００には、単一の負荷ブロック２７１０が組み込まれ、第１および第２のスイッチ・アレイ２７２０が共通に結合されている。それぞれのスイッチ２７２２ｉは、第２の好ましい実施態様に類似の構造を使用している。それに加えて、差動ＲＦ入力とグラウンド電圧の間に結合される電流ソース２７８０を組み込み、パフォーマンス特性を向上させることができる。
【０１３４】
前述したように、ミキサの好ましい実施態様およびそれを使用する方法には、各種の利点が備わる。好ましい実施態様によって、堅牢であり、ノイズの低いＶＣＯならびにミキサを単一基板上に、好ましくは半導体基板上にＣＭＯＳテクノロジを使用して作成することが可能になる。好ましい実施態様は、入力信号と入力クロック信号によってもたらされる干渉を除去するが、これは多相中間クロック信号の周波数が搬送波信号周波数ならびに変調周波数からそれていることによる。フェイズロックループ（ＰＬＬ）周波数レンジが低減された周波数の多相クロック信号周波数状態に基づいていることから、ＰＬＬ周波数レンジを増加させることができる。さらに、これらの結果が、ＲＦ通信システムにおけるＲＦフロントエンドのチャンネル選択能力を強化することができる。
【０１３５】
図１８ａは、本発明の好ましい実施態様に係るＤＣオフセット・キャンセル回路３２００のブロック図である。図１８ｂは、図１８ａのＤＣオフセット・キャンセル回路３２００の概略図を示している。図１８ａおよび１８ｂに示されているように、ＤＣオフセット・キャンセル回路３２００は、直列に接続された複数の利得段３２１０を含んでいる。しかしながら、単一のサーボ・フィードバック・ループに代えて、それぞれの利得段３２１０は、独自のフィードバック・ループおよびＤＣオフセット・キャンセル回路３２２０を有し、それぞれの利得段３２１０のＤＣオフセットを除去する。別の好ましい実施態様においては、各利得段３２１０が可変利得増幅器（ＶＧＡ）を有し、各ＤＣオフセット・キャンセル回路３２２０がハイパスフィルタを含んでいる。
【０１３６】
電圧Ｖｉｎを有する到来信号は、それぞれの利得段３２１０において増幅される。各利得段３２１０（ｉ）は、利得Ａｖｉを有し、このＡＧＣループの合計の利得は、次の式（１）（数１）によって表される。
【０１３７】
【数１】
【０１３８】
また、各利得段３２１０に関する伝達関数は、次式のように表される。
【０１３９】
【数２】
【０１４０】
利得段３２１０がカスケード接続されていることから、多数の利得段３２１０（Ｎ）を有するＡＧＣループ３２００に関する全体的な伝達関数は、次の式（２）（数３）のように表される。
【０１４１】
【数３】
【０１４２】
各利得段のカットオフ周波数ｆｃｉは、次の式（３）（数４）によって与えられる。
【０１４３】
【数４】
【０１４４】
また、好ましくはそれが最良の全体的パフォーマンスに関して実質的に等しい。この好ましい実施態様によるＡＧＣの合計キャパシタンス値は、Ｎ個の利得段のそれぞれに関するキャパシタンスＣｉの合計となる。合計キャパシタンス値の比は、この好ましい実施態様のＤＣオフセット・キャンセル回路に必要なキャパシタンス値を表す。この比は、次に示す式（４）（数５）によって与えられる。
【０１４５】
【数５】
【０１４６】
これにおいてＣｒは、関連技術のＤＣオフセット・キャンセル回路に関するキャパシタンス値を表しており、Ｃｍは、複数のＤＣオフセット・キャンセル回路３２２０を伴う本発明の好ましい実施態様に関するキャパシタンス値を表している。上記の式（４）（数５）によれば、利得段３２１０の数Ｎの増加に伴って分子は指数関数的に増加するが、分母は線形に増加する。すなわち、合計キャパシタンス値は、利得段３２１０の数Ｎの増加に伴って指数関数的に減少する。したがって、本発明の好ましい実施態様のキャパシタンス値は、控えめな数の利得段に関する場合であっても、関連技術の回路のキャパシタンス値に比べて数桁も小さくなる。
【０１４７】
本発明の好ましい実施態様の別の利点は、好ましい実施態様におけるＤＣオフセット除去の量が、関連技術の単一サーボ・フィードバックのアプローチより大きいことである。式（４）（数５）に基づけば、それぞれの利得段３２２０に関して、ＤＣオフセットが２０ｄＢ／ディケード下がり、これは関連技術が単一フィードバック・ループ全体の全利得段について２０ｄＢ／ディケードであることと対照的である。言い換えると、本発明のこの好ましい実施態様においては、関連技術のアプローチの場合に比べてＤＣオフセットの量がＮ倍になる。このことは、カットオフ周波数とＤＣオフセット除去の量の間におけるトレードオフを実質的に排除するという利益をもたらす。本発明の好ましい実施態様の大きなロール‐オフ・レートは、低いカットオフ周波数の場合においてさえも、充分なＤＣオフセットの抑制を可能にする。
【０１４８】
ＣＭＯＳリング・オシレータの位相ノイズを分析するための方法においては、次に示す式（５）（レッスン（Lesson）の等式）（数６）を用いることができる。
【０１４９】
【数６】
【０１５０】
式（５）（数６）によれば、位相ノイズを周波数オフセット（ｌｏｇΔω）に対してプロットした位相ノイズ（Δω）曲線は、３つの異なる勾配部分から構成される。第１の部分は、搬送周波数（ｆ０）からの周波数オフセットが充分に小さいところに存在する、（１／Δω）３に比例する部分である。この第１の部分（１／Δω）３に続いて、（１／Δω）２に比例する部分曲線を有する第２の部分が存在する。さらに、大きな周波数オフセットに対して位相ノイズ・スペクトルが、位相ノイズΔωの平方として連続的に低下するのではなく、最終的に第３の部分として平坦になる。このようなノイズ・フロアは、ＶＣＯと測定装置の間に配置されるあらゆる能動エレメント（バッファ等）に関連付けされるノイズに起因するか、あるいは測定装置自体の限界を反映している可能性もある。ファクタＦは、経験に基づくものであり、かつオシレータごとに大きく変動する。したがってＦ値は、測定から決定されなければならない。式（１）（数１）によれば、Ｑファクタの増加、信号振幅の増加、もしくは中心周波数の減少を行うことが、位相ノイズを低減する方法となる。
【０１５１】
ＶＣＯの位相ノイズを分析するための別のモデル（ハジミリ（Hajimiri））は、インパルス・ノイズが印加されたときにオシレータ信号の位相変位が依存することを明らかにしている。つまり、位相ノイズ分析は、時間的に変化し、式（５）（レッスン（Lesson）の等式）（数６）等の線形の時間的に不変なノイズ分析の欠点が明らかになる。線形性が良好な仮定を残している範囲までは、位相変位の量がノイズ・インパルスの大きさに比例し、合計の信号チャージと逆比例して変化する。したがって、位相変位に関するインパルス応答は、次の式（６）（数７）によって示すことができる。
【０１５２】
【数７】
【０１５３】
これにおいてｑｍａｘは、信号に関する最大チャージ変位、ｕ（ｔ）は単位ステップ、関数Γ（ｘ）はインパルス感度関数（ＩＳＦ）であり、これは無次元の周波数ならびに振幅に依存しない、２πの周期性を有する関数である。ＩＳＦは、システムの感度に関する情報を位相ω０τにおいて注入されたインパルスにエンコードする。ＩＳＦは、オシレータごとに変化する。ＩＳＦが（標準的な方法によって）決定された後は、次の式（７）（数８）に示されるように、線形性の仮定の下における累積積分の使用を通じて過剰な位相を決定することができる。
【０１５４】
【数８】
【０１５５】
図１９は、関連技術のＣＭＯＳリング・オシレータのＩＳＦの形状を示した概略図である。図１９に示されているように、式（３）（数４）に従ったＩＳＦ関数の絶対値は、過渡状態の期間内に最大値を持つ。言い換えると、デバイスのノイズ電流によって生じたノイズ・インパルスは、過渡領域における位相変位に影響を及ぼす。つまり、ＣＭＯＳリング・オシレータの位相ノイズを低減もしくは最小化するためには、立ち上がり／立ち下がり時間（Ｔｒｉｓｅ、Ｔｆａｌｌ）を短縮もしくは最小化する必要がある。
【０１５６】
上記に加えて、電源がＣＭＯＳ・ＶＣＯの位相ノイズに影響を与える。電源の揺らぎは、ＣＭＯＳリング・オシレータに突然の位相変位を導く可能性があり、その結果として位相ノイズの増加が招かれる。ＣＭＯＳ・ＶＣＯに対する電源ノイズの影響を低減するために、ＶＣＯ回路のトップにソース・フォロアを追加することが、電源ノイズ除去のための解決策として一般に受け入れられている。ソース・フォロアを使用することによって、電源ノイズの影響を低減もしくは最小化してＶＣＯの周波数をコントロールすることが可能になる。電源は、ソース・フォロアのドレイン電極に接続され、その結果、電源ノードから見たときにハイ・インピーダンスになる。ソース・フォロアのソース電極が、ＶＣＯの実際の電源ノードとなり、それが現実の電源の揺らぎによって影響されることはほとんどない。
【０１５７】
ＰＣ、ＷＬＬ、およびＩＭＴ２０００等の商業的ＲＦ標準をサポートするためには、プリスケーラをＰＬＬに追加して（ａ）ＣＭＯＳリング・オシレータの大きな位相ノイズに打ち勝つ大きな帯域幅を提供し、かつ（ｂ）比較的小さいチャンネル間隔を提供して標準に適合させる必要がある。しかしながら、ＰＬＬ帯域幅およびチャンネル間隔は、位相検出器に印加される基準周波数に比例することから、大きな帯域幅のサポートおよび小さいチャンネル間隔のサポートは、互いのトレードオフとなる（すなわち、相反要件）。言い換えると、大きなチャンネル間隔に関しては、比較的低いＶＣＯ位相ノイズを達成することができる。
【０１５８】
整数Ｎプリスケーラおよび分数Ｎプリスケーラは、それぞれ図２０および２１に示されているようは、一般に使用されている関連技術のプリスケーラ・アーキテクチャである。図２０を参照すると、関連技術の整数Ｎプリスケーラを含むＰＬＬアーキテクチャは、位相周波数検出器４２１０、およびＶＣＯ４２３０に対して周波数コントロール信号を出力するチャージ・ポンプおよびループ・フィルタ４２２０を含んでいる。位相周波数検出器４２１０は、ＶＣＯクロック分周回路４２４０から基準クロック信号ＦｒｅｆおよびＶＣＯクロック信号Ｆｖｃｏを受け取る。ＶＣＯからの局部発振器クロック信号の周波数ｆ０は、（Ｆｒｅｆ）＝ｆ０によって表すことができる。つまり、周波数Ｆｖｃｏは、基準クロック信号Ｆｒｅｆおよび図２０の回路４２４０を基礎とし、Ｆｖｃｏの周波数は、基準クロック信号Ｆｒｅｆによって決定される。
【０１５９】
たとえば、図２０に示されるような関連技術のＰＣＳシステム用の整数Ｎアーキテクチャにおいては、周波数検出器に印加される基準周波数（Ｆｒｅｆ）を、チャンネル間隔（BW channel）に等しくする必要があり、それが約６００ＫＨｚになる。このように、整数Ｎアーキテクチャを使用するＰＬＬの帯域幅は、チャンネル間隔に対して固定されており、ＣＭＯＳリング・オシレータの大きな位相ノイズに打ち勝つ充分な帯域幅を、整数Ｎアーキテクチャの使用によって獲得することは困難である。それとは別に、整数Ｎアーキテクチャには、「基準スパー」問題がある。位相検出器４２１０が基準周波数Ｆｒｅｆと、ＶＣＯ４２３０の周波数Ｆｖｃｏの比較を行うときは、必ずチャージ・ポンプ４２２０がループ・フィルタ用に、基準とＶＣＯクロックの間における位相誤差に対応する電荷を提供する。周波数がチャンネル間隔に等しいチャージ・ポンプ・メカニズムは、「基準スパー」と呼ばれるスプリアス・スペクトル・スパーを導き、それがチャンネル間隔に等しい周波数を有する。「基準スパー」は、帯域内領域の中にスパーの周波数が存在することから、ＲＦ送信機ＴＸおよびＲＦ受信機ＲＸの周波数変換フローに重大な問題をもたらす。
【０１６０】
図２１に示されるような関連技術の分数Ｎアーキテクチャ４３４０においては、基準周波数（Ｆｒｅｆ）を、チャンネル間隔（ＢＷｃｈａｎｎｅｌ）と無関係に増加させることが可能であり、その結果、ＣＭＯＳリング・オシレータの大きな位相ノイズに打ち勝つ充分な帯域幅を獲得することが可能になる。図２１に示されているように、ＦｒｅｆはＮ×ＢＷｃｈａｎｎｅｌに等しい。このＮを増加することによって、基準周波数Ｆｒｅｆが増加し、その結果として大きな帯域幅がもたらされる。しかしながら、周波数がチャンネル間隔に等しい「分数スパー」が、整数Ｎアーキテクチャにおける「基準スパー」に類似の問題を招き得ることから、関連技術の分数Ｎアーキテクチャ４３４０には、「分数スパー」の問題が存在する。さらに、「分数スパー」の量は、図２０に示した関連技術の整数Ｎアーキテクチャにおける「基準スパー」の量よりはるかに大きい。したがって、ＣＭＯＳ・ＲＦ通信システムに適用可能な関連技術のＰＬＬアーキテクチャは、帯域幅ならびにスパー両方の問題を克服することができない。
【０１６１】
ＲＦ通信システムに適用可能なＣＭＯＳ ＰＬＬの好ましい実施態様は、多相サンプリング分数ＮプリスケーラならびにＶＣＯの好ましい実施態様およびそれらを使用する方法を含み、それについて次に説明する。
【０１６２】
図２２は、本発明に係るＣＭＯＳ・ＶＣＯの好ましい実施態様を示した概略図である。ＣＭＯＳ・ＶＣＯの好ましい実施態様によれば、マルチフィードバックＣＭＯＳ・ＶＣＯ４４００が、低位相ノイズ用の複数のフィードバック・ループ４４２０を含む。図２２に示されるように、ＣＭＯＳ・ＶＣＯは、複数の、直列に結合された遅延セル４４１０Ａ、４４１０Ｂ、．．．、４４１０Ｎを含み、複数のＮ相のクロック信号ＬＯ［０：Ｎ−１］を出力する。ＶＣＯ４４００は、ＶＣＯ周波数を増加し、局部発振器のＬＯ波形の立ち上がり／立ち下がり時間を短縮するために複数のフィードバック・ループを有する。図２２に示されるように、ＶＣＯセル４４１０ｉ（ｉ＝１〜Ｎ）は、４つの入力ポート（ＩＮＰ、ＩＮＮ、ＩＮＮＢ、ＩＮＰＢ）および２つの出力ポート（ＯＵＴ、ＯＵＴＢ）を有する。出力端子ＯＵＴ（セル４４１０ｉ）は、入力端子ＩＮＮＢ（セル４４１０ｉ＋１）および入力端子ＩＮＰＢ（セル４４１０ｉ＋２）に結合されている。出力信号ＯＵＴ（セル４４１０ｉ）は、入力端子ＩＮＮ（セル４４１０ｉ＋１）および入力端子ＩＮＰ（セル４４１０ｉ＋２）に結合されている。しかしながら、セル４４１０（Ｎ−１）からの出力信号ＯＵＴ、ＯＵＴＢは、それぞれセル４４１０（０）のＩＮＰＢ、ＩＮＰに、またセル４４００（Ｎ）からの出力信号ＯＵＴ、ＯＵＴＢは、それぞれセル４４００（０）のＩＮＮＢ、ＩＮＮにフィードバックされる。
【０１６３】
次に、ＶＣＯ４４００の遅延セル４４１０ｉの好ましい実施態様について説明する。図２２に示されているように、各遅延セル４４１０ｉは、４つの入力端子ＩＮＰ、ＩＮＮ、ＩＮＮＢ、ＩＮＰＢ、２つの出力端子ＯＵＴ、ＯＵＴＢを有し、電源ＶＤＤとグラウンド電圧の間に結合されており、さらにコントロール電圧Ｖｃｔｒｌを受け取る。図２２に示されるように、セル遅延セル４４１０ｉは、電源電圧ＶＤＤと第１のノードＮ１の間に結合される第１のＮＭＯＳトランジスタＭＮ０を含んでいる。ＮＭＯＳトランジスタＭＮ０のゲート電極は、好ましくはオンチップ・レギュレータからバイアス電圧ＶＢＩＡＳを受け取る。また各セル４４１０ｉは、第１のノードＮ１とグラウンド電圧の間に結合された、ＭＰ３‐ＭＮ３、ＭＰ１‐ＭＮ１、ＭＰ５‐ＭＮ５、ＭＰ６‐ＭＮ６、ＭＰ２‐ＭＮ２、およびＭＰ４‐ＭＮ４を含むトランジスタのペアを含んでいる。さらに、入力端子ＩＮＰがトランジスタＭＰ４およびＭＰ２のゲート電極に結合され、入力端子ＩＮＮがトランジスタＭＮ４およびＭＮ２のゲート電極に結合され、入力端子ＩＮＰＢがトランジスタＭＰ３およびＭＰ１のゲート電極に結合され、入力端子ＩＮＮＢがトランジスタＭＮ３およびＭＮ１のゲート電極に結合されている。セル４４００ｉの出力端子ＯＵＴは、トランジスタ・ペアＭＰ３‐ＭＮ３のドレイン電極間の接合部分、およびトランジスタ・ペアＭＰ５‐ＭＮ５のドレイン電極間の接合部分に結合されている。出力端子ＯＵＴＢは、トランジスタ・ペアＭＰ４‐ＭＮ４のドレイン電極間の接合部分、およびトランジスタ・ペアＭＰ６‐ＭＮ６のドレイン電極間の接合部分に結合されている。トランジスタＭＮ７は、ゲート電極においてコントロール電圧Ｖｃｔｒｌを受け取り、ノードＦＥＥＤとＦＥＥＤＢの間に結合されている。トランジスタ・ペアＭＰ１‐ＭＮ１の結合されたドレイン電極およびトランジスタ・ペアＭＰ６‐ＭＮ６の結合されたゲート電極もまた、ノードＦＥＥＤに結合されている。トランジスタ・ペアＭＰ２‐ＭＮ２の結合されたドレイン電極およびトランジスタ・ペアＭＰ５‐ＭＮ５の結合されたゲート電極は、ノードＦＥＥＤＢに結合されている。さらに、ソース電極が第１のノードＮ１に結合され、ドレイン電極が出力端子ＯＵＴに結合され、ゲート電極が出力端子ＯＵＴＢに結合されたトランジスタＭＰ７が備わる。トランジスタＭＰ８は、ソース電極が第１のノードＮ１に結合され、ドレイン電極が出力端子ＯＵＴＢに結合され、ゲート電極が出力端子ＯＵＴに結合されている。
【０１６４】
次に、マルチフィードバックＣＭＯＳ・ＶＣＯ４４００の好ましい実施態様に係るセル４４１０ｉの動作について説明する。セル４４１０ｉにおいては、トランジスタＭＮ０が電源の揺らぎによって生じるノイズの注入を防止する。好ましくは、トランジスタＭＮ０が、電源電圧ＶＤＤサイドにおいてハイ・インピーダンスを有し、第１のノードＮ１においてロー・インピーダンスを有する。したがって、ＶＣＯの動作に対する電源の揺らぎの影響が低減される。トランジスタ・ペアＭＰ３‐ＭＮ３およびトランジスタ・ペアＭＰ４‐ＭＮ４から構成されるインバータ構造が、手前のセル４４１０（ｉ−１）から信号ＩＮＰＢ、ＩＮＮＢ、ＩＮＰ、およびＩＮＮをそれぞれ受け取り、共通結合されたドレイン電極において出力信号ＯＵＴ、ＯＵＴＢを生成する。トランジスタＭＰ７およびＭＰ８は、正帰還（正のフィードバック）回路またはフィードバック・ループを構成し、ＶＣＯ４４００の発振を補助もしくは増進し、立ち上がり／立ち下がりの時間を短縮する。第２の正帰還回路は、好ましくは４つのインバータ、すなわちインバータ１（トランジスタ・ペアＭＰ１‐ＭＮ１）、インバータ２（トランジスタ・ペアＭＰ５‐ＭＮ５）、インバータ３（トランジスタ・ペアＭＰ２‐ＭＮ２）、およびインバータ４（トランジスタ・ペアＭＰ６‐ＭＮ６）から構成され、トランジスタＭＮ７のゲート電圧Ｖｃｔｒｌを変化させることによってＶＣＯ４４００の周波数をコントロールする。コントロール電圧Ｖｃｔｒｌが下がると、インバータ１の出力ノードＦＥＥＤおよびインバータ３の出力ノードＦＥＥＤＢが絶縁される。それにより、出力ノードＦＥＥＤおよびＦＥＥＤＢの信号が反転された態様で動作し、その結果、インバータ１およびインバータ３が出力端子ＯＵＴＢの信号動作に正帰還を提供し、インバータ２およびインバータ４が出力端子ＯＵＴの信号動作に正帰還を提供する。この場合、出力端子ＯＵＴ、ＯＵＴＢ上の波形の立ち上がり／立ち下がり時間が最小化されるが、強い正帰還が、ＶＣＯ４４００の信号によるＶＣＯ４４００の信号の状態の迅速な変更を妨げることからＶＣＯ周波数が下がる。言い換えると、ＶＣＯ４４００の信号が信号状態を変化し、伝播するための時間遅延が生成される。コントロール電圧Ｖｃｔｒｌが上昇すると、ＭＮ７の導電率が高くなり、出力ノードＦＥＥＤおよびＦＥＥＤＢの信号が反転された態様で動作することを妨げる。言い換えると、出力ノードＦＥＥＤおよびＦＥＥＤＢの信号の振幅が、ＭＮ７の増加した導電率によって下げられる。その結果、インバータ１およびインバータ２による、出力端子ＯＵＴＢ上の正帰還の長さが短縮され、あるいは弱くなり、それによってＶＣＯ４４００の信号の迅速な状態変化がもたらされ、ＶＣＯ４４００の周波数が増加する。言い換えると、弱い正帰還によって、抵抗の低減とともにＶＣＯ４４００の信号の迅速な状態変化が促進され、その結果、周波数の増加がもたらされる。
【０１６５】
したがって、ＰＬＬにおけるＣＭＯＳ・ＶＣＯ４４００の好ましい実施態様は、ＶＣＯ信号の振幅を増加し、ＶＣＯ信号の立ち上がり／立ち下がり時間を最小化もしくは低減し、かつ電源の揺らぎがもたらすＶＣＯに対するノイズ効果を最小化することによって、ＣＭＯＳリング・オシレータの位相ノイズを最小化する。図２２に示されるように、トランジスタＭＮＯ〜ＭＮ７は好ましくはＮＭＯＳタイプのトランジスタとし、トランジスタＭＰ１〜ＭＰ８は好ましくはＰＭＯＳタイプのトランジスタとする。しかしながら、本発明がそのように限定されることは意図されていない。
【０１６６】
前述したように、ＣＭＯＳ・ＶＣＯの好ましい実施態様およびその動作のための方法は、各種の利点を有する。ＣＭＯＳ・ＶＣＯの好ましい実施態様は、対称ＰＭＯＳ／ＮＭＯＳ構造を有して局部発振器のＬＯ波形の立ち上がり／立ち下がり時間を整合させ、それが立ち上がり／立ち下がり時間の不整合によって生じる位相ノイズを低減することができる。さらに、好ましい実施態様に係るＶＣＯの周波数を、フィードバック回路の強度を調整することによってコントロールすることができる。好ましい実施態様は、フィードバック回路に関して単純な構造を使用している。詳細に述べれば、コントロール信号の値（たとえばＶｃｔｒｌ）が小さくなると、フィードバック回路によるフィードバックの量が増加する。ＶＣＯ４４００の好ましい実施態様においては、Ｖｃｔｒｌが下がると、出力ノードＦＥＥＤおよびＦＥＥＤＢの電圧レベルが上昇し、フィードバック回路によるフィードバックの量が増加する。したがって低減された周波数における場合であっても、好ましい実施態様によって、ＶＣＯに関する迅速な、すなわち鋭い立ち上がり／立ち下がり時間を維持することができる。このように、ＣＭＯＳ・ＶＣＯの好ましい実施態様およびその使用の方法は、迅速な立ち上がり／立ち下がり時間および高い電源除去比（ＰＳＲＲ）を伴うフルスイングのＬＯ信号を提供する。
【０１６７】
図２３は、本発明の第２の好ましい実施態様に係るフェイズロックループを示した概略図である。この図２３に示されているように、ＰＬＬの第２の好ましい実施態様は、ＣＭＯＳ・ＶＣＯ４４００を含み、多相サンプリング分数Ｎプリスケーラ４５００は、パルス‐スワロー除算器４５１０、多段（たとえば１２段）多相サンプラ４５２０、マルチプレクサ４５３０（たとえば１２‐１マルチプレクサ）、およびモジュラ・カウンタ４５４０を含んでいる。
【０１６８】
パルス‐スワロー除算器４５１０は、好ましくは［４×Ｐ＋Ｓ］による除算を実行する。このパルス‐スワロー除算器４５１０は、除算器４５１２およびカウンタ４５１４を含んでいる。関連技術においてはＬＯ周波数が高すぎ、マルチプレクサ・オペレーション等の選択オペレーションを使用し、多相信号の間において１つの位相信号を選択するといった堅牢な論理演算を行うことができない。したがって、多相クロックの中から１つの位相信号を選択する前に、パルス‐スワロー除算器４５１０により除算を行い、より堅牢な論理演算を提供するために周波数を下げている。
【０１６９】
パルス‐スワロー除算器４５１０の出力は、好ましくは直列に結合された複数のＮフリップ・フロップ４５２２を含む多相サンプラ４５２０によってサンプリングされる。図２３に示されているように、多相サンプラ４５２０は、１２相８００ＭＨｚのＬＯクロック（ＬＯ［０：ｌｌ］）を使用してサンプリングを行う。１２段サンプラ４５２０（ＴＣＫ［０：ｌｌ］）の出力は、１２相のＬＯクロックによって決定された１２の異なるタイミングを有する。隣接ＴＣＫクロック信号との間におけるタイミングの差は、（１＋１／１２）×ＴＶＣＯであり、それにおいてＴＶＣＯは、ＶＣＯ４４００から到来するＬＯクロックの周期とする。たとえば、図２３に示されるような、多相クロック信号ＬＯの数が１２であり、かつＬＯクロックの周波数が８００ＭＨｚである場合には、ＴＶＣＯが１．２５ナノ秒になり、隣接ＴＣＫクロック信号との間におけるタイミングの差が（１＋１／１２）×１．２５ナノ秒になる。タイミングの差が１／１２×ＴＶＣＯではなく、（１＋１／１２）×ＴＶＣＯとなる理由は、１２段サンプラ４５２０のセットアップおよびホールドの時間ウインドウが１／１２×ＴＶＣＯより大きく、かつ（１＋１／１２）×ＴＶＣＯより小さいことによる。モジュラ・カウンタ４５２０は、０から１１までの範囲にわたる入力コントロール信号Ｍに従ってＴＣＫ［０：ｌｌ］の１つを周期的に選択する。結果として得られる１２‐１マルチプレクサ４５３０出力ＤＩＶＣＫの周期は、［４×Ｐ＋Ｓ＋Ｍ＋Ｍ／１２］×ＴＶＣＯになる。したがって、結果として得られる、プリスケーラ４５００の第１の実施態様の除算比は［４×Ｐ＋Ｓ＋Ｍ＋Ｍ／１２］となる。
【０１７０】
前述したように、関連する分数Ｎプリスケーラの分数スパーが、プリスケーラのクロック周波数によってもたらされ、それがチャンネル間隔に等しい。プリスケーラ４５００の好ましい実施態様は、周波数がチャンネル間隔に等しいタイミング・ソースを使用しない。その結果、分数‐１２オペレーション（たとえばＮ＝１２）を伴うプリスケーラ４５００は、分数スパーを伴うことなくＰＬＬ帯域幅を増加し、位相ノイズを低減する。詳細には、プリスケーラ４５００の分数スパー周波数が基準クロック周波数（たとえば８００ＭＨｚ）に等しく、それはチャンネル間隔からはるかに離れている。Ｐ、Ｓ、およびＭの値を変更することによって、ＶＣＯ４４００およびプリスケーラ４５００を含むＰＬＬが、異なるチャンネル周波数をサポートすることが可能になる。
【０１７１】
次に、多相サンプリング分数Ｎプリスケーラ４５００の好ましい実施態様の動作について説明する。図２４は、Ｍ＝３の場合のプリスケーラ４５００の動作ならびにタイミング波形を示したタイミングチャートである。ＴＣＫ［０：１１］の周期は、（４×Ｐ＋Ｓ）×ＴＶＣＯである。図２４に示されるように、当初、ＴＣＫ［７］がＤＩＶＣＫとして選択されている。この時点においては、ＰＯＩＮＴ［０：１１］が０００００００１００００である。最初のサイクルの後、モジュラ・カウンタ４５３０が値３だけＰＯＩＮＴ［０：１１］をシフトし、その結果、ＰＯＩＮＴ［０：１１］が００００００００００１０になる。つまり、ＴＣＫ［１０］が２番目のサイクルのためのＤＩＶＣＫとして選択される。この２番目のサイクルの後は、ＰＯＩＮＴ［０：１１］が０１００００００００００になる。３番目のサイクルの後は、ＴＣＫ［１］が選択される。しかしながら図２４に示した３番目のサイクルにおいては、ポインタの値が直前のサイクルより小さい（たとえば１＜１０）ことを示すコントロール信号ＯＶＥＲＦＬＯＷがモジュラ・カウンタ４５３０によって検出される。モジュラ・カウンタ４５３０は、ＯＶＥＲＦＬＯＷ信号をアサートしてＰＳカウンタ４５１４をコントロールし、その除算ファクタを１３×ＴＶＣＯだけ増加させて、図２４に示されるように正確なタイミングを維持する。この結果、位相検出器ＰＦＤの一方の入力に印加されるＤＩＶＣＫの周期が、［４×Ｐ＋Ｓ＋３×（１＋１／１２）］×ＴＶＣＯになる。位相検出器ＰＦＤの他方の入力は、基準周波数、たとえば２０ＭＨｚのＲＥＦＫである。したがって、図２５に示されるプリスケーラ４５００の有効除算ファクタは、［４×Ｐ＋Ｓ＋３×（１＋１／１２）］となる。
【０１７２】
図２５は、Ｍ＝７の場合のプリスケーラ４５００の動作ならびにタイミング波形を示したタイミング・チャートである。ＴＣＫ［０：１１］の周期は、（４×Ｐ＋Ｓ）×ＴＶＣＯである。図２５に示されるように、当初、ＴＣＫ［４］がＤＩＶＣＫとして選択されている。この時点においては、ＰＯＩＮＴ［０：１１］が００００１０００００００である。最初のサイクルの後、モジュラ・カウンタ４５３０が値７だけＰＯＩＮＴ［０：１１］をシフトし、その結果、ＰＯＩＮＴ［０：１１］が０００００００００００１になる。つまり、ＴＣＫ［１１］がＤＩＶＣＫとして選択される。２番目のサイクルの後は、ＰＯＩＮＴ［０：１１］が００００００１０００００になる。３番目のサイクルにおいては、ＴＣＫ［６］が選択される。しかしながら、３番目のサイクルにおいては、ポインタの値が直前のサイクルより小さい（たとえば６＜１１）ことを示すコントロール信号ＯＶＥＲＦＬＯＷがモジュラ・カウンタ４５３０によって検出される。モジュラ・カウンタ４５３０は、ＯＶＥＲＦＬＯＷ信号を印加して、ＰＳカウンタ４５１４に、その除算ファクタを１３×ＴＶＣＯだけ増加させて、図２５に示されるように正確なタイミングを維持する。この結果、位相検出器ＰＦＤの一方の入力に印加されるＤＩＶＣＫの周期が、図２４に示されるように、［４×Ｐ＋Ｓ＋７×（１＋１／１２）］×ＴＶＣＯになる。したがって、図２４に示されるプリスケーラ４５００の有効除算ファクタは、［４×Ｐ＋Ｓ＋７×（１＋１／１２）］となる。
【０１７３】
前述したように、プリスケーラ４５００の好ましい実施態様は、各種の利点を有する。多相分数Ｎプリスケーラを含むＰＬＬの好ましい実施態様およびその使用の方法は、大きな帯域幅ならびにスペクトルの完全性を提供する。さらに、この好ましい実施態様によれば、プリスケーラが分数スパーの問題を低減するか、あるいは除去する。したがって、ＶＣＯおよびプリスケーラ・アーキテクチャの好ましい実施態様を統合したＰＬＬおよびその使用の方法は、ＲＦ ＣＭＯＳ単一チップ通信システムのためのパフォーマンス特性を向上させる。
【０１７４】
図２６は、本発明に係るマスタ・スレーブｇｍ‐Ｃ同調回路の好ましい実施態様を示したブロック図である。図２６を参照すると、マスタ・ブロック５４１０は、コントロール電圧５４３０をスレーブ・フィルタ５４４０にコピーする。マスタ・ブロックは、第１の整流器５４１３、第２の整流器５４１４、電圧‐電流（Ｖ‐Ｉ）コンバータ５４１６、およびｇｍ‐Ｃ多相フィルタ５４２０を含んでいる。図２６に示されているように、整流器５４１３は、ハイパスフィルタの出力信号５４２５Ａ、５４２５Ｂをフィルタ５４２０から受け取り、整流器５４１４は、ローパスフィルタ出力信号５４２９Ａ、５４２９Ｂをフィルタ５４２０から受け取る。Ｖ‐Ｉコンバータ５４１６は、整流器５４１３、５４１４からの出力を受け取り、コントロール電圧５４３０をスレーブ・フィルタ５４４０に向けて出力する。ｇｍ‐Ｃ多相フィルタ５４２０は、トランスコンダクタンス増幅器５４２２、５４２４、５４２６、５４２８を含んでいる。トランスコンダクタンス増幅器５４２２の正および負の入力ポートは、同相モード基準信号を受け取る。トランスコンダクタンス増幅器５４２４の正の出力ポートは、トランスコンダクタンス増幅器５４２２の負の出力ポートおよびトランスコンダクタンス増幅器５４２４の負の入力ポートに結合されている。トランスコンダクタンス増幅器５４２４の負の出力ポートは、トランスコンダクタンス増幅器５４２２の正の出力ポートおよびトランスコンダクタンス増幅器５４２４の正の入力ポートに結合されている。それに加えて、トランスコンダクタンス増幅器５４２４の正および負の出力ポートは、それぞれハイパスフィルタ（ＨＰＦ）出力信号５４２５Ｂ、５４２５Ａのための出力ノードになる。さらに、トランスコンダクタンス増幅器５４２６の正および負の入力ポートが、基準入力信号５４５０を受け取るべく結合される。トランスコンダクタンス増幅器５４２８の正の出力ポートは、トランスコンダクタンス増幅器５４２６の負の出力ポートおよびトランスコンダクタンス増幅器５４２８の負の入力ポートに結合されている。トランスコンダクタンス増幅器５４２８の負の出力ポートは、トランスコンダクタンス増幅器５４２６の正の出力ポートおよびトランスコンダクタンス増幅器５４２８の正の入力ポートに結合されている。トランスコンダクタンス増幅器５４２８の正および負の出力ポートは、それぞれローパスフィルタ（ＬＰＦ）出力信号５４２９Ｂ、５４２９Ａのための出力ノードになる。このようにフィルタ５４２０は、ハイパスフィルタ回路５４２０Ａおよびローパスフィルタ回路５４２０Ｂを含んでいる。基準入力信号５４５０は、キャパシタ５４２３Ｂおよび５４２３Ａを介してそれぞれトランスコンダクタンス増幅器５４２４の正および負の入力ポートに結合される。トランスコンダクタンス増幅器５４２８の負および正の出力端子と、グラウンド電圧の間には、キャパシタ５４２７Ａおよび５４２７Ｂが結合されている。図２６には、ｇｍ‐Ｃ多相フィルタ５４２０の等価回路５４６０も図示してある。
【０１７５】
マスタ・スレーブｇｍ‐Ｃ同調回路の好ましい実施態様においては、トランスコンダクタンス増幅器５４２６、５４２８がフィードバック・ループ・コントロール信号Ｖｃｔｒｌをコントロール信号として受け取り、それぞれトランスコンダクタンス増幅器５４２２および５４２４に向けてコントロール信号Ｖｃｔｒｌを出力する。基準信号としては、好ましくは正弦波が使用される。図２６に示されているように、４ＭＨｚの正弦波が基準信号として使用され、フィルタ５４２０のカットオフ周波数をセットする。
【０１７６】
マスタ・ブロック５４１０の動作の間に、Ｖｃｔｒｌ ５４３０の値が上昇すると、トランスコンダクタンス値（ｇｍ）が増加し、ＬＰＦ出力信号５４２９Ａ、５４２９Ｂの振幅が増加し、ＨＰＦ出力信号５４２５Ａ、５４２５Ｂの振幅が減少する。整流器５４１３、５４１４は、比較のために、それぞれ好ましくはＨＰＦおよびＬＰＦ出力信号のピーク・レベルを検出する。Ｖ‐Ｉコンバータ５４１６は、整流器５４１３、５４１４からの整流後の出力を受け取り、好ましくは整流後の出力の振幅の差に比例するポンピング電流を生成する。結果的に、負帰還（負のフィードバック）ループによってＨＰＦ出力信号およびＬＰＦ出力信号が等化され、次の式（８）（数９）に示される安定状態のトランスコンダクタンス値ｇｍがもたらされる。
【０１７７】
【数９】
【０１７８】
前述したように、好ましい実施態様に係るマスタ・ブロック５４１０等のマスタ・ブロックは、各種タイプのトランスコンダクタンス増幅器用の同調回路として適合させることができる。一例のトランスコンダクタンス増幅器を図２９に示す。マスタ・ブロック５４１０のハイパスフィルタ・セクションおよびローパスフィルタ・セクション内のトランスコンダクタンス増幅器は、好ましくは１／ｇｍオームの値を有する抵抗等価としての動作と類似の機能を提供する。さらに、同相モード基準信号は、好ましくはＶＤＤの約半分（たとえば、電源電圧の１／２）の値のＤＣ電圧とする。それに加えてマスタ・ブロック５４１０においては、好ましい基準信号５４５０が正弦波となっているが、三角波等の別のタイプの信号を印加することもできる。基準信号５４５０の周波数は、好ましくは対応するスレーブ・ブロックのカットオフ周波数に従って適用される。たとえば、スレーブ・フィルタのカットオフ周波数を６ＭＨｚとするときには、４ＭＨｚの正弦波を６ＭＨｚの正弦波に置き換える必要がある。
【０１７９】
図２７は、本発明に係る整流器の好ましい実施態様を図示した概略図である。図２７に示されているように、整流器５５００は、ノードＡとグラウンド電圧の間に並列に結合されたＰＭＯＳタイプのトランジスタ５５０１、５５０２を含んでいる。ＰＭＯＳトランジスタ５５０１、５５０２のゲート電極は、それぞれ入力信号ＩＮおよび入力信号の補信号ＩＮＢを受け取る。ソース電圧ＶＤＤとノードＡの間には、ＰＭＯＳタイプのトランジスタ５５０３が結合されており、ソース電圧ＶＤＤとノードＢの間には、ＰＭＯＳタイプのトランジスタ５５０４が結合されている。ＰＭＯＳトランジスタ５５０３および５５０４のゲート電極は、バイアス電圧ＶＢｉａｓを受け取る。第５のＰＭＯＳタイプのトランジスタ５５０５が、ノードＢとグラウンド電圧の間に結合されている。演算増幅器は、反転端子がノードＢに結合され、非反転端子がノードＡに結合され、出力がＰＭＯＳタイプのトランジスタ５５０５のゲート電極に結合されて、整流器５５００の出力信号を提供する。この整流器５５００は、図２６の整流器５４１３、５４１４として使用することができる。
【０１８０】
図２８は、本発明に係るＶ‐Ｉコンバータ５６００の好ましい実施態様を示した概略図である。図２８に示されているように、電源ソース電圧ＶＤＤとグラウンド電圧の間にトランジスタ５６０１および５６０２が直列に結合されている。さらにソース電圧ＶＤＤとグラウンド電圧の間には、トランジスタ５６０３および５６０４が直列に結合されており、それらのドレイン電極が共通結合されてＶ‐Ｉコンバータ５６００の出力信号を提供する。トランジスタ５６０５および５６０６は、ソース電圧ＶＤＤと電流ソースＩｓの間に直列に結合され、電流ソースはグラウンド電圧に結合されている。トランジスタ５６０７および５６０８は、共通結合されたドレイン電極によってソース電圧ＶＤＤと電流ソースＩｓの間に直列に結合されている。さらに、トランジスタ５６０５のゲート電極およびドレイン電極は、ともにトランジスタ５６０１のゲート電極に結合されている。同様に、トランジスタ５６０７のゲート電極およびドレイン電極が、ともにトランジスタ５６０３のゲート電極に結合されている。トランジスタ５６０６および５６０８のゲート電極は、それぞれ入力信号５６２０および５６２２を受け取る。このコンバータ５６００は、図２６におけるＶ‐Ｉコンバータ５４１６として使用することができる。
【０１８１】
前述したように、本発明に係るマスタ・スレーブ同調回路の好ましい実施態様およびそれを使用する方法は、各種の利点を有している。フィードバック・ループのコントロール電圧（たとえばＶｃｔｒｌ）がスレーブ回路にコピーされ、マスタおよびスレーブ回路は、いずれもｇｍ‐Ｃフィルタを使用する。正確な振幅比較のために、たとえば共通負荷レベル、負荷ケイパビリティを含む電気的特性を整合させる必要がある。好ましい実施態様に係る多相フィルタ内の多相フィルタのハイ・パスおよびローパスフィルタ部分は、異なる構成を伴って同一のフィルタを使用する。さらにハイおよびローパスフィルタリングの出力信号が同一回路から到来し、その結果、いずれの信号も同一の電気的特性を有することになり、それによって関連技術の同調回路に比べてより正確な同調回路が得られる。さらにまた、ｇｍ‐Ｃ多相フィルタ同調回路の好ましい実施態様は、マスタおよびスレーブ・フィルタ両方の本体に関してよりシンプルな回路構成を提供する。これらに加えて、同調回路の好ましい実施態様は、ＶＣＯタイプの関連技術の同調回路に比較すると、発振の難しさ、および当該ＶＣＯタイプの同調回路の高いＱファクタ要件によってもたらされる不利点の排除によって、向上された堅牢な動作を提供する。
【０１８２】
以上示した実施態様および利点は、単なる例示であり、本発明を限定するものと解釈されるべきではない。本発明の教示は、別のタイプの装置にも容易に適用することができる。本発明の説明は例示を意図しており、特許請求の範囲を限定するものではない。当業者であれば、各種の置換、修正、変形が明らかであろう。特許請求の範囲におけるミーンズプラスファンクション節（機能的表現）においては、本明細書で説明した構造を、請求項に記載した機能を実行するものとして包含するよう意図しており、構造上の均等物に限られず、均等な構造も含む。
【図面の簡単な説明】
【図１】 関連技術のＲＦ通信システムを示した回路図である。
【図２】 図２Ａ〜図２Ｅは、図１のシステムにおける信号の伝播を示した概略図である。
【図３】 図３Ａおよび図３Ｂは、図１のシステムにおけるクロック信号の漏れを示した概略図である。
【図４】 別の関連技術のＲＦ通信システムを示した回路図である。
【図５】 図５Ａ〜図５Ｇは、図４のシステムにおける信号の伝播を示した概略図である。
【図６】 本発明に係る多相低減周波数（ＭＰＲＦ）ＲＦ通信システムの好ましい実施態様を示した概略図である。
【図７】 本発明の好ましい実施態様に係るＲＦ通信システムの受信機を示したブロック図である。
【図８】 図７のＲＦ通信システムにおける信号の流れを示したブロック図である。
【図９】 本発明の別の好ましい実施態様に係るＲＦ通信システムの受信機を示したブロック図である。
【図１０】 本発明に係るＣＭＯＳ・ＬＮＡの好ましい実施態様を示したブロック図である。
【図１１】 本発明に係るＣＭＯＳ・ＬＮＡの好ましい実施態様を示した回路図である。
【図１２Ａ】 図１２Ａは、本発明の好ましい実施態様に係るＶＣＯミキサ構造を示したブロック図である。
【図１２Ｂ】 図１２Ｂは、図２ＡのＶＣＯミキサ構造を示した回路図である。
【図１３】 本発明の別の好ましい実施態様に係るＶＣＯミキサ構造を示した回路図である。
【図１４】 図１４Ａ〜図１４Ｈは、図３のミキサを示した動作タイミング図である。
【図１５】 本発明に係るミキサのさらに別の好ましい実施態様を示した回路図である。
【図１６】 第３の好ましい実施態様に係る一例の直交ダウン・コンバータを示した回路図である。
【図１７】 本発明に係るミキサのさらに別の好ましい実施態様を示した回路図である。
【図１８】 図１８Ａは、本発明の好ましい実施態様に係るシングル・フィードバック・ループを伴うＤＣオフセット・キャンセル回路のブロック図である。
図１８Ｂは、図１８ＡのＤＣオフセット・キャンセル回路の回路図である。
【図１９】 関連技術に係るＣＭＯＳリング・オシレータに関するインパルス感度関数を示した概略図である。
【図２０】 関連技術の整数Ｎアーキテクチャを示した概略図である。
【図２１】 関連技術の分数Ｎアーキテクチャを示した概略図である。
【図２２】 好ましい実施態様に係るＣＭＯＳ・ＶＣＯを示した概略図である。
【図２３】 本発明に係る分数Ｎプリスケーラの好ましい実施態様を示した概略図である。
【図２４】 分数Ｎプリスケーラの好ましい実施態様に係る動作ならびにタイミング波形を示した概略図である。
【図２５】 分数Ｎプリスケーラの好ましい実施態様に係る動作ならびにタイミング波形を示した概略図である。
【図２６】 本発明に係るマスタ・スレーブ同調回路の好ましい実施態様を示した概略図である。
【図２７】 整流器の好ましい実施態様を示した概略図である。
【図２８】 電圧‐電流コンバータの好ましい実施態様を示した概略図である。
【図２９】 一例のトランスコンダクタンス増幅器を示した回路図である。
［発明の背景］
（１．発明の分野）
本発明は、通信システムに関し、特にＣＭＯＳ無線周波数（ＲＦ）通信システムに関する。
【０００２】
（２．関連技術の背景）
今日の無線周波数（ＲＦ）通信システムは、ＰＣＳ通信ならびにＩＭＴシステムを含めた多様な応用を有する。システムのＣＭＯＳチップ集積化それ自体も、コスト、サイズならびに消費電力の低減が追及されてきている。
【０００３】
概して、ＲＦ通信システムは、ＲＦフロントエンド・ブロックおよびベースバンド・デジタル信号処理（digital signal processing：ＤＳＰ）ブロック、もしくはベースバンド・モデム・ブロックからなる。現在のところベースバンドＤＳＰブロックは、低コスト、かつ低電力のＣＭＯＳテクノロジを用いてインプリメントすることができる。しかしながら、ＲＦフロントエンドについては、速度、帯域幅、およびノイズ特性における限界、すなわち一般的なＲＦ通信システムの速度、周波数ならびにノイズ仕様に達しないという限界からＣＭＯＳテクノロジによるインプリメンテーションが可能でない。
【０００４】
たとえば、ＰＣＳハンドフォン・システム（PCS hand-phone systems）は、２．０ＧＨｚを超える周波数において動作するが、現在のＣＭＯＳテクノロジが、速度ならびにノイズという意味に関して信頼性をもって動作し得る周波数は、最大でも約１．０ＧＨｚである。したがって、ＲＦフロントエンド・ブロックは、バイポーラ、ｂｉ−ＣＭＯＳ、もしくはＧａＡｓテクノロジを使用してインプリメントされており、これらはＣＭＯＳテクノロジより速度、帯域幅、およびノイズ特性において優れているが、より高価であり、消費電力も大きい。
【０００５】
現在、「ダイレクト変換」およびスーパーヘテロダイン（ダブル変換）と呼ばれる２つの異なるタイプのＲＦアーキテクチャがＣＭＯＳ・ＲＦ通信システムに使用されている。これらのアーキテクチャは、いずれもＣＭＯＳインプリメンテーションという意味において利点ならびに欠点を有する。
【０００６】
図１は、関連技術のダイレクト変換ＲＦ通信システム１００を示している。この関連技術のダイレクト変換ＣＭＯＳ・ＲＦシステム１００は、アンテナ１０５、ＲＦフィルタ１１０、低ノイズ増幅器（low noise amplifier：ＬＮＡ）１２０、フェイズロックループ（phase-locked loop：ＰＬＬ、位相同期ループ）１３０、第１のミキサ１４０、第２のミキサ１４２、第１および第２の増幅器１５０、１５２、第１のローパスフィルタ（low pass filter：ＬＰＦ）１６０、第２のＬＰＦ１６２、それぞれが自動利得コントロール（automatic gain control：ＡＧＣ）ループを含む第１および第２の可変利得増幅器（variable gain amplifiers：ＶＧＡ）１７０、１７２、第１のアナログ／デジタル（Ａ／Ｄ）コンバータ１８０、第２のＡ／Ｄコンバータ１８２、第３のミキサ１９０、および電力増幅器１９２を含んでいる。
【０００７】
アンテナ１０５は、ＲＦ信号を受信する。受信されたＲＦ信号は、各種のＲＦ帯域からなる。その後、選択されたＲＦ信号がＲＦフィルタ１１０においてフィルタリングされる。つまり、帯域外ＲＦ信号（たとえば無関係なＲＦ帯域）がＲＦフィルタ１１０によって除去される。フィルタリングされた帯域内ＲＦ信号は、ＬＮＡ１２０において利得を伴って増幅される。しかしながら、この帯域内ＲＦ信号は、帯域内チャンネル、および可能性としてはイメージ帯域からなり、図１および２においてはそれがＡとして示されている。ＬＮＡ１２０を通過する帯域内ＲＦ信号は、ＬＯ周波数が搬送周波数に等しいことから、第１および第２のミキサ１４０および１４２において、直交乗算によってベースバンド信号にダイレクトに復調される。ＰＬＬ１３０は、電圧コントロール・オシレータ（ＶＣＯ）を用いて、好ましくは２つのタイプのクロック信号、すなわちＩクロック信号およびＱクロック信号を生成する。Ｉクロック信号およびＱクロック信号は、位相が異なることを除けば等しい。Ｉ信号とＱ信号は、好ましくは９０度の位相差を有する。言い換えるとＱ信号は、直交位相シフトに関して位相シフトされたＩ信号である。好ましくは、２セットのＩ信号およびＱ信号を使用して、ＲＦシステムの有用性を向上させ、ノイズならびに干渉にかかわりなく、受信した情報の識別もしくは維持を行う。異なる位相を有する２つのタイプの信号を送信することは、情報の喪失もしくは変化の確率を低減することになる。
【０００８】
図１および２のＢに示されるように、ダウン‐コンバートされた信号は、所望のチャンネル、隣接チャンネル、およびアップ‐コンバートされた信号を含んでいる。ダウン‐コンバートされた信号は、ローパスフィルタ（ＬＰＦ）１６０、１６２からのノイズ注入による信号対ノイズ比（ＳＮＲ）の過大な劣化を防止するために、増幅器１５０、１５２によって増幅された後にＬＰＦ１６０、１６２に通されるが、図１および２においてはそれがＣとして示されている。ＬＰＦ１６０、１６２から出た信号は、それぞれ可変利得増幅器（variable gain amplifiers：ＶＧＡ）１７０、１７２によって増幅され、それぞれ、第１および第２のＡ／Ｄコンバータ１８０、１８２におけるＡ／Ｄ変換に求められる信号となる。しかしながら、所望のチャンネルが必要レベルまで増幅される前に、隣接チャンネルが線形限界に到達してしまう可能性があることから、所望チャンネルを線形限界によって許容される最大レベルまで増幅することができない。このように、関連技術のダイレクト変換アーキテクチャ１００においては、隣接チャンネルの電力の増加に従って全チャンネルの増幅が抑えられ、それが結果的にＳＮＲの低下ももたらしている。図１および２におけるＤに示されるように、ＬＰＦ１６０、１６２は、大きなノイズ・フロアを出力し、それがＬＰＦ１６０、１６２によって所望のチャンネルに追加される。したがって、図１および２におけるＥに示されるように、Ａ／Ｄ変換に先行して所望チャンネルが必要レベルまで増幅されるとき、所望チャンネルならびにノイズ・フロアがともに増幅される。
【０００９】
その後、デジタル信号がベースバンドの離散時間信号処理（discrete-time signal processing：ＤＳＰ）ブロック（図示せず）に転送される。チャンネル選択は、フェイズロックループ（ＰＬＬ）１３０における周波数ｆ０を変更することによって行われる。
【００１０】
前述したように、関連技術のダイレクト変換ＲＦシステム１００は、その単純さを理由としてＣＭＯＳ・ＲＦ集積化のための利点を有する。関連技術のダイレクト変換ＲＦシステムにおいては、単一のＰＬＬだけが求められる。しかも、関連技術のダイレクト変換ＲＦシステムにおいては、高品質フィルタが必要とされない。しかしながら、関連技術のダイレクト変換アーキテクチャは、単一チップ集積化が困難もしくは不可能であるという欠点を有する。図３Ａに示されるように、ＶＣＯ等の局部発振器（ＬＯ）からのクロック信号ｃｏｓ ωＬＯｔが、ミキサ入力ないしはアンテナに漏れることがあるが、局部発振器（ＬＯ）がＲＦ搬送波と同じ周波数を有することから、それにおいて放射を生じる可能性がある。意図しない送信クロック信号Δ（ｔ）ｃｏｓ ωＬＯｔは、近隣の物体によって反射され、ミキサによって「再受信」されることもある。ローパスフィルタは、クロック信号の漏れを原因として、信号Ｍ（ｔ）＋Δ（ｔ）を出力する。図３Ｂに示されるように、局部発信機との自己混合は、ミキサの出力において時間的に変化するＤＣオフセットあるいはＤＣオフセットの「ふらつき」といった問題を招く。時間的に変化するＤＣオフセットは、固有の回路オフセットとともに、受信機部分のダイナミックレンジを著しく狭める。さらに、前述したように、関連技術のダイレクト変換ＲＦシステムは、高周波、低位相ノイズのＰＬＬをチャンネル選択のために必要とするが、ＣＭＯＳ電圧コントロール・オシレータ（ＶＣＯ）を用いてこれを達成することは困難である。
【００１１】
図４は、ダブル変換アーキテクチャに係る関連技術のＲＦ通信システム４００のブロック図を示しており、これにおいては可能性のあるすべてのチャンネルが考慮され、同調可能なチャンネル選択ＰＬＬの使用によって、まずＲＦからＩＦへ、続いてＩＦからベースバンドへの周波数変換が行われる。図４に示されるように、このＲＦ通信システム４００は、アンテナ４０５、ＲＦフィルタ４１０、ＬＮＡ４２０、ＩＲフィルタ４２５、フェイズロックループ（ＰＬＬ）ＰＬＬ１ ４３０、第１のミキサ４３５、ＩＦフィルタ４４０、ＩＦ・ＶＧＡ４５０、ＰＬＬ２ ４６０、第２のミキサ４６５、ＬＰＦ４７０、Ａ／Ｄコンバータ４８０、第３のミキサ４９０、および電力増幅器４９２を含んでいる。
【００１２】
ミキサ４３５、４６５は、いずれも復調用のミキサであるが、ミキサ４９０は変調用のミキサである。ミキサ４３５は、選択されたＲＦ周波数用のミキサであり、ミキサ４６５は、中間周波数（intermediate frequency：ＩＦ）用のミキサである。ＰＬＬ１ ４３０は、高い周波数、つまりＲＦ周波数のクロック信号を生成し、ＰＬＬ２ ４６０は、低い周波数、つまり中間周波数（ＩＦ）を有するクロック信号を生成する。
【００１３】
送信データは、ミキサ４９０によって、オリジナルの送信データ周波数を持つように、ＰＬＬ４３０からの高い周波数を有するクロック信号を用いた乗算が行われる。ミキサ４９０の出力信号は、電力増幅器４９２において利得を伴った増幅が行われ、その後、アンテナ４０５を介して放射される。
【００１４】
次に、関連技術のスーパーヘテロダイン受信機の動作について説明する。まずＲＦ信号が、アンテナ４０５によって受信される。受信されたＲＦ信号は、各種のＲＦ周波数帯を含んでいる。ＲＦフィルタ４１０が、帯域外ＲＦ信号をフィルタ・アウトし、ＬＮＡ４２０が、帯域内信号および可能性としてはイメージ帯域からなる帯域内ＲＦ信号の増幅を行うが、それを図４および５のＡに示す。イメージ帯域は、図４および５のＢに示されるように、イメージ除去（ＩＲ）フィルタ４２５によってフィルタ・アウトされる。この除去を行わないと、イメージ帯域が、ミキサ４３５およびＰＬＬ１ ４３０の組み合わせによる第１のダウン・コンバージョンの後に、帯域内ＲＦ信号と混合されることになる。したがって、帯域内ＲＦチャンネルが、図４および５のＣに示されるように、局部発振器信号ＬＯ１を使用するミキサ４３５において、第１のダウン・コンバージョンによってＩＦ周波数にダウン・コンバートされる。ＰＬＬ１ ４３０は、ＲＦ信号のＩ信号用、およびＲＦ信号のＱ信号用の局部発振器信号を生成する。
【００１５】
バンドパスＩＦフィルタ４４０は隣接チャンネルを除去し、その結果、図４および５のＤに示されるように、所望の、あるいは専用のチャンネルがＩＦ周波数において支配的な電力レベルを有することになる。ＩＦ・ＶＧＡ４５０は、ＡＧＣループを含んでおり、ＩＦ周波数における専用チャンネルを増幅し、下流にあるＬＰＦ４７０の大きなノイズ・フロアに打ち勝つ充分に大きな振幅を持たせる。ＡＧＣループは、ＩＦ・ＶＧＡ４５０の出力の振幅を連続的に検出して、そのＶＧＡ利得をコントロールし、その結果、線形限界によって許容される最大振幅を獲得することが可能になる。このように、デュアル変換受信機は、ＩＦフィルタリングおよび増幅によって、図４および５のＥに示されるように、必要なＳＮＲを達成することができる。ＩＦ・ＶＧＡ４５０によってＩＦ増幅が行われる前にＩＦフィルタ４４０によるフィルタリングが行われることから、隣接チャンネルがＩＦ増幅のボトルネックまたは問題点となることはない。しかしながら、ＩＦ増幅の前に隣接チャンネルの除去が行われないときには、専用チャンネルを最大レベルまで増幅する前に、隣接チャンネルが線形限界に到達する可能性があることから、専用チャンネルを最大値まで増幅することができない。
【００１６】
増幅後のＲＦ信号は、ＰＬＬ２ ４６０からの局部発振器信号ＬＯ２を使用する第２のダウン・コンバージョン・ミキサ４６５によって再度ダウン・コンバートされ、図４および５のＦに示されるように、ベースバンドに変換される。ローパスフィルタ４７０は、アップ・コンバートされた信号および残りの隣接チャンネルを出力し、それを図４および５のＧに示すが、それにはＬＰＦ４７０によって追加されるノイズ・フロアが示されている。Ａ／Ｄコンバータ４８０は、この信号をデジタル・データに変換し、その後それがベースバンドの離散時間信号処理（ＤＳＰ）ブロック（図示せず）に転送される。ＩＦ段のすべてのチャンネルは、チャンネル選択用の同調可能なＰＬＬ２ ４６０によって、ベースバンド周波数にダイレクトに周波数変換される。
【００１７】
前述したように、関連技術のスーパーヘテロダインＲＦシステム４００は、各種の利点を有する。関連技術のダブル変換ＲＦ通信システム４００は、より高い周波数の（つまりＲＦの）第１のＰＬＬ４３０ではなく、より低い周波数の（つまりＩＦの）第２のＰＬＬ４６０を使用してチャンネル同調を行う。したがって、高い周波数のＲＦ・ＰＬＬ４３０を周波数が固定されたＰＬＬとすることが可能であり、それによってより効果的な最適化が可能になる。さらに、より低い周波数において動作するＩＦ・ＰＬＬ４６０を用いてチャンネル同調が行われることから、チャンネル選択に対する位相ノイズの寄与を抑えることができる。しかしながら、関連技術のダブル変換ＲＦシステム４００は、単一チップ集積化に関して克服しなければならない各種の欠点も有する。関連技術のダブル変換ＲＦシステム３００は、２つのＰＬＬを使用するが、それらを単一チップ内に集積化することは困難である。さらに第１のＰＬＬは、ＣＭＯＳテクノロジ、特にＣＭＯＳ・ＶＣＯを用いたインプリメンテーションにとっては周波数が高すぎる。それに加えて、第２のＰＬＬが、ＩＦの所望搬送波と同一の周波数にあることから、これにおいても自己混合の問題が生じる。第２のミキサの出力信号が基板に漏れる可能性、あるいは再度それが第２のミキサに漏れる可能性がある。時間的に変化するＤＣオフセットは、固有の回路オフセットとともに、受信機部分のダイナミックレンジを著しく狭める。さらにまた、ＩＲフィルタならびにＩＦフィルタのＣＭＯＳ集積化は、非常に困難もしくは不可能である。
【００１８】
関連技術のＣＭＯＳ低ノイズ増幅器（ＬＮＡ）
関連技術のＣＭＯＳ・ＬＮＡは、各種の欠点を有する。スパイラル・インダクタ等のオンチップ・インダクタの使用によって関連技術のＣＭＯＳ・ＬＮＡ用のインダクタンスのインプリメンテーションを行う場合、オンチップ・スパイラル・インダクタは、必要なパフォーマンス特性を提供することができず、また大量製造の間においても許容可能な歩留まりをもたらすことができない。関連技術のＣＭＯＳ・ＬＮＡ用のインダクタンスをオフチップ・インダクタ・エレメントに求めれば、オフチップ・インダクタによって、より複雑な製造プロセス、およびボード・レイアウトがもたらされる可能性があり、ＣＭＯＳ・ＲＦ通信システム等の全体的なシステムにおけるコストの上昇を招きかねない。さらに、オフチップ・エレメントに対して必要となる接続が、パフォーマンス特性を低下させることになる。
【００１９】
関連技術のＣＭＯＳ電圧コントロール・オシレータ（ＶＣＯ）およびミキサ構造
前述したように、各種の応用にとっては、周波数レンジが広いこと、および位相ノイズが低いことが望ましい。しかしながら、ＣＭＯＳ・ＶＣＯミキサ構造は、信頼性のある位相ノイズならびに周波数レンジを伴おうとすれば、最大でも１ＧＨｚの周波数しかサポートすることができない。ＶＣＯミキサ構造のパフォーマンスは、ＶＣＯからのクロック信号ＬＯ＋およびＬＯ−の周波数が増加するに従って、位相ノイズならびに周波数レンジという意味においてさらに悪化する。したがって、ＶＣＯおよびミキサ構造は、クロック信号ＬＯ＋およびＬＯ−の周波数ｆ０が１ＧＨｚを超える場合には、信頼性をもってインプリメントすることができない。
【００２０】
関連技術のＣＭＯＳ自動利得コントロール・ループ
関連技術のダイレクト変換受信機は、ＤＣオフセット・キャンセルを必要とする。ＤＣオフセット・キャンセルのための従来技術のアプローチは、利得段に組み込まれたＤＣオフセット電圧のハイパスフィルタリングを使用する。ハイパスフィルタの集積化は、コーナー周波数およびＤＣオフセット除去の量に依存する。ＤＣオフセットのスペクトルがゼロ周波数の近傍に限定されることから、またハイパスフィルタが所望信号を減損させてはならないことから、望ましいコーナー周波数は、可能な限り低くする必要がある。ＤＣオフセット・キャンセル・ループのキャパシタンスＣは、コーナー周波数ｆＣが低くなるに従って、また開ループ順方向利得ＡＶが増加するに従って増加する。キャパシタンスＣは、通常、数百ｎＦに到達し、このような値のキャパシタを単一チップ上に集積することは困難である。このため、一般にはチップの外にキャパシタが配置されることになる。残念ながら、オフチップ・キャパシタをチップに配線するとき、フィードバック・ループが構成され、ボンド・ワイヤ結合を介して無視できない量のノイズが追加される。このノイズは、信号の完全性を損なうことになり、また信号対ノイズ比（ＳＮＲ）を低下させる。
【００２１】
関連技術のＣＭＯＳフェイズロックループ（ＰＬＬ）
現在のＶＣＯ・ＣＭＯＳテクノロジが、速度ならびにノイズという意味に関して信頼性をもってサポートできる周波数は、最大でも約１．０ＧＨｚである。局部発振器クロック信号ＬＯ＋およびＬＯ−の周波数ｆ０が１ＧＨｚを超えて上昇することから、ＣＭＯＳ・ＶＣＯをインプリメントすることはできない。しかしながら、ＰＣＳ等の商業的応用に充分な低位相ノイズを得るためであれば、ＬＣ共振オシレータの位相ノイズ・パフォーマンスが、ＣＭＯＳリング‐オシレータ・タイプのＶＣＯより良好であることから、それが使用される。関連技術のＶＣＯは、各種の欠点を有する。ＲＦ受信機または通信システムのＣＭＯＳ単一チップ集積化の場合は、集積化されたスパイラル・インダクタがＶＣＯ発振に充分な高さのＱファクタを有していなければならないことから、大量製造に見合う歩留まりを伴うスパイラル・インダクタのオンチップ・インプリメンテーションが達成されていない。オンチップ・スパイラル・インダクタについては、基板に分布する損失をもたらす抵抗に起因して、高いＱファクタに関する製造歩留まりの達成が困難になる。
【００２２】
関連技術のＣＭＯＳ同調回路
関連技術のアプローチにおいては、高いＱファクタがマスタとスレーブの間に不充分な整合をもたらす可能性があり、あるいはｇｍ‐Ｃ積分器の入力を外部のオシレータから取り込み、その出力をＯＴＡセルから取り込むことも可能であるが、それによってタイミングが不正確になる可能性がある。
【００２３】
以上の引用箇所は、追加または他の形態の詳細、特徴および／または技術的背景を適切に教示するために適切な場合は、本明細書において参照して援用する。
【００２４】
［発明の概要］
本発明の目的の１つは、少なくとも上記の問題点および／または欠点を解決し、かつ少なくともこの後に述べる利点を提供することにある。
【００２５】
また本発明の他の目的は、単一チップＣＭＯＳ送信機／受信機を提供すること、および関連技術の問題点ならびに欠点の１ないしは複数を実質的に除去する方法を提供することにある。
【００２６】
さらに本発明の他の目的は、ＣＭＯＳ・ＲＦフロントエンドを製造すること、およびＲＦ通信システムの単一チップ集積化を可能にするその使用のための方法を提供することにある。
【００２７】
さらにまた本発明の他の目的は、ＲＦ通信システムを提供すること、およびコストおよび電力要件の低減を伴う方法を提供することにある。
【００２８】
さらにまた本発明の他の目的は、信頼性があり、高速かつ低ノイズのＣＭＯＳ・ＲＦ通信システムを提供すること、およびそれを使用する方法を提供することにある。
【００２９】
さらにまた本発明の他の目的は、ＲＦ通信システムのＲＦフロントエンドの周波数レンジを増加することにある。
【００３０】
さらにまた本発明の他の目的は、ダイレクト変換ＲＦ通信システムを提供すること、および隣接チャンネルの電力レベルと無関係に指定ＳＮＲを提供する方法を提供することにある。
【００３１】
さらにまた本発明の他の目的は、選択的な２段階増幅を使用して、選択されたＲＦチャンネルのための所望の利得を満たし、かつより大きな隣接チャンネルを除去する単一チップのＣＭＯＳ・ＲＦ受信機に関するベースバンド構造を提供することにある。
【００３２】
少なくとも上記の目的ならびに利点をすべて、もしくは部分的に達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように、ダイレクト変換通信システムが提供されており、当該システムは、搬送周波数を有する選択された信号を含む信号を受信する受信機ユニット、受信した搬送周波数の選択された信号を混合し、ベースバンドの選択された信号を出力する復調ミキサ、およびベースバンドの選択された信号を受け取り、選択的に帯域内信号を所定の振幅に増幅する、第１および第２段のＡＧＣ増幅器を含むベースバンド増幅回路を包含する。
【００３３】
さらに上記の目的をすべて、もしくは部分的に達成するため、また本発明の目的に従って、単一チップＲＦ通信システムが提供されており、当該システムは、ＲＦ信号の受信および送信を行うトランシーバ、ｆ０を搬送周波数とし、Ｎを正の整数とするとき、実質的に同一の周波数２×ｆ０／Ｎを有する複数の２Ｎ相のクロック信号を生成するためのＰＬＬ、トランシーバからのＲＦ信号と、ＰＬＬからの複数の２Ｎ相のクロック信号を混合し、搬送周波数ｆ０に対して低減された周波数を有するＲＦを出力する復調ミキサであって、複数の２入力ミキサを包含する復調ミキサ、復調ミキサに結合されたＡＧＣループ、ＡＧＣループに結合された利得マージ・フィルタ、および利得マージ・フィルタに結合され、復調ミキサからのＲＦ信号をデジタル信号に変換するＡ／Ｄ変換ユニットを包含する。
【００３４】
さらに上記の目的をすべて、もしくは部分的に達成するため、また本発明の目的に従って、ＲＦ通信システムを動作させる方法が提供されており、当該方法は、搬送周波数を有する選択された信号を含む信号を受信するステップ、２を超える数の多相クロック信号であって、搬送周波数と異なり、かつ互いに実質的に同一の周波数を有する多相クロック信号を生成するステップ、受信した選択された信号と、前記２を超える数の多相クロック信号を混合して、搬送周波数から低減された周波数を有する復調後の選択された信号を出力するステップであって、第１の搬送周波数信号および第２の搬送周波数信号のうちの一方を復調するために、前記２を超える数の多相クロック信号のうちのいくつかが混合されるものとしたステップ、復調後の選択された信号を、選択されたチャンネルおよび隣接チャンネルのうちの一方が線形限界に到達するまで増幅するステップ、および隣接チャンネルの増幅ならびにフィルタリングを行い、かつ選択されたチャンネルを所望のダイナミックレンジまで増幅するステップを包含する。
【００３５】
また本発明の他の目的は、インダクタを伴わずに構成されるＬＮＡを提供することにある。
【００３６】
さらに本発明の他の目的は、スパイラル・タイプのオンチップ・インダクタを伴わずに構成されるＣＭＯＳ・ＬＮＡを提供することにある。
【００３７】
さらにまた本発明の他の目的は、コストを抑えたＣＭＯＳ・ＬＮＡを提供することにある。
【００３８】
さらにまた本発明の他の目的は、インダクタを伴わないＬＮＡを使用するＣＭＯＳ・ＲＦ通信システムを提供することにある。
【００３９】
さらにまた本発明の他の目的は、大量製造のためのよりシンプルなプロセスおよび向上した歩留まりを有するＣＭＯＳ・ＬＮＡを提供することにある。
【００４０】
さらにまた本発明の他の目的は、第１および第２の利得コントロール段を有するＣＭＯＳ・ＬＮＡを提供することにある。
【００４１】
さらにまた本発明の他の目的は、向上したダイナミックレンジを有するＣＭＯＳ・ＬＮＡを提供することにある。
【００４２】
さらにまた本発明の他の目的は、それぞれが第１および第２の対称回路を含む第１および第２の利得コントロール段を有するＣＭＯＳ・ＬＮＡを提供することにある。
【００４３】
さらにまた本発明の他の目的は、それぞれが第１および第２の対称回路を含む第１および第２の利得コントロール段を有し、対称フル‐アップならびにフル‐ダウン・オペレーションを可能にするＣＭＯＳ・ＬＮＡを提供することにある。
【００４４】
少なくとも上記の目的ならびに利点をすべて、もしくは部分的に達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように、ＣＭＯＳ低ノイズ増幅器（ＬＮＡ）が提供されており、当該ＣＭＯＳ・ＬＮＡは、入力端子と出力端子の間に結合される複数の増幅段、および複数の増幅段のそれぞれに結合される利得コントローラを包含しており、スパイラル・インダクタが含まれていない。
【００４５】
また本発明の他の目的は、単一基板上におけるＶＣＯミキサおよびそれを使用する方法を提供することにある。
【００４６】
さらに本発明の他の目的は、ミキサ装置およびその方法における周波数レンジを増加することにある。
【００４７】
さらにまた本発明の他の目的は、ノイズを低減したミキサおよびそれを使用する方法を提供することにある。
【００４８】
さらにまた本発明の他の目的は、ミキサ構造のパフォーマンスを向上させることにある。
【００４９】
さらにまた本発明の他の目的は、対称スイッチ構造を有するシングル／ダブル・バランス・ミキサおよびその方法を提供することにある。
【００５０】
さらにまた本発明の他の目的は、ＲＦ通信受信機を単一基板上に構成することにある。
【００５１】
さらにまた本発明の他の目的は、単一基板上に多相ミキサを含むＲＦ通信送信機およびその方法を提供することにある。
【００５２】
これらの利点を達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように回路が提供されており、当該回路は、異なる位相を有する複数の第１のクロック信号であり、それぞれが基準周波数より低い第１の周波数を有する複数の第１のクロック信号を受け取るミキサであって、複数の第１のクロック信号を混合して、より高い第２の周波数を有する複数の局部発振器信号を生成し、かつ複数の局部発振器信号と入力信号の乗算を行って出力端子に出力信号を提供するミキサを包含する。
【００５３】
また本発明の他の目的は、ＤＣオフセット・キャンセル装置を提供することにある。
【００５４】
さらに本発明の他の目的は、より低いコーナー周波数、および高いＤＣオフセット電圧除去を同時に提供することにある。
【００５５】
さらにまた本発明の他の目的は、単一チップ・バイパス・フィルタを提供することにある。
【００５６】
さらにまた本発明の他の目的は、利得段の数を増加させるときの、ＡＧＣループの合計のキャパシタンスを下げることにある。
【００５７】
これらの利点を達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように、本発明の構造は、入力ＲＦ信号を受け取り、かつ増幅する、直列に接続された複数の利得段、および利得段の個々の１つ対応するフィードバック・ループであって、それぞれの利得段の出力ポートおよび入力ポートに結合されて、オフセット電圧のフィルタリングを行う複数のフィードバック・ループを包含する。
【００５８】
また本発明の他の目的は、シングルＣＭＯＳチップ上においてＰＬＬを含むＲＦ通信システムを構成することにある。
【００５９】
さらに本発明の他の目的は、ＰＬＬの周波数レンジを増加することにある。
【００６０】
さらにまた本発明の他の目的は、ＰＬＬのノイズを低減することにある。
【００６１】
さらにまた本発明の他の目的は、ＰＬＬのパフォーマンスを向上させることにある。
【００６２】
さらにまた本発明の他の目的は、ＣＭＯＳリング・オシレータの位相ノイズを最小化することが可能なＰＬＬのためのＣＭＯＳ・ＶＣＯを提供することにある。
【００６３】
さらにまた本発明の他の目的は、短縮もしくは最小化された立ち上がり‐立ち下がり時間を伴う大振幅信号を出力することができるＶＣＯを提供することにある。
【００６４】
さらにまた本発明の他の目的は、ＶＣＯの供給ノイズ効果を低減もしくは最小化することにある。
【００６５】
さらにまた本発明の他の目的は、帯域幅およびスペクトル・パフォーマンスを向上したＰＬＬのためのプリスケーラを提供することにある。
【００６６】
さらにまた本発明の他の目的は、分数スパー（fractional-spur：以下単に「分数スパー」とする）問題を除去する分数Ｎ（fractional-N：以下単に「分数Ｎ」とする）プリスケーラ・アーキテクチャを提供することにある。
【００６７】
上記の目的ならびに利点をすべて、もしくは部分的に達成するため、また本発明の目的に従って、具体化され、かつ広範に記述されているように回路が提供されており、当該回路は、異なる位相を有する複数の第１のクロックであって、それぞれが基準周波数より低い第１の周波数を有する複数の第１のクロックを生成するクロック・ジェネレータ、および、前記クロック・ジェネレータに結合され、複数の第１のクロック信号を受け取り、分周されたクロックの第２のクロック信号を生成するプリスケーラを包含する。
【００６８】
また本発明の他の目的は、周波数もしくはＱファクタの要件から制限を受けないマスタ・スレーブ回路を提供することにある。
【００６９】
さらに本発明の他の目的は、多相フィルタを使用するマスタ・スレーブ同調回路を提供することにある。
【００７０】
さらにまた本発明の他の目的は、マスタ・スレーブ・フィルタ内において比較される第１のフィルタおよび第２のフィルタに関して同一の電気的特性を有するｇｍ‐Ｃ多相フィルタを提供することにある。
【００７１】
さらにまた本発明の他の目的は、同一回路によって提供されるハイパスフィルタおよびローパスフィルタからの出力信号を有するｇｍ‐Ｃ多相フィルタを提供することにある。
【００７２】
さらにまた本発明の他の目的は、向上した精度を伴うマスタ・スレーブ同調回路を提供することにある。
【００７３】
さらにまた本発明の他の目的は、精度が向上し、かつ構成が簡素化された、より堅牢なマスタ・スレーブ同調回路を提供することにある。
【００７４】
上記の目的ならびに利点をすべて、もしくは部分的に達成するため、また本発明の目的に従って同調回路が提供されており、当該同調回路は、スレーブ・フィルタ・ブロック、およびスレーブ・フィルタ・ブロックに向けてコントロール信号を出力するマスタ・フィルタ・ブロックを包含し、マスタ・フィルタ・ブロックが、ハイパスフィルタおよびローパスフィルタを含む第１のフィルタであって、ハイパスフィルタおよびローパスフィルタのそれぞれがコントロール信号を受け取るものとする第１のフィルタ、ハイパスフィルタに結合される第１の整流器、ローパスフィルタに結合される第２の整流器、および第１および第２の整流器に結合され、コントロール信号を出力するコンバータを包含する。
【００７５】
本発明のその他の利点、目的、および特徴は、その一部が以下の説明に示されており、また当業者であれば以下を精査することで明らかになり、あるいは本発明を実施することで知得し得る。本発明の目的ならびに利点は、添付した特許請求の範囲において特定されるように具現化し達成し得る。
【００７６】
以下、図面を参照して本発明を詳細に説明するが、これらの図面においては、類似の要素に類似の参照番号が用いられている。
【００７７】
［好ましい実施態様の詳細な説明］
ＣＭＯＳテクニックを使用して構成される単一チップ無線周波数（ＲＦ）通信システムは、次のような動作要件を満足する必要がある。ＣＭＯＳ電圧コントロール・オシレータ（ＶＣＯ）は、ノイズ特性が良好でない。したがって、ＣＭＯＳフェイズロックループ（ＰＬＬ）の組み込みが必要になる。しかしながら、ＰＬＬの数を少なくし、かつＰＬＬの中心周波数を、ＣＭＯＳ・ＶＣＯを使用した結果としてもたらされる位相ノイズをコントロールするために、好ましくは送信ＲＦ周波数から充分に離す（たとえば充分に低くする）。高品質フィルタは、ＣＭＯＳ構成における関連の面積ならびに電力仕様上の不利益から、好ましくは除去する。また、ＣＭＯＳ・ＲＦシステム内のコンポーネント数は、パフォーマンスの低下を伴うことなく、小さくするか、あるいは抑える必要がある。
【００７８】
図６は、第１の好ましい実施態様とする「多相低減周波数」（ＭＰＲＦ）変換ＲＦ通信システム６００を示しており、これはシングルＣＭＯＳチップ上において好適に構成することができる。この第１の実施態様は、１．８〜２．４ＧＨｚといった優に１ＧＨｚを超える周波数において動作することが可能である。ここで「多相低減周波数変換」という用語を用いているが、これは、高い周波数を有する単相周期信号が、多相低周波数周期信号を互いに組み合わせ、あるいは乗ずることによって好適に得られることによる。第１の好ましい実施態様のＭＰＲＦ変換ＲＦ通信システム６００は、フロントエンドＭＰＲＦ・ＲＦブロック６０２、およびデジタル信号処理（ＤＳＰ）ブロック６０４を有し、好ましくはそれをベースバンドとする。前述したように、関連技術のＤＳＰブロックは、ＣＭＯＳテクニックを使用して構成することができる。したがって、デジタル信号プロセッサ６５０を含むＤＳＰブロック６０４については、詳細な説明を省略している。
【００７９】
ＭＰＲＦ変換ＲＦブロック６０２は、アンテナ６０５、ＲＦ受信機部分６４０、アナログ／デジタル（Ａ／Ｄ）コンバータ６９０、Ｄ／Ａコンバータ６９５、およびミキサ６６０とアンテナ６０５の間に結合された電力増幅器６７０を含んでいる。受信機部分６４０は、変調ならびに復調クロックを生成、つまり局部発振器（ＬＯ）周波数を生成し、その周波数ｆ０は、基準クロックによって決定される。
【００８０】
図７は、受信機７００の第１の好ましい実施態様を示したブロック図であり、これは、受信機部分６４０として機能することができる。図７に示されるように、受信機７００は完全ＣＭＯＳの低ノイズ増幅器７１０、Ｎ相ミキサ７２０Ａ、７２０Ｂ、多相（たとえば８００ＭＨｚ）ＬＯ信号（たとえばＬＯ［０：１１］）を生成するＰＬＬ７３０、第１の自動利得コントロール（ＡＧＣ）ループを伴う可変利得増幅器（ＶＧＡ）７４０Ａ、７４０Ｂ、第２のＡＧＣループを伴う利得マージ（たとえば４つの３次Ｇｍ‐Ｃ楕円フィルタ）フィルタ７５０Ａ、７５０Ｂ、多相フィルタ構成を伴うＧｍ‐Ｃ同調回路７６０を含んでいる。ＩチャンネルおよびＱチャンネル信号のそれぞれは、アナログ・デジタル・コンバータ（たとえば、４ビット・フラッシュのＡＤＣ）７７０Ａ、７７０Ｂのそれぞれに結合されている。
【００８１】
ＰＬＬ７３０は、好ましくはＮ相の電圧コントロール・オシレータ（ＶＣＯ）７３２、位相周波数検出器（ＰＦＤ）およびチャージ・ポンプ７３６、ループ・フィルタ７３８、およびプリスケーラ７３４を含む。ＶＣＯ７３２は、好ましくはマルチフィードバック・ループＶＣＯであり、それにおいては、ＶＣＯ７３２の各ＶＣＯセルが、好ましくは立ち上がり／立ち下がり時間が短い、大きなスイングを含んでおり、広帯域の２．４ＧＨｚ ＣＤＭＡ応用に充分な位相ノイズの低減が得られる。プリスケーラ７３４は、好ましくは多相サンプリング分数Ｎプリスケーラであり、分数Ｎ演算を実行する一方、チャンネル帯域幅の内側における分数スパーを防止する。つまり、ＰＬＬ７３０は、低位相ノイズの２．４ＧＨｚ Ｗ‐ＣＤＭＡに充分な帯域幅を、そのチャンネル帯域幅の内側に分数スパーを伴うことなく組み込む。
【００８２】
図７に示されるように、ＰＬＬ７３０は、７つの異なるチャンネル周波数用に１２相のＬＯ信号（ＬＯ［０：１１］）を生成する。Ｎ相のミキサを、好ましくは直交ダウン・コンバータとし、図７に示されるように、２つの６相シングル‐バランス・ミキサ７２０Ａ、７２０Ｂを含めるが、それにおいて一方はＩチャンネル用、他方はＱチャンネル用になる。たとえば、図７に示されるように、６相のミキサ７２０Ａは、８００ＭＨｚの６相ＬＯ信号（ＬＯ［０，２，４，６，８，１０］）をＩチャンネル用に受信し、６相のミキサ７２０Ｂは、８００ＭＨｚの６相ＬＯ信号（ＬＯ［１，３，５，７，９，１１］）をＱチャンネル用に受信する。したがって、１２相の直交ダウン・コンバータ７２０は、単相２．４ＧＨｚのＬＯ信号を受信するシングル‐バランス・ミキサの機能を提供する。この例においては、ミキサ７２０Ａ、７２０Ｂによって、ＣＭＯＳ・ＶＣＯが、搬送周波数ｆ０の周波数２ｆ０／Ｎ（たとえば１／３）において多相クロック信号を提供することが可能になる。つまり、ＶＣＯ７３２が８００ＭＨｚで動作することから、ＬＯの支配的な電力およびそれに関連する漏れが２．４ＧＨｚ（搬送波の周波数）において生じることがない。このように、受信機７００の第１の好ましい実施態様においては、ＤＣオフセットの量が、ＶＣＯ７３２の２×ｆ０／Ｎ周波数に起因して著しく低減される。
【００８３】
図７に示されるように、ミキサ７２０Ａ、７２０Ｂは、ベースバンドＲＦ信号を出力する。受信機７００のベースバンド構造は、第１のＡＧＣループ７４０Ａおよび第２のＡＧＣループ７５０Ａを含んでいる。ＡＧＣループ７４０Ａは、ｎ個のＶＧＡ段（たとえばｎ＝７）７４２ａ、７４２ｂ、．．．、７４２ｎ、ｎ個のＤＣオフセット・キャンセル・ループ７４４ａ、７４４ｂ、．．．、７４４ｎ（たとえばｎ＝７）を含むカスケード接続されたＤＣオフセット・キャンセル・ループ７４４、および第１のフィードバック・ループ７４６を含んでいる。自動利得ループ・コントロール装置に関する追加の説明は、２０００年１１月６日に出願された同時係属出願の米国特許出願番号（代理人整理番号：ＧＣＴ‐１１）号に記載されており、その記載内容をここで参照して援用する。第２のＡＧＣループ７５０Ａは、利得マージの４つの３次Ｇｍ‐Ｃ楕円フィルタ７５２、ＤＣオフセット・キャンセル・ループ７５４、および第２のフィードバック・ループ７５６を含んでいる。第１のＡＧＣループは、大きな隣接チャンネル条件が存在する場合に備えて、好ましくはチャンネル選択フィルタの手前において、所望チャンネルが最大利得を達成することを可能にする。第２のＡＧＣループは、好ましくは、大きな隣接チャンネルのブロッカに起因して失われた所望チャンネルの利得を補償する。受信機７００のＱチャンネル用の、ベースバンド構造の第１のＡＧＣループ７４０Ｂおよび第２のＡＧＣループ（フィルタを伴う）７５０Ｂは、Ｉチャンネルと類似の構成を有する。各フィードバック・ループは、ピーク検出器７４６ａ、７５６ａ、チャージ・ポンプ７４６ｂ、７５６ｂ、およびループ・フィルタ７４６ｃ、７５６ｃを含んでいる。
【００８４】
図８は、受信機７００のベースバンド構造における信号の流れを図示している。この図８を参照すると、２つの異なる状態が図示されている。第１の状態においては、ミキサ７２０から、隣接チャンネル８２０の電力が所望チャンネル８１０の電力に等しいかそれより小さい入力ＲＦ信号８０５が受け取られる。受信機７００の第１の好ましい実施態様によれば、好ましくは、所望チャンネルが主として第１のＡＧＣループ７４０から必要な利得を得る。第２の状態においては、ミキサ７２０から、隣接チャンネル８４０の電力が所望チャンネル８３０の電力より大きい（たとえば、実質的に大きい）入力ＲＦ信号８２５が受け取られる。ＲＦ信号８２５を受け取ったとき、第１のＡＧＣループ７４０は、隣接チャンネルの電力８４０が許容線形限界に到達するまで、所望チャンネル８３０の増幅を行う。第２のＡＧＣループ７５０においては、ＡＧＣループがＧｍ‐Ｃチャンネル選択フィルタ内においてマージされ、それが所望チャンネルを、許容線形限界によって制限される所望レベルに増幅する。選択的に、状態および第１および第２の（たとえばカスケード結合された）ＡＧＣループ７４０、７５０の動作をコントロールすることによって、ＲＦ信号８２５を受け取った場合であっても、所望チャンネル内のＲＦ信号が、ＲＦ信号８０５に対して有効な最大利得を受けることができる。このように、受信機７００のベースバンド構造の第１の実施態様は、デュアル変換受信機によって提供される利得を得ることになる。
【００８５】
上記に加えて、図８に示されるように、第１のＡＧＣループ内のＶＧＡループの最後のＶＧＡから出力される出力信号が、ＶＧＡ３に戻されている。しかしながら本発明には、このように限定されることが意図されていない。たとえば、この出力信号をＶＧＡ１等のＶＧＡループ内の先行する別のＶＧＡに、あるいはすべてのＶＧＡ段にループ・バックさせることもできる。
【００８６】
図９は、受信機７００の利得分布を示した概略図である。この図９を参照すると、ケースＩに、隣接チャンネル・ブロッカの振幅が帯域内信号に等しい（たとえば、それ以下の）状態が示されている。図９に示されるように、受け取った帯域内信号９１０は、最大検出可能信号（ＭＤＳ）に等しい値を有している。同様に、隣接チャンネル・ブロッカ９２０は、ＭＤＳに等しい初期値を有している。図９のケースＩに示されているように、帯域内信号９１０および帯域外信号９２０は、ともにＲＦ段９３０による利得ＧＲＦｄＢ（デシベル）を受け取る。好ましい実施態様においては、ＲＦ段９３０がＬＮＡ７１０およびＮ相ミキサ７２０を含んでいる。つまり、図９のケースＩにおけるポイントＢに示されるように、帯域内信号９１０および帯域外信号９２０は、ミキサ７２０の出力端子においては（ＭＤＳ＋ＧＲＦ）ｄＢを有する信号になる。なおＧＲＦは、ＲＦセクション９３０によって提供されるＲＦ利得として定義される。
【００８７】
ＡＧＣ ９４０は、第１段ＡＧＣであり、帯域内信号９１０および帯域外信号９２０をともに、特定の線形限界９３２まで増幅する。ケースＩにおいては、隣接チャンネル・ブロッカ（たとえば帯域外信号９２０）によって帯域内信号９１０が充分な増幅を受けることが妨げられない。つまり、帯域内信号９１０および帯域外信号９２０がともに、第１のＡＧＣループ段９４０の出力端子において（ＭＤＳ＋ＧＲＦ＋ＧＡＧＣ）ｄＢｍまで増幅される。ただし、ＧＡＧＣは、第１のＡＧＣループ９４０によるＡＧＣ利得である。したがって、図９に示されるケースＩの場合、第２のＡＧＣループ９５０においては、すでに充分な増幅が行われて受信機７００の専用信号レベルに一致していることから、好ましくは帯域内信号の増幅が行われない。好ましくは、第１のＡＧＣループ段９４０がこの増幅を達成する。しかしながら、第２のＡＧＣループ９５０においては、隣接チャンネル・ブロッカ９２０が部分的にフィルタリングされ、振幅が縮小される。図９に示されているように、第２のＡＧＣループ９５０においては、隣接チャンネル・ブロッカ９２０が、好ましくはフィルタ段のフィルタ除去比（たとえば、４×ＲＦ）によって抑圧され、かつ第２のＡＧＣループ９５０により利得ＧＦが０にセットされていることから、それには増幅を伴わない。このＧＦは、第２のＡＧＣループ９５０の３次の楕円フィルタのマージ利得であり、ＲＦは、３次の楕円フィルタの除去比である。まとめると、図９に示したケースＩにおいては、好ましくは第１のＡＧＣループに含まれるＶＧＡの利得が、必要なダイナミックレンジを充分にカバーし、ＧＡＧＣ＝ＤＡＬＬとなる。単一チップＣＭＯＳ・ＲＦ受信機の場合は、ＤＡＬＬが帯域内信号を転送するための必要ダイナミックレンジになる。このように、図９のケースＩにおいては、ＧＡＧＣとＤＡＬＬが等しい。
【００８８】
図９のケースＩＩを参照すると、隣接チャンネル・ブロッカ９８０の振幅が、帯域内信号９７０より、必要な隣接チャンネル・ブロック比のＢ ｄＢだけ大きい。図９のケースＩＩに示されるように、帯域内信号９７０のＭＳＤ ｄＢｍおよび帯域外信号９８０の（ＭＳＤ＋Ｂ）ｄＢｍが、ＲＦ段９３０に印加される。したがって、ＲＦ段９３０の出力端子（たとえばミキサ出力）においては、帯域内信号９７０が（ＭＳＤ＋ＧＲＦ）ｄＢｍの利得を、帯域外信号９８０が（ＭＳＤ＋Ｂ＋ＧＲＦ）ｄＢｍの利得をそれぞれ有する。ケースＩＩにおいては、ＡＧＣループ９４０のＶＧＡが、好ましくは隣接チャンネル・ブロッカ９８０が線形限界９３２に達するまで、信号９７０および９８０をともに増幅する。この結果、ＡＧＣループ９４０の出力（たとえば、ＶＧＡ出力端子）において、帯域内信号９７０が（ＭＳＤ＋ＧＲＦ＋ＧＡＧＣ）ｄＢｍの利得を、帯域外信号９８０が（ＭＳＤ＋ＧＲＦ＋ＧＡＧＣ＋Ｂ）ｄＢｍの利得をそれぞれ有する。図９のケースＩと比較すると、ＶＧＡ利得ＶＡＧＣ（ケースＩＩ）がＶＧＡ利得ＶＡＧＣ（ケースＩ）よりＢ ｄＢだけ小さい。図９のケースＩＩにおけるＡＧＣループ９５０の場合は、利得マージ・フィルタ９５４が、好ましくは帯域内信号９７０を（４×ＧＦ）だけ増幅するものとし、好ましくはそれが必要な隣接チャンネル・ブロック比のＢ ｄＢに等しいものとする。帯域外信号９８０は、（４×ＧＦ）により増幅され、かつ同時に第２のＡＧＣループ９５０内の利得マージ・フィルタによって（４×ＲＦ）によりリジェクトされ、その結果、（４×（ＲＦ−ＧＦ））の合計または正味のリジェクションがもたらされる。つまり、図９に示した受信機のベースバンド構造の第２の好ましい実施態様においては、必要なダイナミックレンジが第１のＡＧＣループ９４０（ＶＧＡ）および第２のＡＧＣループ９５０（利得マージ・フィルタ）によって共有されて、必要なダイナミックレンジＤＡＬＬ＝ＧＡＧＣ＋４×ＧＦ＝ＧＡＧＣ＋Ｂが提供される。
【００８９】
図９に示したベースバンド構造の第２の好ましい実施態様においては、第１のＡＧＣループに第２のＡＧＣループ９５０が続いているが、本発明は、そのような限定を意図していない。すなわち、第２のＡＧＣループ９５０を第１のＡＧＣループ９４０の手前の、ＲＦセクション９３０のミキサの後に続けることもできる。その場合、帯域内ＲＦ信号が、好ましくはまず、Ｇｍ‐Ｃフィルタによって処理され、好ましくはＶＧＡ増幅器を使用する第１のＡＧＣループ９４０からの利得に先行して隣接チャンネルがブロックされる。
【００９０】
前述したように、ＣＭＯＳ受信機アーキテクチャの実施態様およびそれを使用する方法は、各種の利点を有する。好ましい実施態様においては、スーパーヘテロダイン受信機に匹敵するＳＮＲを有するダイレクト変換受信機が提供される。さらに、本発明に係るベースバンド構造の好ましい実施態様およびそれを使用する方法においては、隣接チャンネルの電力レベルと無関係に、充分なＳＮＲが入力信号に提供される。
【００９１】
図１０は、本発明に係るＣＭＯＳ・ＬＮＡの第１の好ましい実施態様を示したブロック図であり、好ましくはそれが、より良好な線形性ならびにコントロール性を提供し、かつインダクタなしに構成される。ＣＭＯＳ・ＬＮＡ１３００は、好ましくはＲＦ信号入力ＩＮを受け取るために結合される入力端子１３１０、入力端子１３１０に結合される第１の増幅段１３２０、第１の増幅段１３２０の出力ノード１３２６に結合される第２の増幅段１３４０、および好ましくはＲＦ出力信号ＯＵＴを送出する出力端子１３６０を含んでいる。さらにＣＭＯＳ・ＬＮＡ１３００は、第１および第２の利得段１３２０および１３４０に結合される利得コントローラ１３５０を含む。
【００９２】
ＣＭＯＳ・ＬＮＡの第１の好ましい実施態様は、２つの増幅段からなり、ＣＭＯＳ・ＲＦ通信システムにおいて使用するために適合されるＣＭＯＳ・ＬＮＡ１３００に必要な利得を達成することができる。第１および第２の増幅段１３２０および１３４０のそれぞれは、好ましくは同一の構成を有する。ただ、本発明はこれに限定されるものでない。第１の増幅段１３２０は、図１０に示されるように、出力ノード１３２６と第１の増幅段１３２０の第１の増幅回路１３２４の間に結合されるフィードバック・ループ１３２２を含んでいる。フィードバック・ループ１３２２は、好ましくは第１の増幅段１３２０の出力ノード１３２６のＤＣバイアス・ポイントを設定する。
【００９３】
第１の増幅段１３２０は、好ましくは対称ＣＭＯＳ回路網を含み、ＣＭＯＳ・ＬＮＡ１３００のダイナミックレンジ、特に大きなＲＦ信号入力ＩＮの下におけるそれを増加させる。さらに、ＣＭＯＳ・ＬＮＡ１３００の利得は、利得コントローラ１３５０の使用によってコントロールすることができる。好ましくは利得コントローラ１３５０が電流ソースＩを含む。利得コントローラ１３５０の電流ソースＩによって提供される電流レベルは、好ましくは第１および第２の増幅段１３２０、１３４０にコピーされる。たとえば、電流ミラー等を使用して電流レベルをコピーすることができる。
【００９４】
図１１に、図１０のＣＭＯＳ・ＬＮＡ１３００の、第１の好ましい実施態様をより詳細に示す。ＣＭＯＳ・ＬＮＡ１３００は、スターブド・インバータ・タイプのＬＮＡとすることができる。図１１に示されるように、第１の増幅回路１３２４は、電源電圧ＶＤＤとグラウンド電圧の間に直列に結合される４つのトランジスタ１４００Ｐ１、１４００Ｐ２、１４００Ｎ２、および１４００Ｎ１を含んでいる。入力端子１３１０は、トランジスタ１４００Ｐ２および１４００Ｎ２のゲート電極に結合されており、これらのトランジスタは共通ドレイン結合されて第１の増幅段１３２０の出力端子１３２６を形成している。さらにキャパシタ１４００Ｃ２が、グラウンド電圧と、トランジスタ１４００Ｐ１と１４００Ｐ２を結合するジャンクションの間に結合されており、キャパシタ１４００Ｃ１が、グラウンド電圧と、トランジスタ１４００Ｎ２とトランジスタ１４００Ｎ１を結合するジャンクションの間に結合されている。
【００９５】
第２の増幅段１３４０は、電源電圧ＶＤＤとグラウンド電圧の間に直列に結合される４つのトランジスタ１４００Ｐ３、１４００Ｐ４、１４００Ｎ４、および１４００Ｎ３を含んでいる。トランジスタ１４００Ｐ４および１４００Ｎ４のゲート電極は、第１の増幅段１３２０の出力ノード１３２６に結合されており、かつこれらのトランジスタはドレインがコモン結合されて第２の増幅段１３４０の出力ノードを形成している。図１４に示されるように、第２の増幅段１３４０の出力ノードは、出力端子１３６０でもある。さらにキャパシタ１４００Ｃ４および１４００Ｃ３が、それぞれグラウンド電圧と、トランジスタ１４００Ｐ３と１４００Ｐ４を結合するジャンクション、およびトランジスタ１４００Ｎ４と１４００Ｎ３を結合するジャンクションの間に結合されている。
【００９６】
第１の増幅段１３２０のフィードバック・ループ１３２２は、抵抗１４００Ｒ２、キャパシタ１４００Ｃ６、演算増幅器ＯＰＡＭＰ１、およびトランジスタ１４００Ｎ１を含んでいる。抵抗１４００Ｒ２は、第１の増幅回路１３２４の出力ノード１３２６と演算増幅器ＯＰＡＭＰ１の非反転入力の間に結合されている。キャパシタ１４００Ｃ６は、グラウンド電圧と演算増幅器ＯＰＡＭＰ１の非反転入力の間に結合されている。演算増幅器ＯＰＡＭＰ１の出力は、トランジスタ１４００Ｎ１のゲート電極に結合され、演算増幅器ＯＰＡＭＰ１の反転入力は、電圧ノード１に結合されている。
【００９７】
図１１に示されるように、抵抗１４００Ｒ１およびキャパシタ１４００Ｃ８が入力端子１３１０とグラウンドの間に結合されている。抵抗１４００Ｒ１とキャパシタ１４００Ｃ８の間のジャンクションには、電圧ノード１が結合される。抵抗１４００Ｒ２、キャパシタ１４００Ｃ６、演算増幅器ＯＰＡＭＰ１、およびトランジスタ１４００Ｎ１を含むフィードバック・ループ１３２２は、第１の増幅段１３２０の出力ノード１３２６および第２の増幅段１３４０の入力のＤＣバイアス・ポイントを設定し、好ましくはそれが、電圧ノード１に対する結合のために０．５ＶＤＤに調整される。
【００９８】
類似の手法で、第２の増幅段１３４０のフィードバック・ループは、抵抗１４００Ｒ３、キャパシタ１４００Ｃ７、演算増幅器ＯＰＡＭＰ２、およびゲート電極において演算増幅器ＯＰＡＭＰ２の出力を受け取るトランジスタ１４００Ｎ３を含む。フィードバック・ループ１３２２と同様に、抵抗１４００Ｒ３が、第２の増幅段１３４０の出力ノードと演算増幅器ＯＰＡＭＰ２の非反転入力の間に結合される。キャパシタ１４００Ｃ７は、グラウンド電圧と演算増幅器ＯＰＡＭＰ２の非反転入力の間に結合されている。演算増幅器ＯＰＡＭＰ２の反転入力は、電圧ノード１に結合される。
【００９９】
好ましくは、トランジスタ１４００Ｐ１〜１４００Ｐ４をＰＭＯＳタイプのトランジスタとし、トランジスタ１４００Ｎ１〜１４００Ｎ４をＮＭＯＳタイプのトランジスタとする。ここで認識されようが、好ましい実施態様がこの種のトランジスタ・タイプに拘束されることはない。
【０１００】
利得コントローラ１３５０は、トランジスタ１４００Ｐ５および電流ソース１４００Ｉｓを含み、電源電圧ＶＤＤとグラウンド電圧の間に直列に結合されている。さらにトランジスタ１４００Ｐ５のゲート電極は、ドレイン電極と共通結合され、電流ソース１４００Ｉｓに接続されている。それに加えて、トランジスタＰ５のゲート電極は、トランジスタ１４００Ｐ１のゲート電極、トランジスタ１４００Ｐ３のゲート電極、およびキャパシタ１４００Ｃ５と共通結合されており、さらにキャパシタは、グラウンド電圧にも結合される。
【０１０１】
第１および第２の増幅段１３２０、１３４０の０．５ＶＤＤバイアス、および対称ＰＭＯＳおよびＮＭＯＳ回路網によって、対称動作ポイントが可能になり、その結果、ＰＭＯＳおよびＮＭＯＳ回路網は、増加したヘッド‐ルームあるいは最大のヘッド‐ルーム、および増加したダイナミックレンジあるいは最大のダイナミックレンジを、特に入力端子１３１０において大きなＲＦ信号入力を受け取る場合に持つことになる。また０．５ＶＤＤバイアスによって、大きなＲＦ入力信号を受け取った場合においてもトランジスタ１４００Ｎ２、１４００Ｐ２、１４００Ｎ４、および１４００Ｐ４が飽和領域において動作することが可能になる。
【０１０２】
結果として得られる第１の増幅段の利得（ＧＡＩＮ１ｓｔ）は、トランジスタ１４００Ｐ２およびトランジスタ１４００Ｎ２のトランスコンダクタンス（たとえば、ｇｍ４００Ｐ２＋ｇｍ４００Ｎ２）およびトランジスタ１４００Ｐ２およびトランジスタ１４００Ｎ２の並列コンビネーションの結果として得られる出力インピーダンス（たとえば、ｒｏ４００Ｐ２｜｜ｒｏ４００Ｎ２）から決定することが可能であり、ＧＡＩＮ１ｓｔ＝（ｇｍ４００Ｐ２＋ｇｍ４００Ｎ２）×（ｒｏ４００Ｐ２｜｜ｇｍ４００Ｎ２）となる。類似の態様で、第２の増幅段の利得（ＧＡＩＮ２ｎｄ）は、ＧＡＩＮ２ｎｄ＝（ｇｍ４００Ｐ４＋ｇｍ４００Ｎ４）×（ｒｏ４００Ｐ４｜｜ｇｍ４００Ｎ４）となる。ＣＭＯＳ・ＬＮＡ１３００の第１の好ましい実施態様が対称構造を有していない場合、フルダウンおよびフルアップ条件が、異なるヘッドルームならびに異なる特性を持つことになり、それによってフルダウンならびにフルアップ条件に依存する信号分布がもたらされ、この種のＣＭＯＳ・ＬＮＡの線形性が低下することになる。
【０１０３】
上記に加えて、ＣＭＯＳ・ＬＮＡ１３００の第１の好ましい実施態様の利得は、電流ソース１４０ＯＩｓの値を変化させることによってもコントロールすることができる。電流ソース１４０ＯＩｓからの電流レベルは、好ましくはトランジスタ１４００Ｐ５、１４００Ｐ３、および１４００Ｐ１からなる電流ミラーを介して、第１および第２の増幅段１３２０、１３４０のそれぞれにコピーすることができる。電流ソース１４０ＯＩｓの値を増加させることによって、トランジスタ１４００Ｐ２、１４００Ｎ２、１４００Ｐ４、および１４００Ｎ４のトランスコンダクタンスが増加し、その結果として利得の増加が得られる。好ましくはキャパシタ１４００Ｃ６および１４００Ｃ７を使用して第１の増幅段１３２０および第２の増幅段１３４０それぞれの、２つのフィードバック・ループを安定させる。キャパシタ１４００Ｃ１〜１４００Ｃ５および１４００Ｃ８は、好ましくはＡＣグラウンドを構成するために使用される。
【０１０４】
前述したように、ＣＭＯＳ・ＬＮＡおよびそれを使用する方法の好ましい実施態様は、選択した周波数だけでなく、広い周波数レンジにわたって所望する利得を提供する。さらに、より高い利得が必要とされるときには、ＣＭＯＳ・ＬＮＡの段数を増加することができる。それに加えて、本発明に従って利得コントローラの代替実施態様を使用することもできる。たとえば、各段に負荷キャパシタンスを配置しそれをコントロールすることによって利得をコントロールすることができる。負荷キャパシタンスに関するその種の回路は、パス‐トランジスタおよびキャパシタの直列接続によってインプリメントすることが可能であり、パス‐トランジスタのゲート電極の電圧のコントロールによって、有効負荷キャパシタンスをコントロールすることができる。
【０１０５】
前述したように、本発明に係るＣＭＯＳ・ＬＮＡの好ましい実施態様およびそれを使用するための方法は、各種の利点を有する。本発明に係る好ましい実施態様は、インダクタを使用しないＣＭＯＳ・ＬＮＡを提供する。ＬＮＡの好ましい実施態様は、単純化された製造プロセスを使用することができる。さらに、このＣＭＯＳ・ＬＮＡの好ましい実施態様は、対称増幅段を有し、それによって所望の利得を達成しつつ、対称なプル‐アップおよびプル‐ダウンの動作が可能になる。それに加えて、好ましい実施態様は、線形パフォーマンスの向上を提供する。
【０１０６】
図１２Ａは、本発明の第１の好ましい実施態様に係るＶＣＯミキサ構造を示したブロック図である。この構造を、ＲＦ通信システムに使用することができる。この構造は、多相電圧コントロール・オシレータＶＣＯ２１００および多相ミキサ２２００を含む。多相ミキサ２２００は、差動増幅回路２２００Ａおよび結合回路２２００Ｂを含んでいる。
【０１０７】
基準周波数ｆＲＥＦ＝ｆ０を有する基準クロック信号が使用される場合、多相ＶＣＯ２１００が、複数の周波数２×ｆ０Ｎを有するＮ相のクロック信号ＬＯ（ｉ＝０〜Ｎ−１）を生成するが、それにおいてＮ＝ＮＤ×２であり、ＮＤは多相ＶＣＯ２１００内の遅延セルの数に等しい。言い換えるとＶＣＯ２１００は、周波数ｆ０を２×ｆ０Ｎまで低減する。周波数２×ｆ０／Ｎは、多相ＶＣＯの位相ノイズを下げ、周波数レンジを増加させる。
【０１０８】
周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（０）、ＬＯ（１）、．．．、ＬＯ（Ｎ−１）は、多相ミキサ２２００の結合回路２２００Ｂに入力され、この入力信号、たとえばＲＦ信号ＲＦ＋およびＲＦ−は、差動増幅回路２２００Ａに入力される。差動増幅回路２２００Ｂは、無線周波数信号ＲＦ＋およびＲＦ−の差動増幅を行う。結合回路２２００Ｂは、バイアス電圧ＶＢｉａｓに応じて、かつ好ましくはＮ相中間クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を合成してオリジナルの周波数ｆ０を有するクロック信号ＬＯＴ＋ならびにＬＯＴ−を生成する。その後ミキサ２２００が、ＬＯＴ＋ならびにＬＯＴ−と、ＲＦ信号ＲＦ＋ならびにＲＦ−の乗算を行う。
【０１０９】
図１２Ｂは、第１の好ましい実施態様に係るＶＣＯミキサ構造２１００、２２００の回路図を示している。多相ＶＣＯ２１００は、直列に結合されたＮＤ個の遅延セル２１００１〜２１００ＮＤを含む。このような構成を基礎として、多相ＶＣＯは、周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を生成する。周波数コントロール信号を生成するＶＣＯ２１００のためのコントロール回路は、位相周波数検出器２０５４、チャージ・ポンプ２０５６、およびループ・フィルタ２０５８を含み、遅延セル２１００１〜２１００ＮＤのそれぞれに対して周波数コントロール信号を出力する。位相周波数検出器２０５４は、基準クロック分周回路２０５２から基準クロック信号ｆｒｅｆを、およびＶＣＯクロック分周回路２０５３からＶＣＯクロック信号ｆＶＣＯをそれぞれ受け取る。クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）の周波数２×ｆ０／Ｎは、Ｍ’／Ｋ’（ｆｒｅｆ）＝２×ｆ０／Ｎによって表される。つまり周波数ｆ０は、基準クロック信号ｆｒｅｆおよび分周回路２０５２ならびに２０５３に基づいている。言い換えるとｆＶＣＯは、分周回路２０５２ならびに２０５３のＭ’／Ｋ’のセッティングによって２×ｆ０／Ｎとすることができる。
【０１１０】
多相ミキサ２２００の差動増幅回路２２００Ａは、２つの差動増幅器２２００Ａ１および２２００Ａ２にそれぞれ結合された２つの負荷抵抗Ｒ１’およびＲ２’を含む。差動増幅器２２００Ａ１は、２つのＮＭＯＳトランジスタ２２１０および２２１２を含んでおり、差動増幅器２２００Ａ２は、２つのＮＭＯＳトランジスタ２２１４および２２１６を含んでいる。ＮＭＯＳトランジスタ２２１０および２２１６のドレインは、それぞれ負荷抵抗Ｒ１’およびＲ２’に結合されており、ＮＭＯＳトランジスタ２２１０および２２１６のゲートは、ＲＦ信号ＲＦ＋を受け取るべく結合されている。さらに、ＮＭＯＳトランジスタ２２１２および２２１４のドレインは、それぞれ負荷抵抗Ｒ２’およびＲ１’に結合されており、それらのゲートは、ＲＦ信号ＲＦ−を受け取るべく結合されている。ＮＭＯＳトランジスタ２２１０ならびに２２１２のソース、およびＮＭＯＳトランジスタ２２１４ならびに２２１６のソースはそれぞれ互いに結合されており、かつ多相ミキサの結合回路２２００Ｂに結合されている。
【０１１１】
差動増幅器２２００Ａ１および２２００Ａ２は、それぞれＲＦ信号ＲＦ＋およびＲＦ−を差動的に増幅し、その結果、より正確な出力信号ＯＵＴ−およびＯＵＴ＋を得ることができる。さらにこの差動増幅は、ＲＦ信号ＲＦ＋およびＲＦ−にノイズが加えられている場合には、それを取り除く。図１２Ｂに示されるように、ミキサ２２００は、多相ダブル‐バランス・ミキサである。この好ましい実施態様においては、２つの差動増幅器２２００Ａ１および２２００Ａ２が含められているが、代替実施態様においては、単一の差動増幅器を使用して本発明を達成することもできる。
【０１１２】
結合回路２２００Ｂは、バイアスＮＭＯＳトランジスタ２２３２および２２３４、それぞれバイアスＮＭＯＳトランジスタ２２３２および２２３４に結合される第１の結合ユニット２２００Ｂ１および第２の結合ユニット２２００Ｂ２、および第１および第２の結合ユニット２２００Ｂ１および２２００Ｂ２に結合される電流ソースＩＳ１を含んでいる。第１の結合ユニット２２００Ｂ１は、複数のトランジスタ・ユニット２２２００、２２２０２、．．．、２２２０Ｎ−２を含み、第２の結合ユニットは、第２の複数のトランジスタ・ユニット２２２０１、２２２０３、．．．、２２２０Ｎ−１を含む。
【０１１３】
好ましくは、複数のトランジスタ・ユニットのそれぞれが、直列接続された複数のトランジスタを含み、それにおいて直列接続されたトランジスタは、複数のトランジスタ・ユニットの、直列接続されたトランジスタと並列に結合される。好ましくは各トランジスタ・ユニットは、２つの直列接続されたトランジスタを含む。つまり、好ましい実施態様においては、それぞれの結合ユニット２２００Ａまたは２２００Ｂ内に合計してＮ／２個のトランジスタ・ユニットがあり、全体のＮＭＯＳトランジスタの数は、２×Ｎ個となる。
【０１１４】
バイアスＮＭＯＳトランジスタ２２３２および２２３４のゲートは、バイアス電圧ＶＢｉａｓを受け取るための結合がなされており、第１および第２の複数のトランジスタ・ユニットのゲートは、対応する、周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（ｉ）および／ＬＯ（ｉ）を受け取るための結合がなされているが、これにおいて／ＬＯ（ｉ）＝ＬＯ（Ｎ／２＋ｉ）であり、ｉ＝０、１、．．．、Ｎ／２−１である。この好ましい実施態様においては、バイアスＮＭＯＳトランジスタ２２３２および２２３４がエラー防止のために含められているが、代替実施態様においてはこれらのトランジスタを省略することもできる。さらに、結合回路２２００Ｂの、２Ｎ個のＮＭＯＳトランジスタの連続的なオン‐オフ・オペレーションは、ナンド（ＮＡＮＤ）ロジック回路に等しく、代替実施態様においては別の等価ロジック回路ならびに構造に置き換えることも可能である。
【０１１５】
全体的な図１２Ｂの構造は、単一チップ上、すなわちＣＭＯＳテクノロジを使用するシングル半導体基板上における多相ＶＣＯ２１００および多相ミキサ２２００の集積化を可能にする。この種の構造ならびにレイアウトは、寄生キャパシタンスによって生じるノイズを含めてノイズを低減する。前述したように、差動増幅回路２２００Ａ内のＲＦ信号ＲＦ＋およびＲＦ−を使用する差動増幅器は、ノイズを低減する。
【０１１６】
基準周波数ｆ０を周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（ｉ）に下げていることからもノイズが低減されている。ＣＭＯＳテクノロジ用の半導体基板等の同一基板上に複数のトランジスタが形成されるとき、複数のＰ‐Ｎ接合が基板内に形成される。寄生キャパシタンスの多くは、Ｐ‐Ｎ接合に見られる。トランジスタのゲートに印加される信号の周波数が非常に高い場合には、低減された周波数２×ｆ０／Ｎに比較すると、より高い周波数のｆ０の方が、より多くのノイズを生じさせる。
【０１１７】
さらに、差動増幅回路２２００Ａならびに結合回路２２００Ｂの動作が、それぞれ第１の結合ユニット２２００Ｂ１および第２の結合ユニット２２００Ｂ２から、周波数２×ｆ０／Ｎを有するＮ相中間クロック信号ＬＯ（ｉ）を結合することによって提供される周波数ｆ０を有する出力クロック信号ＬＯＴ＋およびＬＯＴ−に依存する。バイアス電圧ＶＢｉａｓが印加されると、ＮＭＯＳトランジスタ２２３２および２２３４が、出力クロック信号ＬＯＴ＋およびＬＯＴ−に応じてオンまたはオフになる。ＮＭＯＳトランジスタ２２１０、２２１２、２２１４、および２２１６は、ゲート電極に印加されるＲＦ信号ＲＦ＋ならびにＲＦ−によってオンになるが、出力信号ＯＵＴ＋ならびにＯＵＴ−を生成するための、ＲＦ信号ＲＦ＋ならびにＲＦ−および出力クロック信号ＬＯＴ＋ならびにＬＯＴ−の増幅は、クロック信号ＬＯＴ＋およびＬＯＴ−によってバイアスＮＭＯＳトランジスタ２２３２および２２３４がオフになっているときに行われる。
【０１１８】
図１３は、ＮＤ＝３かつＮ＝６とした多相ＶＣＯおよび多相ミキサの第２の好ましい実施態様を示しており、図１４Ａ〜１４Ｈは、図１３の好ましい実施態様の動作タイミング図を示している。これに示されるように、ＶＣＯ２１１０は、３つの遅延セル２１１０１〜２１１０３を含み、６相の中間クロック信号ＬＯ（０）〜ＬＯ（５）を生成する。例示の回路は、それぞれの遅延セル２１１０１〜２１１０３ごとに、図示（つまり遅延セル２１１０１）のように５つのトランジスタを含む。ここでは例示のみを目的として示すが、入力信号が周波数ｆ０＝１．５ＧＨｚを有する場合、６相の中間クロック信号ＬＯ（０）〜ＬＯ（５）は、０．５ＧＨｚの周波数を有することになる。
【０１１９】
６相のミキサ２２５０は、差動増幅回路２２５０Ａおよび結合回路２２５０Ｂを含んでいる。差動増幅回路２２５０Ａは、ＮＭＯＳトランジスタ２２６０および２２６２を有する第１の差動増幅器２２５０Ａ１、およびＮＭＯＳトランジスタ２２６４および２２６６を有する第２の差動増幅器２２５０Ａ２を含み、これらには、負荷抵抗Ｒ３およびＲ４がそれぞれ結合されている。結合回路２２５０Ｂは、第１の結合ユニット２２５０Ｂ１および２２５０Ｂ２を含み、これらは電流ソースＩＳ２に共通結合されている。第１および第２の結合ユニット２２５０Ｂ１および２２５０Ｂ２は、第１および第２の差動増幅器２２５０Ａ１および２２５０Ａ２と、バイアスＮＭＯＳトランジスタ２２８２および２２８４を介してそれぞれ結合されており、これらのトランジスタは、ＶＢｉａｓによってバイアスされている。第１および第２の結合ユニット２２５０Ｂ１および２２５０Ｂ２は、漸増的に６つのトランジスタ・ユニット２２７００〜２２７０５を含み、合計で１２のトランジスタを伴う。
【０１２０】
図１４Ａ〜１４Ｆに示されているように、６相のＶＣＯ２１１０は、低減された周波数ｆ０／３を有する６相の中間クロック信号ＬＯ（１）〜ＬＯ（５）を生成する。６相のミキサ２２５０は、６相の中間クロック信号ＬＯ（１）〜ＬＯ（５）およびＲＦ信号ＲＦ＋およびＲＦ−を受け取る。各中間クロック信号ＬＯ（１）〜ＬＯ（５）および／ＬＯ（０）〜／ＬＯ（２）、すなわち／ＬＯ（０）＝ＬＯ（３）、／ＬＯ（１）＝ＬＯ（４）かつ／ＬＯ（２）＝ＬＯ（５）が第１および第２の結合ユニット２２５０Ｂ１および２２５０Ｂ２の対応するトランジスタに印加される。第１および第２の結合ユニット２２５０Ｂ１および２２５０Ｂ２は、周波数ｆ０／３を有する６相の中間クロック信号ＬＯ（０）、ＬＯ（１）、．．．、ＬＯ（４）、ＬＯ（５）を結合し、周波数ｆ０を有する出力クロック信号ＬＯＴ＋およびＬＯＴ−を生成する。
【０１２１】
図１４Ａ〜１４Ｈに示されるように、ＬＯ（０）がハイであり、ＬＯ（１）がローのとき（ＬＯ（４）がハイのとき）は、２つの出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれローおよびハイになる。ＬＯ（１）がハイであり、ＬＯ（２）がローのとき（ＬＯ（５）がハイのとき）は、出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれハイおよびローになる。ＬＯ（２）がハイであり、ＬＯ（３）がローのとき（ＬＯ（０）がハイのとき）は、出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれローおよびハイになる。ＬＯ（３）がハイであり、ＬＯ（４）がローのとき（ＬＯ（１）がハイのとき）は、出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれハイおよびローになる。ＬＯ（４）がハイであり、ＬＯ（５）がローのとき（ＬＯ（２）がハイのとき）は、ミキサ２５０３の出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれローおよびハイになる。ＬＯ（５）がハイであり、ＬＯ（０）がローのとき（ＬＯ（３）がハイのとき）は、出力信号ＬＯＴ＋およびＬＯＴ−が、それぞれローおよびハイになる。
【０１２２】
結合回路内のＮＭＯＳトランジスタの各ペアは、順序に従ってオンになり、それによって図１４Ｇおよび１４Ｈに示されるように、出力信号ＬＯＴ＋およびＬＯＴ−が生成される。
【０１２３】
図１５は、第３の好ましい実施態様の本発明に係る多相シングル‐バランス・ミキサを示している。この第３の好ましい実施態様の多相ミキサ２５００は、シングル‐バランス・タイプのミキサである。多相ミキサ２５００は、好ましくはＮ相の、２×ｆ０／Ｎ ＭＨｚのＬＯクロック（ＬＯ（０：Ｎ−１））およびＲＦ信号を受け取り、単相のｆ０ ＭＨｚのＬＯクロックおよびＲＦ信号を受け取るシングル‐バランス・ミキサに等しい乗算を行う。
【０１２４】
多相シングル‐バランス・ミキサ２５００は、好ましくは４つの機能ブロック、すなわち負荷ブロック２５１０、スイッチ・アレイ・ブロック２５２０、ノイズ除去ブロック２５３０、および入力ブロック２５４０を含む。図１５に示されているように、負荷ブロック２５１０は、好ましくは２つのＰＭＯＳトランジスタ２５１１、２５１２、および２つの負荷抵抗２５１３、２５１４を含む。２つのＰＭＯＳトランジスタ２５１１、２５１２は、ソース電極がソース電圧ＶＤＤに結合されており、ゲート電極が互いに共通結合されている。負荷抵抗２５１３、２５１４は、それぞれＰＭＯＳトランジスタ２５１１、２５１２のゲート電極とドレイン電極の間に結合されている。
【０１２５】
ＰＭＯＳトランジスタ２５１１、２５１２は、好ましくは飽和領域において動作してハイ‐インピーダンスを提供し、抵抗２５１３、２５１４は、負荷抵抗として作用する。抵抗２５１３およびＰＭＯＳトランジスタ２５１１の出力インピーダンスの並列の組み合わせは、抵抗２５１３に比べてトランジスタ２５１１の出力インピーダンスが大きいことから、抵抗２５１３だけが存在する場合に近い動作をもたらす。同様に、抵抗２５１４およびトランジスタ２５１２の出力インピーダンスの並列の組み合わせは、抵抗２５１６だけが存在する場合に近い動作をもたらす。トランジスタ２５１１および２５１２のドレイン電極は、多相クロックの乗算を実行するスイッチ・アレイ・ブロック２５２０の第１および第２のスイッチ・ネットワーク２５２０Ａおよび２５２０Ｂにそれぞれ結合されている。第１のスイッチ・ネットワーク２５２０Ａは、複数のトランジスタ・ユニット２５２２０、２５２２２、．．．、２５２２Ｎ−２を含んでおり、第２のスイッチ・ネットワーク２５２０Ｂは、第２の複数のトランジスタ・ユニット２５２２１、２５２２３、．．．、２５２２Ｎ−１を含んでいる。
【０１２６】
好ましくはＮ相シングル‐バランス・ミキサ２５００は、Ｎ相クロック信号ＬＯ［０：Ｎ−１］およびＲＦ信号を受け取る。６相ミキサの場合であれば、ＬＯ信号は、ＬＯ［０：５］となる。図１４Ｇ〜１４Ｈに示されるように、スイッチ・アレイ・ブロック２５２０は、周波数が２×ｆ０／ＮのＮ相のＬＯ信号を使用することによって、周波数がＦ０の単相信号の印加に等しい効果を結果的にもたらすメカニズムを提供する。第３の好ましい実施態様に係るＮ相シングル‐バランス・ミキサ２５００は、Ｎ相のＬＯ信号によってコントロールされるＮ個のスイッチを含む。第１のスイッチ・ネットワーク２５２０Ａ内のＮ／２個のスイッチの１つ２５２２ｉおよび第２のスイッチ・ネットワーク２５２０Ｂ内のＮ／２個のスイッチの１つ２５２２ｊは、図１４Ａ〜１４Ｆに示されるように、それぞれの位相間隔ごとに交番してオンになる。その結果、図１４Ｇ〜１４Ｈに示されるような仮想波形ＬＯＴ＋およびＬＯＴ−が、多相オペレーションによって、出力端子ＩＯＵＴ−およびＩＯＵＴ＋においてそれぞれ得られる。
【０１２７】
好ましくは、スイッチ２５２２０〜２５２２Ｎ−１のそれぞれが、少なくとも第１および第２の複数の直列結合されたトランジスタを含む。すなわち、図１５に示されるように、スイッチ２５２２０〜２５２２Ｎのそれぞれは、トランジスタ２５２４Ｃと直列に結合されたトランジスタ２５２４Ａ、およびトランジスタ２５２４Ｄと直列に結合されたトランジスタ２５２４Ｂを含む。また、トランジスタ２５２４Ａおよび２５２４Ｄのゲート電極が共通結合されて多相クロック信号ＬＯ（たとえばＬＯ（０））を受け取り、トランジスタ２５２４Ｂおよび２５２４Ｃのゲート電極が共通結合されて対応する多相クロック信号ＬＯ（たとえばＬＯ（１）Ｂ）を受け取る。さらにトランジスタ２５２４Ａおよび２５２４Ｂのソース電極が出力端子ＩＯＵＴ−において負荷ブロック２５１０に結合されており、トランジスタ２５２４Ｃおよび２５２４Ｄのソース電極がノード２５２６に結合されている。
【０１２８】
好ましくは、スイッチ２５２２０〜２５２２Ｎ−１それぞれが、４つのＮＭＯＳトランジスタを含む。つまり、第３の好ましい実施態様においては、第１および第２のスイッチ・ネットワーク２５２０Ａおよび２５２０Ｂのそれぞれに、Ｎ／２個のスイッチが含まれ、ＮＭＯＳトランジスタの合計の数は４×Ｎになる。それに加えて、スイッチ２５２２０〜２５２２Ｎ−１のそれぞれが、対称ＮＭＯＳトランジスタを含み、各スイッチ２５２２０〜２５２２Ｎ−１の入力ポート２５２５Ａ、２５２５Ｂに対して等価もしくは対称の電気的状態を提供する。
【０１２９】
ノイズ除去ブロック２５３０は、好ましくはカスケードＮＭＯＳトランジスタ２５３１を含み、そのゲート電極には、バイアス電圧ＶＢｉａｓが結合される。ノイズ除去ブロックは、スイッチ・ネットワーク２５２０から入力ブロックを分離するべく作用し、入力ＲＦ信号２５５０に対するノイズの結合を防止する。第３の好ましい実施態様においては、エラーを防止するためにバイアスＮＭＯＳトランジスタ２５３１が含められているが、代替実施態様においては、バイアス電圧ＶＢｉａｓによってイネーブルされるこの種のトランジスタを省略することができる。
【０１３０】
入力ブロック２５４０は、好ましくは低ノイズ増幅器からＲＦ入力信号２５５０を、ゲート電極において受け取るべく結合されたＮＭＯＳトランジスタ２５４１を含んでいる。トランジスタ２５４１は、トランジスタ２５３１とグラウンド電圧の間に結合される。トランジスタ２５４０入力電圧は、トランジスタ２５４１のトランスコンダクタンスによって電流レベルに変換される。周波数２×ｆ０／Ｎを有する複数のＮ相クロック信号ＬＯ（０）、ＬＯ（１）、．．．、ＬＯ（Ｎ−１）は、多相ミキサ２５００のスイッチ・アレイ・ブロック２５２０に入力され、ＲＦ入力信号２５５０は、トランジスタ２５４１に入力される。
【０１３１】
負荷ブロック２５１０は、バイアス電圧ＶＢｉａｓを受け取るトランジスタ２５３１に応答して、スイッチ・アレイ・ブロック２５２０が、好ましくＮ相クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を結合し、出力端子ＩＯＵＴ−、ＩＯＵＴ＋においてオリジナルの周波数ｆ０を有する出力信号ＬＯＴ＋およびＬＯＴ−を生成するとき、ＲＦ入力信号２５００を増幅することができる。その後、ミキサ２５００は、出力信号ＬＯＴ＋およびＬＯＴ−と、ＲＦ入力信号２５５０の乗算を完了する。このように、多相シングル‐バランス・ミキサ２５００は、周波数を低減した多相ＬＯクロック信号を使用して、高周波ｆ０信号の印加に等しいオペレーションを実行することができる。
【０１３２】
例を示すと、あるＲＦ通信システムにおいて、図１６に示されるような１２相直交ダウン・コンバータを、第３の好ましい実施態様に従って、２つの６相のシングル‐バランス・ミキサ２６００Ａ、２６００Ｂから構成することができる。図１６に示したように、６相のＬＯ信号（ＬＯ［０、２、４、６、８、１０］）がＩチャンネルのダウン・コンバージョン用に使用され、残りの６相のＬＯ信号（ＬＯ［１、３、５、７、９、１１］）がＱチャンネルのダウン・コンバージョン用に使用される。図１６に示した６相のミキサのそれぞれは、周波数ｆ０／３ ＭＨｚを有する６相のＬＯ信号を使用して、ｆ０ ＭＨｚの単相ＬＯ信号を用いるシングル‐バランス・ミキサと同じ機能を実行する。ミキサ構造の第３の好ましい実施態様は、立ち上がり／立ち下がり時間が短縮された大きな振幅のＬＯ［０：１１］の使用を可能にし、その結果、ミキサの変換利得を増加させるとともにノイズを減少させる。ＩおよびＱ出力端子ＩＯＵＴ−、ＩＯＵＴ＋、ＱＯＵＴ−、ＱＯＵＴ＋において、より正確な出力信号を提供するために、ＲＦ信号の入力パス２６５０に抵抗およびキャパシタのペア２６７０を追加することができる。さらに代替実施態様においては、ミキサ２６００Ａおよび２６００Ｂによって負荷ブロック２６１０を共有することもできる。
【０１３３】
上記に代えて、本発明に係る多層ミキサの第４の実施態様においては、図１７に示されるように、２つのダブル‐バランス・ミキサを使用して直交ダウン・コンバータを構成することができる。シングル‐エンドＲＦ入力を受け取ることができるシングル‐バランス・ミキサ２５００および２６００とは異なり、ダブル‐バランス・ミキサ２７００は、差動ＲＦ入力ＲＦ＋、ＲＦ−を受け取る。図１７に示されているように、多相ダブル‐バランス・ミキサ２７００には、単一の負荷ブロック２７１０が組み込まれ、第１および第２のスイッチ・アレイ２７２０が共通に結合されている。それぞれのスイッチ２７２２ｉは、第２の好ましい実施態様に類似の構造を使用している。それに加えて、差動ＲＦ入力とグラウンド電圧の間に結合される電流ソース２７８０を組み込み、パフォーマンス特性を向上させることができる。
【０１３４】
前述したように、ミキサの好ましい実施態様およびそれを使用する方法には、各種の利点が備わる。好ましい実施態様によって、堅牢であり、ノイズの低いＶＣＯならびにミキサを単一基板上に、好ましくは半導体基板上にＣＭＯＳテクノロジを使用して作成することが可能になる。好ましい実施態様は、入力信号と入力クロック信号によってもたらされる干渉を除去するが、これは多相中間クロック信号の周波数が搬送波信号周波数ならびに変調周波数からそれていることによる。フェイズロックループ（ＰＬＬ）周波数レンジが低減された周波数の多相クロック信号周波数状態に基づいていることから、ＰＬＬ周波数レンジを増加させることができる。さらに、これらの結果が、ＲＦ通信システムにおけるＲＦフロントエンドのチャンネル選択能力を強化することができる。
【０１３５】
図１８ａは、本発明の好ましい実施態様に係るＤＣオフセット・キャンセル回路３２００のブロック図である。図１８ｂは、図１８ａのＤＣオフセット・キャンセル回路３２００の概略図を示している。図１８ａおよび１８ｂに示されているように、ＤＣオフセット・キャンセル回路３２００は、直列に接続された複数の利得段３２１０を含んでいる。しかしながら、単一のサーボ・フィードバック・ループに代えて、それぞれの利得段３２１０は、独自のフィードバック・ループおよびＤＣオフセット・キャンセル回路３２２０を有し、それぞれの利得段３２１０のＤＣオフセットを除去する。別の好ましい実施態様においては、各利得段３２１０が可変利得増幅器（ＶＧＡ）を有し、各ＤＣオフセット・キャンセル回路３２２０がハイパスフィルタを含んでいる。
【０１３６】
電圧Ｖｉｎを有する到来信号は、それぞれの利得段３２１０において増幅される。各利得段３２１０（ｉ）は、利得Ａｖｉを有し、このＡＧＣループの合計の利得は、次の式（１）（数１）によって表される。
【０１３７】
【数１】
また、各利得段３２１０に関する伝達関数は、次式のように表される。
【０１３９】
【数２】
利得段３２１０がカスケード接続されていることから、多数の利得段３２１０（Ｎ）を有するＡＧＣループ３２００に関する全体的な伝達関数は、次の式（２）（数３）のように表される。
【０１４１】
【数３】
各利得段のカットオフ周波数ｆｃｉは、次の式（３）（数４）によって与えられる。
【０１４３】
【数４】
また、好ましくはそれが最良の全体的パフォーマンスに関して実質的に等しい。この好ましい実施態様によるＡＧＣの合計キャパシタンス値は、Ｎ個の利得段のそれぞれに関するキャパシタンスＣｉの合計となる。合計キャパシタンス値の比は、この好ましい実施態様のＤＣオフセット・キャンセル回路に必要なキャパシタンス値を表す。この比は、次に示す式（４）（数５）によって与えられる。
【０１４５】
【数５】
これにおいてＣｒは、関連技術のＤＣオフセット・キャンセル回路に関するキャパシタンス値を表しており、Ｃｍは、複数のＤＣオフセット・キャンセル回路３２２０を伴う本発明の好ましい実施態様に関するキャパシタンス値を表している。上記の式（４）（数５）によれば、利得段３２１０の数Ｎの増加に伴って分子は指数関数的に増加するが、分母は線形に増加する。すなわち、合計キャパシタンス値は、利得段３２１０の数Ｎの増加に伴って指数関数的に減少する。したがって、本発明の好ましい実施態様のキャパシタンス値は、控えめな数の利得段に関する場合であっても、関連技術の回路のキャパシタンス値に比べて数桁も小さくなる。
【０１４７】
本発明の好ましい実施態様の別の利点は、好ましい実施態様におけるＤＣオフセット除去の量が、関連技術の単一サーボ・フィードバックのアプローチより大きいことである。式（４）（数５）に基づけば、それぞれの利得段３２２０に関して、ＤＣオフセットが２０ｄＢ／ディケード下がり、これは関連技術が単一フィードバック・ループ全体の全利得段について２０ｄＢ／ディケードであることと対照的である。言い換えると、本発明のこの好ましい実施態様においては、関連技術のアプローチの場合に比べてＤＣオフセットの量がＮ倍になる。このことは、カットオフ周波数とＤＣオフセット除去の量の間におけるトレードオフを実質的に排除するという利益をもたらす。本発明の好ましい実施態様の大きなロール‐オフ・レートは、低いカットオフ周波数の場合においてさえも、充分なＤＣオフセットの抑制を可能にする。
【０１４８】
ＣＭＯＳリング・オシレータの位相ノイズを分析するための方法においては、次に示す式（５）（レッスン（Lesson）の等式）（数６）を用いることができる。
【０１４９】
【数６】
式（５）（数６）によれば、位相ノイズを周波数オフセット（ｌｏｇΔω）に対してプロットした位相ノイズ（Δω）曲線は、３つの異なる勾配部分から構成される。第１の部分は、搬送周波数（ｆ０）からの周波数オフセットが充分に小さいところに存在する、（１／Δω）３に比例する部分である。この第１の部分（１／Δω）３に続いて、（１／Δω）２に比例する部分曲線を有する第２の部分が存在する。さらに、大きな周波数オフセットに対して位相ノイズ・スペクトルが、位相ノイズΔωの平方として連続的に低下するのではなく、最終的に第３の部分として平坦になる。このようなノイズ・フロアは、ＶＣＯと測定装置の間に配置されるあらゆる能動エレメント（バッファ等）に関連付けされるノイズに起因するか、あるいは測定装置自体の限界を反映している可能性もある。ファクタＦは、経験に基づくものであり、かつオシレータごとに大きく変動する。したがってＦ値は、測定から決定されなければならない。式（１）（数１）によれば、Ｑファクタの増加、信号振幅の増加、もしくは中心周波数の減少を行うことが、位相ノイズを低減する方法となる。
【０１５１】
ＶＣＯの位相ノイズを分析するための別のモデル（ハジミリ（Hajimiri））は、インパルス・ノイズが印加されたときにオシレータ信号の位相変位が依存することを明らかにしている。つまり、位相ノイズ分析は、時間的に変化し、式（５）（レッスン（Lesson）の等式）（数６）等の線形の時間的に不変なノイズ分析の欠点が明らかになる。線形性が良好な仮定を残している範囲までは、位相変位の量がノイズ・インパルスの大きさに比例し、合計の信号チャージと逆比例して変化する。したがって、位相変位に関するインパルス応答は、次の式（６）（数７）によって示すことができる。
【０１５２】
【数７】
これにおいてｑｍａｘは、信号に関する最大チャージ変位、ｕ（ｔ）は単位ステップ、関数Γ（ｘ）はインパルス感度関数（ＩＳＦ）であり、これは無次元の周波数ならびに振幅に依存しない、２πの周期性を有する関数である。ＩＳＦは、システムの感度に関する情報を位相ω０τにおいて注入されたインパルスにエンコードする。ＩＳＦは、オシレータごとに変化する。ＩＳＦが（標準的な方法によって）決定された後は、次の式（７）（数８）に示されるように、線形性の仮定の下における累積積分の使用を通じて過剰な位相を決定することができる。
【０１５４】
【数８】
図１９は、関連技術のＣＭＯＳリング・オシレータのＩＳＦの形状を示した概略図である。図１９に示されているように、式（３）（数４）に従ったＩＳＦ関数の絶対値は、過渡状態の期間内に最大値を持つ。言い換えると、デバイスのノイズ電流によって生じたノイズ・インパルスは、過渡領域における位相変位に影響を及ぼす。つまり、ＣＭＯＳリング・オシレータの位相ノイズを低減もしくは最小化するためには、立ち上がり／立ち下がり時間（Ｔｒｉｓｅ、Ｔｆａｌｌ）を短縮もしくは最小化する必要がある。
【０１５６】
上記に加えて、電源がＣＭＯＳ・ＶＣＯの位相ノイズに影響を与える。電源の揺らぎは、ＣＭＯＳリング・オシレータに突然の位相変位を導く可能性があり、その結果として位相ノイズの増加が招かれる。ＣＭＯＳ・ＶＣＯに対する電源ノイズの影響を低減するために、ＶＣＯ回路のトップにソース・フォロアを追加することが、電源ノイズ除去のための解決策として一般に受け入れられている。ソース・フォロアを使用することによって、電源ノイズの影響を低減もしくは最小化してＶＣＯの周波数をコントロールすることが可能になる。電源は、ソース・フォロアのドレイン電極に接続され、その結果、電源ノードから見たときにハイ・インピーダンスになる。ソース・フォロアのソース電極が、ＶＣＯの実際の電源ノードとなり、それが現実の電源の揺らぎによって影響されることはほとんどない。
【０１５７】
ＰＣ、ＷＬＬ、およびＩＭＴ２０００等の商業的ＲＦ標準をサポートするためには、プリスケーラをＰＬＬに追加して（ａ）ＣＭＯＳリング・オシレータの大きな位相ノイズに打ち勝つ大きな帯域幅を提供し、かつ（ｂ）比較的小さいチャンネル間隔を提供して標準に適合させる必要がある。しかしながら、ＰＬＬ帯域幅およびチャンネル間隔は、位相検出器に印加される基準周波数に比例することから、大きな帯域幅のサポートおよび小さいチャンネル間隔のサポートは、互いのトレードオフとなる（すなわち、相反要件）。言い換えると、大きなチャンネル間隔に関しては、比較的低いＶＣＯ位相ノイズを達成することができる。
【０１５８】
整数Ｎプリスケーラおよび分数Ｎプリスケーラは、それぞれ図２０および２１に示されているようは、一般に使用されている関連技術のプリスケーラ・アーキテクチャである。図２０を参照すると、関連技術の整数Ｎプリスケーラを含むＰＬＬアーキテクチャは、位相周波数検出器４２１０、およびＶＣＯ４２３０に対して周波数コントロール信号を出力するチャージ・ポンプおよびループ・フィルタ４２２０を含んでいる。位相周波数検出器４２１０は、ＶＣＯクロック分周回路４２４０から基準クロック信号ＦｒｅｆおよびＶＣＯクロック信号Ｆｖｃｏを受け取る。ＶＣＯからの局部発振器クロック信号の周波数ｆ０は、（Ｆｒｅｆ）＝ｆ０によって表すことができる。つまり、周波数Ｆｖｃｏは、基準クロック信号Ｆｒｅｆおよび図２０の回路４２４０を基礎とし、Ｆｖｃｏの周波数は、基準クロック信号Ｆｒｅｆによって決定される。
【０１５９】
たとえば、図２０に示されるような関連技術のＰＣＳシステム用の整数Ｎアーキテクチャにおいては、周波数検出器に印加される基準周波数（Ｆｒｅｆ）を、チャンネル間隔（BW channel）に等しくする必要があり、それが約６００ＫＨｚになる。このように、整数Ｎアーキテクチャを使用するＰＬＬの帯域幅は、チャンネル間隔に対して固定されており、ＣＭＯＳリング・オシレータの大きな位相ノイズに打ち勝つ充分な帯域幅を、整数Ｎアーキテクチャの使用によって獲得することは困難である。それとは別に、整数Ｎアーキテクチャには、「基準スパー」問題がある。位相検出器４２１０が基準周波数Ｆｒｅｆと、ＶＣＯ４２３０の周波数Ｆｖｃｏの比較を行うときは、必ずチャージ・ポンプ４２２０がループ・フィルタ用に、基準とＶＣＯクロックの間における位相誤差に対応する電荷を提供する。周波数がチャンネル間隔に等しいチャージ・ポンプ・メカニズムは、「基準スパー」と呼ばれるスプリアス・スペクトル・スパーを導き、それがチャンネル間隔に等しい周波数を有する。「基準スパー」は、帯域内領域の中にスパーの周波数が存在することから、ＲＦ送信機ＴＸおよびＲＦ受信機ＲＸの周波数変換フローに重大な問題をもたらす。
【０１６０】
図２１に示されるような関連技術の分数Ｎアーキテクチャ４３４０においては、基準周波数（Ｆｒｅｆ）を、チャンネル間隔（ＢＷｃｈａｎｎｅｌ）と無関係に増加させることが可能であり、その結果、ＣＭＯＳリング・オシレータの大きな位相ノイズに打ち勝つ充分な帯域幅を獲得することが可能になる。図２１に示されているように、ＦｒｅｆはＮ×ＢＷｃｈａｎｎｅｌに等しい。このＮを増加することによって、基準周波数Ｆｒｅｆが増加し、その結果として大きな帯域幅がもたらされる。しかしながら、周波数がチャンネル間隔に等しい「分数スパー」が、整数Ｎアーキテクチャにおける「基準スパー」に類似の問題を招き得ることから、関連技術の分数Ｎアーキテクチャ４３４０には、「分数スパー」の問題が存在する。さらに、「分数スパー」の量は、図２０に示した関連技術の整数Ｎアーキテクチャにおける「基準スパー」の量よりはるかに大きい。したがって、ＣＭＯＳ・ＲＦ通信システムに適用可能な関連技術のＰＬＬアーキテクチャは、帯域幅ならびにスパー両方の問題を克服することができない。
【０１６１】
ＲＦ通信システムに適用可能なＣＭＯＳ ＰＬＬの好ましい実施態様は、多相サンプリング分数ＮプリスケーラならびにＶＣＯの好ましい実施態様およびそれらを使用する方法を含み、それについて次に説明する。
【０１６２】
図２２は、本発明に係るＣＭＯＳ・ＶＣＯの好ましい実施態様を示した概略図である。ＣＭＯＳ・ＶＣＯの好ましい実施態様によれば、マルチフィードバックＣＭＯＳ・ＶＣＯ４４００が、低位相ノイズ用の複数のフィードバック・ループ４４２０を含む。図２２に示されるように、ＣＭＯＳ・ＶＣＯは、複数の、直列に結合された遅延セル４４１０Ａ、４４１０Ｂ、．．．、４４１０Ｎを含み、複数のＮ相のクロック信号ＬＯ［０：Ｎ−１］を出力する。ＶＣＯ４４００は、ＶＣＯ周波数を増加し、局部発振器のＬＯ波形の立ち上がり／立ち下がり時間を短縮するために複数のフィードバック・ループを有する。図２２に示されるように、ＶＣＯセル４４１０ｉ（ｉ＝１〜Ｎ）は、４つの入力ポート（ＩＮＰ、ＩＮＮ、ＩＮＮＢ、ＩＮＰＢ）および２つの出力ポート（ＯＵＴ、ＯＵＴＢ）を有する。出力端子ＯＵＴ（セル４４１０ｉ）は、入力端子ＩＮＮＢ（セル４４１０ｉ＋１）および入力端子ＩＮＰＢ（セル４４１０ｉ＋２）に結合されている。出力信号ＯＵＴ（セル４４１０ｉ）は、入力端子ＩＮＮ（セル４４１０ｉ＋１）および入力端子ＩＮＰ（セル４４１０ｉ＋２）に結合されている。しかしながら、セル４４１０（Ｎ−１）からの出力信号ＯＵＴ、ＯＵＴＢは、それぞれセル４４１０（０）のＩＮＰＢ、ＩＮＰに、またセル４４００（Ｎ）からの出力信号ＯＵＴ、ＯＵＴＢは、それぞれセル４４００（０）のＩＮＮＢ、ＩＮＮにフィードバックされる。
【０１６３】
次に、ＶＣＯ４４００の遅延セル４４１０ｉの好ましい実施態様について説明する。図２２に示されているように、各遅延セル４４１０ｉは、４つの入力端子ＩＮＰ、ＩＮＮ、ＩＮＮＢ、ＩＮＰＢ、２つの出力端子ＯＵＴ、ＯＵＴＢを有し、電源ＶＤＤとグラウンド電圧の間に結合されており、さらにコントロール電圧Ｖｃｔｒｌを受け取る。図２２に示されるように、セル遅延セル４４１０ｉは、電源電圧ＶＤＤと第１のノードＮ１の間に結合される第１のＮＭＯＳトランジスタＭＮ０を含んでいる。ＮＭＯＳトランジスタＭＮ０のゲート電極は、好ましくはオンチップ・レギュレータからバイアス電圧ＶＢＩＡＳを受け取る。また各セル４４１０ｉは、第１のノードＮ１とグラウンド電圧の間に結合された、ＭＰ３‐ＭＮ３、ＭＰ１‐ＭＮ１、ＭＰ５‐ＭＮ５、ＭＰ６‐ＭＮ６、ＭＰ２‐ＭＮ２、およびＭＰ４‐ＭＮ４を含むトランジスタのペアを含んでいる。さらに、入力端子ＩＮＰがトランジスタＭＰ４およびＭＰ２のゲート電極に結合され、入力端子ＩＮＮがトランジスタＭＮ４およびＭＮ２のゲート電極に結合され、入力端子ＩＮＰＢがトランジスタＭＰ３およびＭＰ１のゲート電極に結合され、入力端子ＩＮＮＢがトランジスタＭＮ３およびＭＮ１のゲート電極に結合されている。セル４４００ｉの出力端子ＯＵＴは、トランジスタ・ペアＭＰ３‐ＭＮ３のドレイン電極間の接合部分、およびトランジスタ・ペアＭＰ５‐ＭＮ５のドレイン電極間の接合部分に結合されている。出力端子ＯＵＴＢは、トランジスタ・ペアＭＰ４‐ＭＮ４のドレイン電極間の接合部分、およびトランジスタ・ペアＭＰ６‐ＭＮ６のドレイン電極間の接合部分に結合されている。トランジスタＭＮ７は、ゲート電極においてコントロール電圧Ｖｃｔｒｌを受け取り、ノードＦＥＥＤとＦＥＥＤＢの間に結合されている。トランジスタ・ペアＭＰ１‐ＭＮ１の結合されたドレイン電極およびトランジスタ・ペアＭＰ６‐ＭＮ６の結合されたゲート電極もまた、ノードＦＥＥＤに結合されている。トランジスタ・ペアＭＰ２‐ＭＮ２の結合されたドレイン電極およびトランジスタ・ペアＭＰ５‐ＭＮ５の結合されたゲート電極は、ノードＦＥＥＤＢに結合されている。さらに、ソース電極が第１のノードＮ１に結合され、ドレイン電極が出力端子ＯＵＴに結合され、ゲート電極が出力端子ＯＵＴＢに結合されたトランジスタＭＰ７が備わる。トランジスタＭＰ８は、ソース電極が第１のノードＮ１に結合され、ドレイン電極が出力端子ＯＵＴＢに結合され、ゲート電極が出力端子ＯＵＴに結合されている。
【０１６４】
次に、マルチフィードバックＣＭＯＳ・ＶＣＯ４４００の好ましい実施態様に係るセル４４１０ｉの動作について説明する。セル４４１０ｉにおいては、トランジスタＭＮ０が電源の揺らぎによって生じるノイズの注入を防止する。好ましくは、トランジスタＭＮ０が、電源電圧ＶＤＤサイドにおいてハイ・インピーダンスを有し、第１のノードＮ１においてロー・インピーダンスを有する。したがって、ＶＣＯの動作に対する電源の揺らぎの影響が低減される。トランジスタ・ペアＭＰ３‐ＭＮ３およびトランジスタ・ペアＭＰ４‐ＭＮ４から構成されるインバータ構造が、手前のセル４４１０（ｉ−１）から信号ＩＮＰＢ、ＩＮＮＢ、ＩＮＰ、およびＩＮＮをそれぞれ受け取り、共通結合されたドレイン電極において出力信号ＯＵＴ、ＯＵＴＢを生成する。トランジスタＭＰ７およびＭＰ８は、正帰還（正のフィードバック）回路またはフィードバック・ループを構成し、ＶＣＯ４４００の発振を補助もしくは増進し、立ち上がり／立ち下がりの時間を短縮する。第２の正帰還回路は、好ましくは４つのインバータ、すなわちインバータ１（トランジスタ・ペアＭＰ１‐ＭＮ１）、インバータ２（トランジスタ・ペアＭＰ５‐ＭＮ５）、インバータ３（トランジスタ・ペアＭＰ２‐ＭＮ２）、およびインバータ４（トランジスタ・ペアＭＰ６‐ＭＮ６）から構成され、トランジスタＭＮ７のゲート電圧Ｖｃｔｒｌを変化させることによってＶＣＯ４４００の周波数をコントロールする。コントロール電圧Ｖｃｔｒｌが下がると、インバータ１の出力ノードＦＥＥＤおよびインバータ３の出力ノードＦＥＥＤＢが絶縁される。それにより、出力ノードＦＥＥＤおよびＦＥＥＤＢの信号が反転された態様で動作し、その結果、インバータ１およびインバータ３が出力端子ＯＵＴＢの信号動作に正帰還を提供し、インバータ２およびインバータ４が出力端子ＯＵＴの信号動作に正帰還を提供する。この場合、出力端子ＯＵＴ、ＯＵＴＢ上の波形の立ち上がり／立ち下がり時間が最小化されるが、強い正帰還が、ＶＣＯ４４００の信号によるＶＣＯ４４００の信号の状態の迅速な変更を妨げることからＶＣＯ周波数が下がる。言い換えると、ＶＣＯ４４００の信号が信号状態を変化し、伝播するための時間遅延が生成される。コントロール電圧Ｖｃｔｒｌが上昇すると、ＭＮ７の導電率が高くなり、出力ノードＦＥＥＤおよびＦＥＥＤＢの信号が反転された態様で動作することを妨げる。言い換えると、出力ノードＦＥＥＤおよびＦＥＥＤＢの信号の振幅が、ＭＮ７の増加した導電率によって下げられる。その結果、インバータ１およびインバータ２による、出力端子ＯＵＴＢ上の正帰還の長さが短縮され、あるいは弱くなり、それによってＶＣＯ４４００の信号の迅速な状態変化がもたらされ、ＶＣＯ４４００の周波数が増加する。言い換えると、弱い正帰還によって、抵抗の低減とともにＶＣＯ４４００の信号の迅速な状態変化が促進され、その結果、周波数の増加がもたらされる。
【０１６５】
したがって、ＰＬＬにおけるＣＭＯＳ・ＶＣＯ４４００の好ましい実施態様は、ＶＣＯ信号の振幅を増加し、ＶＣＯ信号の立ち上がり／立ち下がり時間を最小化もしくは低減し、かつ電源の揺らぎがもたらすＶＣＯに対するノイズ効果を最小化することによって、ＣＭＯＳリング・オシレータの位相ノイズを最小化する。図２２に示されるように、トランジスタＭＮＯ〜ＭＮ７は好ましくはＮＭＯＳタイプのトランジスタとし、トランジスタＭＰ１〜ＭＰ８は好ましくはＰＭＯＳタイプのトランジスタとする。しかしながら、本発明がそのように限定されることは意図されていない。
【０１６６】
前述したように、ＣＭＯＳ・ＶＣＯの好ましい実施態様およびその動作のための方法は、各種の利点を有する。ＣＭＯＳ・ＶＣＯの好ましい実施態様は、対称ＰＭＯＳ／ＮＭＯＳ構造を有して局部発振器のＬＯ波形の立ち上がり／立ち下がり時間を整合させ、それが立ち上がり／立ち下がり時間の不整合によって生じる位相ノイズを低減することができる。さらに、好ましい実施態様に係るＶＣＯの周波数を、フィードバック回路の強度を調整することによってコントロールすることができる。好ましい実施態様は、フィードバック回路に関して単純な構造を使用している。詳細に述べれば、コントロール信号の値（たとえばＶｃｔｒｌ）が小さくなると、フィードバック回路によるフィードバックの量が増加する。ＶＣＯ４４００の好ましい実施態様においては、Ｖｃｔｒｌが下がると、出力ノードＦＥＥＤおよびＦＥＥＤＢの電圧レベルが上昇し、フィードバック回路によるフィードバックの量が増加する。したがって低減された周波数における場合であっても、好ましい実施態様によって、ＶＣＯに関する迅速な、すなわち鋭い立ち上がり／立ち下がり時間を維持することができる。このように、ＣＭＯＳ・ＶＣＯの好ましい実施態様およびその使用の方法は、迅速な立ち上がり／立ち下がり時間および高い電源除去比（ＰＳＲＲ）を伴うフルスイングのＬＯ信号を提供する。
【０１６７】
図２３は、本発明の第２の好ましい実施態様に係るフェイズロックループを示した概略図である。この図２３に示されているように、ＰＬＬの第２の好ましい実施態様は、ＣＭＯＳ・ＶＣＯ４４００を含み、多相サンプリング分数Ｎプリスケーラ４５００は、パルス‐スワロー除算器４５１０、多段（たとえば１２段）多相サンプラ４５２０、マルチプレクサ４５３０（たとえば１２‐１マルチプレクサ）、およびモジュラ・カウンタ４５４０を含んでいる。
【０１６８】
パルス‐スワロー除算器４５１０は、好ましくは［４×Ｐ＋Ｓ］による除算を実行する。このパルス‐スワロー除算器４５１０は、除算器４５１２およびカウンタ４５１４を含んでいる。関連技術においてはＬＯ周波数が高すぎ、マルチプレクサ・オペレーション等の選択オペレーションを使用し、多相信号の間において１つの位相信号を選択するといった堅牢な論理演算を行うことができない。したがって、多相クロックの中から１つの位相信号を選択する前に、パルス‐スワロー除算器４５１０により除算を行い、より堅牢な論理演算を提供するために周波数を下げている。
【０１６９】
パルス‐スワロー除算器４５１０の出力は、好ましくは直列に結合された複数のＮフリップ・フロップ４５２２を含む多相サンプラ４５２０によってサンプリングされる。図２３に示されているように、多相サンプラ４５２０は、１２相８００ＭＨｚのＬＯクロック（ＬＯ［０：ｌｌ］）を使用してサンプリングを行う。１２段サンプラ４５２０（ＴＣＫ［０：ｌｌ］）の出力は、１２相のＬＯクロックによって決定された１２の異なるタイミングを有する。隣接ＴＣＫクロック信号との間におけるタイミングの差は、（１＋１／１２）×ＴＶＣＯであり、それにおいてＴＶＣＯは、ＶＣＯ４４００から到来するＬＯクロックの周期とする。たとえば、図２３に示されるような、多相クロック信号ＬＯの数が１２であり、かつＬＯクロックの周波数が８００ＭＨｚである場合には、ＴＶＣＯが１．２５ナノ秒になり、隣接ＴＣＫクロック信号との間におけるタイミングの差が（１＋１／１２）×１．２５ナノ秒になる。タイミングの差が１／１２×ＴＶＣＯではなく、（１＋１／１２）×ＴＶＣＯとなる理由は、１２段サンプラ４５２０のセットアップおよびホールドの時間ウインドウが１／１２×ＴＶＣＯより大きく、かつ（１＋１／１２）×ＴＶＣＯより小さいことによる。モジュラ・カウンタ４５２０は、０から１１までの範囲にわたる入力コントロール信号Ｍに従ってＴＣＫ［０：ｌｌ］の１つを周期的に選択する。結果として得られる１２‐１マルチプレクサ４５３０出力ＤＩＶＣＫの周期は、［４×Ｐ＋Ｓ＋Ｍ＋Ｍ／１２］×ＴＶＣＯになる。したがって、結果として得られる、プリスケーラ４５００の第１の実施態様の除算比は［４×Ｐ＋Ｓ＋Ｍ＋Ｍ／１２］となる。
【０１７０】
前述したように、関連する分数Ｎプリスケーラの分数スパーが、プリスケーラのクロック周波数によってもたらされ、それがチャンネル間隔に等しい。プリスケーラ４５００の好ましい実施態様は、周波数がチャンネル間隔に等しいタイミング・ソースを使用しない。その結果、分数‐１２オペレーション（たとえばＮ＝１２）を伴うプリスケーラ４５００は、分数スパーを伴うことなくＰＬＬ帯域幅を増加し、位相ノイズを低減する。詳細には、プリスケーラ４５００の分数スパー周波数が基準クロック周波数（たとえば８００ＭＨｚ）に等しく、それはチャンネル間隔からはるかに離れている。Ｐ、Ｓ、およびＭの値を変更することによって、ＶＣＯ４４００およびプリスケーラ４５００を含むＰＬＬが、異なるチャンネル周波数をサポートすることが可能になる。
【０１７１】
次に、多相サンプリング分数Ｎプリスケーラ４５００の好ましい実施態様の動作について説明する。図２４は、Ｍ＝３の場合のプリスケーラ４５００の動作ならびにタイミング波形を示したタイミングチャートである。ＴＣＫ［０：１１］の周期は、（４×Ｐ＋Ｓ）×ＴＶＣＯである。図２４に示されるように、当初、ＴＣＫ［７］がＤＩＶＣＫとして選択されている。この時点においては、ＰＯＩＮＴ［０：１１］が０００００００１００００である。最初のサイクルの後、モジュラ・カウンタ４５３０が値３だけＰＯＩＮＴ［０：１１］をシフトし、その結果、ＰＯＩＮＴ［０：１１］が００００００００００１０になる。つまり、ＴＣＫ［１０］が２番目のサイクルのためのＤＩＶＣＫとして選択される。この２番目のサイクルの後は、ＰＯＩＮＴ［０：１１］が０１００００００００００になる。３番目のサイクルの後は、ＴＣＫ［１］が選択される。しかしながら図２４に示した３番目のサイクルにおいては、ポインタの値が直前のサイクルより小さい（たとえば１＜１０）ことを示すコントロール信号ＯＶＥＲＦＬＯＷがモジュラ・カウンタ４５３０によって検出される。モジュラ・カウンタ４５３０は、ＯＶＥＲＦＬＯＷ信号をアサートしてＰＳカウンタ４５１４をコントロールし、その除算ファクタを１３×ＴＶＣＯだけ増加させて、図２４に示されるように正確なタイミングを維持する。この結果、位相検出器ＰＦＤの一方の入力に印加されるＤＩＶＣＫの周期が、［４×Ｐ＋Ｓ＋３×（１＋１／１２）］×ＴＶＣＯになる。位相検出器ＰＦＤの他方の入力は、基準周波数、たとえば２０ＭＨｚのＲＥＦＫである。したがって、図２５に示されるプリスケーラ４５００の有効除算ファクタは、［４×Ｐ＋Ｓ＋３×（１＋１／１２）］となる。
【０１７２】
図２５は、Ｍ＝７の場合のプリスケーラ４５００の動作ならびにタイミング波形を示したタイミング・チャートである。ＴＣＫ［０：１１］の周期は、（４×Ｐ＋Ｓ）×ＴＶＣＯである。図２５に示されるように、当初、ＴＣＫ［４］がＤＩＶＣＫとして選択されている。この時点においては、ＰＯＩＮＴ［０：１１］が００００１０００００００である。最初のサイクルの後、モジュラ・カウンタ４５３０が値７だけＰＯＩＮＴ［０：１１］をシフトし、その結果、ＰＯＩＮＴ［０：１１］が０００００００００００１になる。つまり、ＴＣＫ［１１］がＤＩＶＣＫとして選択される。２番目のサイクルの後は、ＰＯＩＮＴ［０：１１］が００００００１０００００になる。３番目のサイクルにおいては、ＴＣＫ［６］が選択される。しかしながら、３番目のサイクルにおいては、ポインタの値が直前のサイクルより小さい（たとえば６＜１１）ことを示すコントロール信号ＯＶＥＲＦＬＯＷがモジュラ・カウンタ４５３０によって検出される。モジュラ・カウンタ４５３０は、ＯＶＥＲＦＬＯＷ信号を印加して、ＰＳカウンタ４５１４に、その除算ファクタを１３×ＴＶＣＯだけ増加させて、図２５に示されるように正確なタイミングを維持する。この結果、位相検出器ＰＦＤの一方の入力に印加されるＤＩＶＣＫの周期が、図２４に示されるように、［４×Ｐ＋Ｓ＋７×（１＋１／１２）］×ＴＶＣＯになる。したがって、図２４に示されるプリスケーラ４５００の有効除算ファクタは、［４×Ｐ＋Ｓ＋７×（１＋１／１２）］となる。
【０１７３】
前述したように、プリスケーラ４５００の好ましい実施態様は、各種の利点を有する。多相分数Ｎプリスケーラを含むＰＬＬの好ましい実施態様およびその使用の方法は、大きな帯域幅ならびにスペクトルの完全性を提供する。さらに、この好ましい実施態様によれば、プリスケーラが分数スパーの問題を低減するか、あるいは除去する。したがって、ＶＣＯおよびプリスケーラ・アーキテクチャの好ましい実施態様を統合したＰＬＬおよびその使用の方法は、ＲＦ ＣＭＯＳ単一チップ通信システムのためのパフォーマンス特性を向上させる。
【０１７４】
図２６は、本発明に係るマスタ・スレーブｇｍ‐Ｃ同調回路の好ましい実施態様を示したブロック図である。図２６を参照すると、マスタ・ブロック５４１０は、コントロール電圧５４３０をスレーブ・フィルタ５４４０にコピーする。マスタ・ブロックは、第１の整流器５４１３、第２の整流器５４１４、電圧‐電流（Ｖ‐Ｉ）コンバータ５４１６、およびｇｍ‐Ｃ多相フィルタ５４２０を含んでいる。図２６に示されているように、整流器５４１３は、ハイパスフィルタの出力信号５４２５Ａ、５４２５Ｂをフィルタ５４２０から受け取り、整流器５４１４は、ローパスフィルタ出力信号５４２９Ａ、５４２９Ｂをフィルタ５４２０から受け取る。Ｖ‐Ｉコンバータ５４１６は、整流器５４１３、５４１４からの出力を受け取り、コントロール電圧５４３０をスレーブ・フィルタ５４４０に向けて出力する。ｇｍ‐Ｃ多相フィルタ５４２０は、トランスコンダクタンス増幅器５４２２、５４２４、５４２６、５４２８を含んでいる。トランスコンダクタンス増幅器５４２２の正および負の入力ポートは、同相モード基準信号を受け取る。トランスコンダクタンス増幅器５４２４の正の出力ポートは、トランスコンダクタンス増幅器５４２２の負の出力ポートおよびトランスコンダクタンス増幅器５４２４の負の入力ポートに結合されている。トランスコンダクタンス増幅器５４２４の負の出力ポートは、トランスコンダクタンス増幅器５４２２の正の出力ポートおよびトランスコンダクタンス増幅器５４２４の正の入力ポートに結合されている。それに加えて、トランスコンダクタンス増幅器５４２４の正および負の出力ポートは、それぞれハイパスフィルタ（ＨＰＦ）出力信号５４２５Ｂ、５４２５Ａのための出力ノードになる。さらに、トランスコンダクタンス増幅器５４２６の正および負の入力ポートが、基準入力信号５４５０を受け取るべく結合される。トランスコンダクタンス増幅器５４２８の正の出力ポートは、トランスコンダクタンス増幅器５４２６の負の出力ポートおよびトランスコンダクタンス増幅器５４２８の負の入力ポートに結合されている。トランスコンダクタンス増幅器５４２８の負の出力ポートは、トランスコンダクタンス増幅器５４２６の正の出力ポートおよびトランスコンダクタンス増幅器５４２８の正の入力ポートに結合されている。トランスコンダクタンス増幅器５４２８の正および負の出力ポートは、それぞれローパスフィルタ（ＬＰＦ）出力信号５４２９Ｂ、５４２９Ａのための出力ノードになる。このようにフィルタ５４２０は、ハイパスフィルタ回路５４２０Ａおよびローパスフィルタ回路５４２０Ｂを含んでいる。基準入力信号５４５０は、キャパシタ５４２３Ｂおよび５４２３Ａを介してそれぞれトランスコンダクタンス増幅器５４２４の正および負の入力ポートに結合される。トランスコンダクタンス増幅器５４２８の負および正の出力端子と、グラウンド電圧の間には、キャパシタ５４２７Ａおよび５４２７Ｂが結合されている。図２６には、ｇｍ‐Ｃ多相フィルタ５４２０の等価回路５４６０も図示してある。
【０１７５】
マスタ・スレーブｇｍ‐Ｃ同調回路の好ましい実施態様においては、トランスコンダクタンス増幅器５４２６、５４２８がフィードバック・ループ・コントロール信号Ｖｃｔｒｌをコントロール信号として受け取り、それぞれトランスコンダクタンス増幅器５４２２および５４２４に向けてコントロール信号Ｖｃｔｒｌを出力する。基準信号としては、好ましくは正弦波が使用される。図２６に示されているように、４ＭＨｚの正弦波が基準信号として使用され、フィルタ５４２０のカットオフ周波数をセットする。
【０１７６】
マスタ・ブロック５４１０の動作の間に、Ｖｃｔｒｌ ５４３０の値が上昇すると、トランスコンダクタンス値（ｇｍ）が増加し、ＬＰＦ出力信号５４２９Ａ、５４２９Ｂの振幅が増加し、ＨＰＦ出力信号５４２５Ａ、５４２５Ｂの振幅が減少する。整流器５４１３、５４１４は、比較のために、それぞれ好ましくはＨＰＦおよびＬＰＦ出力信号のピーク・レベルを検出する。Ｖ‐Ｉコンバータ５４１６は、整流器５４１３、５４１４からの整流後の出力を受け取り、好ましくは整流後の出力の振幅の差に比例するポンピング電流を生成する。結果的に、負帰還（負のフィードバック）ループによってＨＰＦ出力信号およびＬＰＦ出力信号が等化され、次の式（８）（数９）に示される安定状態のトランスコンダクタンス値ｇｍがもたらされる。
【０１７７】
【数９】
前述したように、好ましい実施態様に係るマスタ・ブロック５４１０等のマスタ・ブロックは、各種タイプのトランスコンダクタンス増幅器用の同調回路として適合させることができる。一例のトランスコンダクタンス増幅器を図２９に示す。マスタ・ブロック５４１０のハイパスフィルタ・セクションおよびローパスフィルタ・セクション内のトランスコンダクタンス増幅器は、好ましくは１／ｇｍオームの値を有する抵抗等価としての動作と類似の機能を提供する。さらに、同相モード基準信号は、好ましくはＶＤＤの約半分（たとえば、電源電圧の１／２）の値のＤＣ電圧とする。それに加えてマスタ・ブロック５４１０においては、好ましい基準信号５４５０が正弦波となっているが、三角波等の別のタイプの信号を印加することもできる。基準信号５４５０の周波数は、好ましくは対応するスレーブ・ブロックのカットオフ周波数に従って適用される。たとえば、スレーブ・フィルタのカットオフ周波数を６ＭＨｚとするときには、４ＭＨｚの正弦波を６ＭＨｚの正弦波に置き換える必要がある。
【０１７９】
図２７は、本発明に係る整流器の好ましい実施態様を図示した概略図である。図２７に示されているように、整流器５５００は、ノードＡとグラウンド電圧の間に並列に結合されたＰＭＯＳタイプのトランジスタ５５０１、５５０２を含んでいる。ＰＭＯＳトランジスタ５５０１、５５０２のゲート電極は、それぞれ入力信号ＩＮおよび入力信号の補信号ＩＮＢを受け取る。ソース電圧ＶＤＤとノードＡの間には、ＰＭＯＳタイプのトランジスタ５５０３が結合されており、ソース電圧ＶＤＤとノードＢの間には、ＰＭＯＳタイプのトランジスタ５５０４が結合されている。ＰＭＯＳトランジスタ５５０３および５５０４のゲート電極は、バイアス電圧ＶＢｉａｓを受け取る。第５のＰＭＯＳタイプのトランジスタ５５０５が、ノードＢとグラウンド電圧の間に結合されている。演算増幅器は、反転端子がノードＢに結合され、非反転端子がノードＡに結合され、出力がＰＭＯＳタイプのトランジスタ５５０５のゲート電極に結合されて、整流器５５００の出力信号を提供する。この整流器５５００は、図２６の整流器５４１３、５４１４として使用することができる。
【０１８０】
図２８は、本発明に係るＶ‐Ｉコンバータ５６００の好ましい実施態様を示した概略図である。図２８に示されているように、電源ソース電圧ＶＤＤとグラウンド電圧の間にトランジスタ５６０１および５６０２が直列に結合されている。さらにソース電圧ＶＤＤとグラウンド電圧の間には、トランジスタ５６０３および５６０４が直列に結合されており、それらのドレイン電極が共通結合されてＶ‐Ｉコンバータ５６００の出力信号を提供する。トランジスタ５６０５および５６０６は、ソース電圧ＶＤＤと電流ソースＩｓの間に直列に結合され、電流ソースはグラウンド電圧に結合されている。トランジスタ５６０７および５６０８は、共通結合されたドレイン電極によってソース電圧ＶＤＤと電流ソースＩｓの間に直列に結合されている。さらに、トランジスタ５６０５のゲート電極およびドレイン電極は、ともにトランジスタ５６０１のゲート電極に結合されている。同様に、トランジスタ５６０７のゲート電極およびドレイン電極が、ともにトランジスタ５６０３のゲート電極に結合されている。トランジスタ５６０６および５６０８のゲート電極は、それぞれ入力信号５６２０および５６２２を受け取る。このコンバータ５６００は、図２６におけるＶ‐Ｉコンバータ５４１６として使用することができる。
【０１８１】
前述したように、本発明に係るマスタ・スレーブ同調回路の好ましい実施態様およびそれを使用する方法は、各種の利点を有している。フィードバック・ループのコントロール電圧（たとえばＶｃｔｒｌ）がスレーブ回路にコピーされ、マスタおよびスレーブ回路は、いずれもｇｍ‐Ｃフィルタを使用する。正確な振幅比較のために、たとえば共通負荷レベル、負荷ケイパビリティを含む電気的特性を整合させる必要がある。好ましい実施態様に係る多相フィルタ内の多相フィルタのハイ・パスおよびローパスフィルタ部分は、異なる構成を伴って同一のフィルタを使用する。さらにハイおよびローパスフィルタリングの出力信号が同一回路から到来し、その結果、いずれの信号も同一の電気的特性を有することになり、それによって関連技術の同調回路に比べてより正確な同調回路が得られる。さらにまた、ｇｍ‐Ｃ多相フィルタ同調回路の好ましい実施態様は、マスタおよびスレーブ・フィルタ両方の本体に関してよりシンプルな回路構成を提供する。これらに加えて、同調回路の好ましい実施態様は、ＶＣＯタイプの関連技術の同調回路に比較すると、発振の難しさ、および当該ＶＣＯタイプの同調回路の高いＱファクタ要件によってもたらされる不利点の排除によって、向上された堅牢な動作を提供する。
【０１８２】
以上示した実施態様および利点は、単なる例示であり、本発明を限定するものと解釈されるべきではない。本発明の教示は、別のタイプの装置にも容易に適用することができる。本発明の説明は例示を意図しており、特許請求の範囲を限定するものではない。当業者であれば、各種の置換、修正、変形が明らかであろう。特許請求の範囲におけるミーンズプラスファンクション節（機能的表現）においては、本明細書で説明した構造を、請求項に記載した機能を実行するものとして包含するよう意図しており、構造上の均等物に限られず、均等な構造も含む。
【図面の簡単な説明】
【図１】 関連技術のＲＦ通信システムを示した回路図である。
【図２】 図２Ａ〜図２Ｅは、図１のシステムにおける信号の伝播を示した概略図である。
【図３】 図３Ａおよび図３Ｂは、図１のシステムにおけるクロック信号の漏れを示した概略図である。
【図４】 別の関連技術のＲＦ通信システムを示した回路図である。
【図５】 図５Ａ〜図５Ｇは、図４のシステムにおける信号の伝播を示した概略図である。
【図６】 本発明に係る多相低減周波数（ＭＰＲＦ）ＲＦ通信システムの好ましい実施態様を示した概略図である。
【図７】 本発明の好ましい実施態様に係るＲＦ通信システムの受信機を示したブロック図である。
【図８】 図７のＲＦ通信システムにおける信号の流れを示したブロック図である。
【図９】 本発明の別の好ましい実施態様に係るＲＦ通信システムの受信機を示したブロック図である。
【図１０】 本発明に係るＣＭＯＳ・ＬＮＡの好ましい実施態様を示したブロック図である。
【図１１】 本発明に係るＣＭＯＳ・ＬＮＡの好ましい実施態様を示した回路図である。
【図１２Ａ】 図１２Ａは、本発明の好ましい実施態様に係るＶＣＯミキサ構造を示したブロック図である。
【図１２Ｂ】 図１２Ｂは、図２ＡのＶＣＯミキサ構造を示した回路図である。
【図１３】 本発明の別の好ましい実施態様に係るＶＣＯミキサ構造を示した回路図である。
【図１４】 図１４Ａ〜図１４Ｈは、図３のミキサを示した動作タイミング図である。
【図１５】 本発明に係るミキサのさらに別の好ましい実施態様を示した回路図である。
【図１６】 第３の好ましい実施態様に係る一例の直交ダウン・コンバータを示した回路図である。
【図１７】 本発明に係るミキサのさらに別の好ましい実施態様を示した回路図である。
【図１８】 図１８Ａは、本発明の好ましい実施態様に係るシングル・フィードバック・ループを伴うＤＣオフセット・キャンセル回路のブロック図である。
図１８Ｂは、図１８ＡのＤＣオフセット・キャンセル回路の回路図である。
【図１９】 関連技術に係るＣＭＯＳリング・オシレータに関するインパルス感度関数を示した概略図である。
【図２０】 関連技術の整数Ｎアーキテクチャを示した概略図である。
【図２１】 関連技術の分数Ｎアーキテクチャを示した概略図である。
【図２２】 好ましい実施態様に係るＣＭＯＳ・ＶＣＯを示した概略図である。
【図２３】 本発明に係る分数Ｎプリスケーラの好ましい実施態様を示した概略図である。
【図２４】 分数Ｎプリスケーラの好ましい実施態様に係る動作ならびにタイミング波形を示した概略図である。
【図２５】 分数Ｎプリスケーラの好ましい実施態様に係る動作ならびにタイミング波形を示した概略図である。
【図２６】 本発明に係るマスタ・スレーブ同調回路の好ましい実施態様を示した概略図である。
【図２７】 整流器の好ましい実施態様を示した概略図である。
【図２８】 電圧‐電流コンバータの好ましい実施態様を示した概略図である。
【図２９】 一例のトランスコンダクタンス増幅器を示した回路図である。
Claims (43)
- 搬送周波数を有する選択された信号を含む信号を受信する受信機ユニットと、
前記受信した搬送周波数の選択された信号を混合し、ベースバンドの選択された信号を出力する復調ミキサと、
前記ベースバンドの選択された信号を受け取り、選択的に帯域内信号を所定の振幅に増幅する、第１および第２段のＡＧＣ増幅器を含むベースバンド増幅回路と、
を備えるダイレクト変換通信システム。 - 前記所定の振幅が、前記通信システムの必要ダイナミックレンジより大きいことを特徴とする請求項１記載の通信システム。
- 前記ベースバンドの選択された信号内の隣接チャンネルが、チャンネル内信号より大きな電力レベルを有し、かつ前記第２段のＡＧＣ増幅器が利得マージ・フィルタであることを特徴とする請求項２記載の通信システム。
- 前記通信システムはさらに、
前記受信機ユニットに結合され、前記受信した選択された信号のフィルタリングを行うＲＦフィルタと、
前記ＲＦフィルタに結合され、利得を伴って前記フィルタリング後の選択された信号の増幅を行う低ノイズ増幅器と、
前記復調ミキサからの前記選択された信号をデジタル信号に変換するＡ／Ｄ変換ユニットと、
前記デジタル信号を受け取る離散時間処理ユニットと、
を備えることを特徴とする請求項１記載の通信システム。 - ＲＦ信号の受信および送信を行うトランシーバと、
ｆ０を搬送周波数とし、Ｎを正の整数とするとき、実質的に同一の周波数２×ｆ０／Ｎを有する複数の２Ｎ相のクロック信号を生成するためのＰＬＬと、
前記トランシーバからの前記ＲＦ信号と、前記ＰＬＬからの前記複数の２Ｎ相のクロック信号を混合し、前記搬送周波数ｆ０に対して低減された周波数を有するＲＦを出力する復調ミキサであって、複数の２入力ミキサを包含する復調ミキサと、
前記復調ミキサに結合されるＡＧＣループと、
前記ＡＧＣループに結合される利得マージ・フィルタと、
前記利得マージ・フィルタに結合され、前記復調ミキサからのＲＦ信号をデジタル信号に変換するＡ／Ｄ変換ユニットと、
を備える単一チップＲＦ通信システム。 - Ｉ搬送周波数信号およびＱ搬送周波数信号のうちの少なくとも１つを復調するために、前記複数の２Ｎ相のクロック信号のいくつかが結合されることを特徴とする請求項５記載の通信システム。
- 搬送周波数を有する選択された信号を含む信号を受信するステップと、
２を超える数の多相クロック信号であって、前記搬送周波数と異なり、かつ互いに実質的に同一の周波数を有する多相クロック信号を生成するステップと、
前記受信した選択された信号と、前記２を超える数の多相クロック信号を混合して、前記搬送周波数から低減された周波数を有する復調後の選択された信号を出力するステップであって、第１の搬送周波数信号および第２の搬送周波数信号のうちの一方を復調するために、前記２を超える数の多相クロック信号のうちのいくつかが混合されるものとしたステップと、
前記復調後の選択された信号を、選択されたチャンネルおよび隣接チャンネルのうちの一方が線形限界に到達するまで増幅するステップと、
前記隣接チャンネルの増幅ならびにフィルタリングを行い、かつ前記選択されたチャンネルを所望のダイナミックレンジまで増幅するステップと、
を備えるＲＦ通信システム動作方法。 - 前記隣接チャンネルが、前記復調後の選択された信号であって、前記選択されたチャンネルより大きな電力レベルを有することを特徴とする請求項７記載のＲＦ通信システム動作方法。
- 前記ＲＦ通信システム動作方法がさらに、
前記受信した選択された信号のＲＦフィルタリングを行うステップと、
前記フィルタリング後の選択された信号を、利得を伴って増幅するステップと、
ベースバンドに対して前記低減された周波数を有する復調後の選択された信号のローパスフィルタリングを行うステップと、
前記ローパスフィルタリング後の低減された周波数の選択された信号をデジタル信号にＡ／Ｄ変換するステップと、
前記デジタル信号の離散時間信号処理を行うステップと、
を備えることを特徴とする請求項７記載のＲＦ通信システム動作方法。 - 入力端子と出力端子の間に結合される複数の増幅段と、
前記複数の増幅段のそれぞれに結合される利得コントローラと、
を備えており、
スパイラル・インダクタを含まないＣＭＯＳ低ノイズ増幅器（ＬＮＡ）であって、
前記増幅段のそれぞれが、
第１および第２の対称回路と、
それぞれの前記増幅段の出力ノードと、前記第２の対称回路の間に結合されるフィードバック・ループと、
を備えることを特徴とするＣＭＯＳ・ＬＮＡ。 - 前記第１の回路が、
第１の所定電圧と、前記増幅段の対応する出力ノードの間に直列に結合される第１および第２のＰＭＯＳタイプのトランジスタと、
第２の所定の電圧と、前記第１および第２のＰＭＯＳタイプのトランジスタのジャンクションの間に結合される第１のキャパシタと、
を備えており、
前記第２の回路が、
前記増幅段の前記出力ノードと前記第２の所定電圧の間に直列に結合される第１および第２のＮＭＯＳタイプのトランジスタと、
前記第２の所定電圧と、前記第１および第２のＮＭＯＳタイプのトランジスタのジャンクションの間に結合される第２のキャパシタと、
を備えることを特徴とする請求項１０記載のＣＭＯＳ・ＬＮＡ。 - 前記フィードバック・ループが、
前記第２のＮＭＯＳタイプのトランジスタのコントロール電極に結合される出力を有する第１の演算増幅器と、
前記増幅器段の前記出力ノードおよび前記第１の演算増幅器の第１の入力に結合される第１の抵抗と、
前記第２の所定電圧と前記演算増幅器の前記第１の入力の間に結合される第３のキャパシタと、
を備えており、
前記第１の演算増幅器の第２の入力が、第３の所定電圧に結合され、前記第３の所定電圧のレベルが、前記第１および第２の所定電圧の間のレベルであることを特徴とする請求項１１記載のＣＭＯＳ・ＬＮＡ。 - 前記ＣＭＯＳ・ＬＮＡは、さらに
前記入力端子に結合される第２の抵抗と、
前記第２の抵抗と前記第２の所定電圧の間に直列に結合される第４のキャパシタと、
を備えており、前記第２の抵抗と前記第４のキャパシタを結合するジャンクションが、前記第３の所定電圧を提供することを特徴とする請求項１２記載のＣＭＯＳ・ＬＮＡ。 - 前記利得コントローラが、
前記第１の所定電圧と前記第２の所定電圧の間に直列に結合される利得電流ソースおよび利得トランジスタと、
前記第２の所定電圧と前記利得トランジスタのコントロール電極の間に結合される利得キャパシタと、
を備えており、前記利得トランジスタのコントロール電極および第２の電極が互いに結合されることを特徴とする請求項１３記載のＣＭＯＳ・ＬＮＡ。 - 前記利得コントローラおよび前記増幅段の第１のＰＭＯＳタイプのトランジスタが電流ミラーを構成しており、前記第３の所定電圧が前記第１の所定電圧の２分の１であることを特徴とする請求項１４記載のＣＭＯＳ・ＬＮＡ。
- 異なる位相を有する複数の第１のクロック信号であり、それぞれが基準周波数より低い第１の周波数を有する複数の第１のクロック信号を受け取るミキサであって、前記複数の第１のクロック信号を混合して、より高い第２の周波数を有する複数の局部発振器信号を生成し、かつ前記複数の局部発振器信号と入力信号の乗算を行って出力端子に出力信号を提供するミキサを備える回路。
- 前記局部発振器信号の、第１の局部発振器信号および第２の局部発振器信号が、Ｉチャンネルの変換およびＱチャンネルの変換にそれぞれ使用されることを特徴とする請求項１６記載の回路。
- 前記回路はさらに、基準周波数を有する基準信号を受け取り、複数の第１のクロック信号を生成するクロック・ジェネレータを包含しており、前記クロック・ジェネレータは、異なる位相を有する複数の第１のクロック信号を提供する直列に結合された複数の遅延セルを含むことを特徴とする請求項１６記載の回路。
- 異なる位相を有する複数の第１のクロックであって、それぞれが入力信号の基準周波数より低い第１の周波数を有する複数の第１のクロックを生成するステップと、
前記複数の第１のクロック信号を混合して、前記第１の周波数より高い第２の周波数を有する複数の局部発振器信号を生成するステップと、
前記複数の局部発振器信号と前記入力信号の乗算を行って出力端子に出力信号を提供するステップと、
を備える入力信号変調方法。 - 前記出力信号がベースバンドであることを特徴とする請求項１９記載の回路。
- 電圧を有する信号を増幅するための直列に結合された、それぞれが前記信号の前記電圧を増加させる複数の利得段であって、かつそれぞれが前記信号を受け取るための入力ポートおよび結果として得られる増幅後の信号を送出するための出力ポートを含む複数の利得段と、
前記結果として得られる増幅後の信号の望ましくないオフセットをキャンセルする複数のフィードバック・ループであって、それぞれの利得段に、対応する利得段の望ましくないオフセットをキャンセルする対応のフィードバック・ループが結合されるように、それぞれが前記利得段の対応する１つの前記出力ポートおよび前記入力ポートに結合された複数のフィードバック・ループと、
を備えており、
前記望ましくないオフセットが直流オフセット電圧であり、各フィードバック・ループが、それに対応する利得段によって累算された前記直流オフセット電圧を除去するための直流オフセット・キャンセル・ユニットを含み、
各直流オフセット・キャンセル・ユニットが、前記直流オフセット電圧のフィルタリングを行うハイパスフィルタを含むことを特徴とするループ装置。 - 各利得段が、可変利得増幅器を含むことを特徴とする請求項２１記載のループ装置。
- 前記複数の利得段およびフィードバック・ループが、１チップ上にマウントされており、各フィードバック・ループが前記チップ上にマウントされたキャパシタを含むことを特徴とする請求項２１記載のループ装置。
- 異なる位相を有する複数の第１のクロックであって、それぞれが基準周波数より低い第１の周波数を有する複数の第１のクロックを生成するクロック・ジェネレータと、
前記クロック・ジェネレータに結合され、前記複数の第１のクロック信号を受け取り、前記第１の周波数より高い、前記基準周波数に基づいた第２のクロック信号を生成するプリスケーラと、
を備える回路。 - 前記クロック・ジェネレータが、異なる位相を有する前記複数の第１のクロックを提供するための、直列に結合された複数の遅延セルを含んでおり、前記複数の遅延セルの第１の遅延セルがその後に続く前記遅延セルの１つからフィードバック信号を受け取ることを特徴とする請求項２４記載の回路。
- 前記遅延セルのそれぞれが、第１および第２の出力端子および第１から第４までの入力端子を含むことを特徴とする請求項２５記載の回路。
- 前記遅延セルのそれぞれが、
第２の電極によって、第１のノードと第１の所定電圧の間に直列に結合される第１のペアのトランジスタであって、前記第１のペアのトランジスタのコントロール電極が、それぞれ第４および第３の出力端子に結合される第１のペアのトランジスタと、
第２の電極によって、前記第１のノードと前記第１の所定電圧の間に直列に結合される第２のペアのトランジスタであって、前記第２のペアのトランジスタのコントロール電極が、それぞれ第１および第２の入力端子に結合される第２のペアのトランジスタと、
第２の電極によって、前記第１のノードと前記第１の所定電圧の間に直列に結合される第３のペアのトランジスタであって、前記第３のペアのトランジスタのコントロール電極が、それぞれ第４および第３の入力端子に結合されており、共通結合された第２の電極が、前記第１の出力端子に結合される第３のペアのトランジスタと、
第２の電極によって、前記第１のノードと前記第１の所定電圧の間に直列に結合される第４のペアのトランジスタであって、前記第４のペアのトランジスタのコントロール電極が、それぞれ第１の入力端子および第２の入力端子に結合されており、前記第４のペアのトランジスタの前記第２の電極が、前記第２の出力端子に結合される第４のペアのトランジスタと、
第２のノードと第３のノードの間に結合されるフィードバック回路と、
第２の電極によって、前記第１のノードと前記第１の所定電圧の間に直列に結合される第５のペアのトランジスタであって、前記第５のペアのトランジスタの前記第２の電極が、前記第１の出力端子に結合されており、前記第５のペアのトランジスタのコントロール電極が、前記第３のノードに結合される第５のペアのトランジスタと、
第２の電極によって、前記第１のノードと前記第１の所定電圧の間に直列に結合される第６のペアのトランジスタであって、前記第６のペアのトランジスタの前記第２の電極が、前記第２の出力端子に結合されており、前記第６のペアのトランジスタのコントロール電極が、前記第２のノードに結合される第６のペアのトランジスタと、
第１のノードと第１の出力端子の間に結合され、コントロール電極が前記第２の出力端子に結合される第７のトランジスタと、
第１のノードと前記第２の出力端子の間に結合される第８のトランジスタであって、そのコントロール電極が前記第１の出力端子に結合される第８のトランジスタと、
第２の所定電圧と前記第１のノードの間に結合される第９のトランジスタと、
を備えることを特徴とする請求項２６記載の回路。 - 前記フィードバック回路が、フィードバック・コントロール信号を受け取るべく結合されるフィードバック・トランジスタを含むことを特徴とする請求項２７記載の回路。
- 前記プリスケーラが、
前記複数の第１のクロック信号の１つを受け取るべく結合される除算回路と、
直列に結合される複数のフリップフロップを含み、前記除算回路の出力信号を受け取るサンプラ回路であって、複数の第３のクロック信号を出力するサンプラ回路と、
前記第３の複数のクロック信号および選択信号を受け取るべく結合されるマルチプレクサであって、前記第２のクロック信号を出力するマルチプレクサと、
前記除算回路と前記マルチプレクサの間に結合されるカウンタ回路と、
を包含することを特徴とする請求項２４記載の回路。 - 前記除算回路がパルス‐スワロー除算回路を備えており、
前記サンプラ回路は、直列に結合される複数のフリップフロップを備えており、
前記複数のフリップフロップのそれぞれが、前記第１の複数のクロック信号の対応する１つを受け取り、前記第３の複数のクロック信号の１つを出力し、
第１のフリップフロップが前記除算回路の出力信号を受け取ることを特徴とする請求項２９記載の回路。 - 前記回路はさらに、
前記第２のクロック信号および基準クロック信号を受け取る位相検出器と、
前記位相検出器に結合されるチャージ・ポンプ回路と、
前記チャージ・ポンプに結合され、前記クロック・ジェネレータに向けて前記フィードバック・コントロール信号を出力するループ・フィルタと、
を包含することを特徴とする請求項２９記載の回路。 - 前記クロック・ジェネレータが電圧コントロール・オシレータ（ＶＣＯ）であって、前記第２のクロック信号が分周されたクロック信号であり、前記プリスケーラは前記ＶＣＯによって生成される位相ノイズ内の分数スパーを低減することを特徴とする請求項３１記載の回路。
- 前記回路が、単一チップ上に構成されるＣＭＯＳ回路であることを特徴とする請求項３２記載の回路。
- スレーブ・フィルタ・ブロックと、
前記スレーブ・フィルタ・ブロックにコントロール信号を出力するマスタ・フィルタ・ブロックとを備えており、
前記マスタ・フィルタ・ブロックは、
ハイパスフィルタおよびローパスフィルタを含み、前記ハイパスフィルタおよびローパスフィルタのそれぞれが前記コントロール信号を受け取る第１のフィルタと、
前記ハイパスフィルタに結合される第１の整流器と、
前記ローパスフィルタに結合される第２の整流器と、
前記第１および第２の整流器に結合され、前記コントロール信号を出力するコンバータとを備えている
同調回路。 - 前記コントロール信号の値が増加すると、前記ハイパスフィルタの出力信号の第１の振幅が減少し、かつ前記ローパスフィルタの出力信号の第２の振幅が増加することを特徴とする請求項３４記載の同調回路。
- 前記コントロール信号の値が、前記第１の振幅と前記第２の振幅が等しくなるまで調整されることを特徴とする請求項３５記載の同調回路。
- 前記第１のフィルタが、
第１および第２の出力端子において、第１のペアの出力信号を出力するべく直列に結合された第１および第２のトランスコンダクタンス増幅器（ＴＡ）と、
第３および第４の出力端子において、第２のペアの出力信号を出力するべく直列に結合された第３および第４のトランスコンダクタンス増幅器（ＴＡ）と、
を包含することを特徴とする請求項３４記載の同調回路。 - 前記第１のＴＡの第１および第２の入力が第１の所定基準信号を受け取り、前記第２のＴＡの第１の出力が、前記第２の出力端子、前記第１のＴＡの第２の出力、および前記第２のＴＡの第２の入力に結合されており、前記第２のＴＡの第２の出力が、第１の出力端子、前記第１のＴＡの第１の出力、および前記第２のＴＡの第１の入力に結合されていることを特徴とする請求項３７記載の同調回路。
- 前記第３のＴＡの第１および第２の入力が第２の所定基準信号を受け取り、前記第４のＴＡの第１の出力が、前記第４の出力端子、前記第３のＴＡの第２の出力、および前記第４のＴＡの第２の入力に結合されており、前記第４のＴＡの第２の出力が、前記第３の出力端子、前記第３のＴＡの第１の出力、および前記第４のＴＡの第１の入力に結合されていることを特徴とする請求項３８記載の同調回路。
- 前記第１から第４までのＴＡのコントロール端子が、前記コントロール信号を受け取ることを特徴とする請求項３９記載の同調回路。
- 前記同調回路はさらに、
前記第１および第２の出力端子と前記第２の基準信号の間に結合される第１および第２のキャパシタと、
それぞれ前記第３および第４の出力端子と第１の所定基準電圧の間に結合される第３および第４のキャパシタと、
を包含することを特徴とする請求項４０記載の同調回路。 - 前記第１の整流器が、
第１のノードと第１の所定電圧レベルの間に結合される第１および第２のトランジスタと、
第２の所定電圧レベルと前記第１のノードの間に結合される第３のトランジスタと、
前記第２の所定電圧レベルと前記第１の所定電圧レベルの間の、第２のノードにおいて直列に結合された第４および第５のトランジスタと、
それぞれ前記第１および第２のノードに結合された第１および第２の入力、および前記第５のトランジスタのコントロール電極に結合された出力を有する演算増幅器と、
を包含しており、前記第３および第４のトランジスタのコントロール電極が第３の所定電圧を受け取り、第１および第２のトランジスタのコントロール電極がそれぞれ第１および第２の入力信号を受け取ることを特徴とする請求項４１記載の同調回路。 - 前記コンバータが電圧‐電流コンバータであって、前記電圧‐電流コンバータは、
第２の所定電圧と第１の所定電圧の間に直列に結合される第１および第２のトランジスタと、
前記第２の所定電圧と前記第１の所定電圧の間の、前記コンバータの出力端子において直列に結合される第３および第４のトランジスタと、
前記第２の所定電圧と第１のノードの間において直列に結合される第５および第６のトランジスタと、
前記第２の所定電圧と前記第１のノードの間において直列に結合される第７および第８のトランジスタと、
前記第１のノードと前記第１の所定電圧の間に結合される電流ソースと、
を包含することを特徴とする請求項４１記載の同調回路。
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