JPH08250955A

JPH08250955A - 等化増幅回路

Info

Publication number: JPH08250955A
Application number: JP7074684A
Authority: JP
Inventors: Masaki Hirose; 正樹広瀬; Noboru Ishihara; 昇石原
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1995-03-08
Filing date: 1995-03-08
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】外部調整なしで直流オフセットをキャンセ
ルすること、および回路の低電圧化を実現すること。【構成】正相、逆相の信号入力を増幅するリミッタ
アンプ７と、該リミッタアンプで増幅された正相、逆相
の信号のそれぞれのピーク値を検出するピーク検出回路
９と、該ピーク検出回路で検出したそれぞれのピーク値
の差を元にして直流的な電位のオフセットをキャンセル
するオフセット補償回路１０とから構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、正相、逆相の信号に生
じている直流的なオフセットを減少させる等化増幅回路
に関するものである。

【０００２】

【従来の技術】図９は光受信回路に適用した従来の等化
増幅回路を説明するためのブロック図である。この従来
例では、到来する光信号が、受光ダイオード（ＰＤ）１
０１で受光されて電流信号に変換され、さらにプリアン
プ１０２で電圧信号に変換されると共に増幅され、等化
増幅回路１０３の入力端子１０４に入力する。

【０００３】この等化増幅回路１０３は、可変利得増幅
回路１０５と直流帰還回路１０６とから構成されてい
る。直流帰還回路１０６は、可変利得増幅回路１０５か
ら正相出力端子１０７、逆相出力端子１０８に出力する
正相出力信号、逆相出力信号を取り込んで、それらから
信号の直流レベルのオフセットおよび信号の大きさを検
出し、可変利得回路１０５のオフセット調整端子１０９
と利得調整端子１１０に各々帰還信号を出力する。これ
により、可変利得回路１０５は正相、逆相で直流オフセ
ットのない一定レベルの出力を得ることができる。

【０００４】いま、受光ダイオード１０１への入力信号
のレベルが、図１０に示すように、Ａ１→Ｂ１のように
変化したとき、プリアンプ１０２で増幅された信号、等
化増幅回路１０３で増幅された信号は、それぞれＡ２→
Ｂ２、Ａ３→Ｂ３のように変化する。このとき、出力端
子１０７、１０８に得られる電圧Ｖ０１、Ｖ０２におい
て直流レベル（電圧Ｖ０１、Ｖ０２の平均値）にΔＶof
f だけの変動が生じる。この直流オフセットΔＶoff を
補償しないと、信号Ｂ３に示すように、出力端子１０
７、１０８に得られる電圧の直流レベルが一致しなくな
る。

【０００５】そこで、従来の等化増幅回路１０３では、
直流帰還回路１０６で出力端子１０７、１０８に現れる
正相、逆相の直流レベルを検出して処理し、可変利得回
路１０５のオフセット調整端子１０９に帰還することに
よって、信号Ｂ４のように、直流レベルの一致した２相
信号を得ている。

【０００６】図１１は３個の差動回路で構成した上記可
変利得回路１０５の具体的な回路を示す図である。１１
１は高電位電源端子、１１２は低電位電源端子、１１
３、１１４は利得調整端子（１１０）、１１５は定電流
源である。また、Ｒ１０１〜Ｒ１０６は抵抗、Ｑ１０１
〜Ｑ１０６はバイポーラトランジスタである。

【０００７】この回路では、この利得調整端子１１３、
１１４間の電圧を調整することによって、利得を調整す
ることができる。

【０００８】

【発明が解決しようとする課題】しかし、上記した図９
の従来の等化増幅回路１０３では、出力信号のオフセッ
トをキャンセルするためには、直流帰還回路１０６で精
密な調整を行なう必要があり、そのため外付けの可変抵
抗などを用いなければならない。また、一定レベルの出
力電圧を得るためには、利得を調整する端子１１０にも
適切な電圧を帰還させなければならず、この調整にも外
付け部品が必要となる。この結果、回路の調整箇所が増
加するばかりか、外付け部品のために回路のサイズが増
加してしまうという問題がある。

【０００９】また、従来の等化増幅回路１０３では、直
流帰還回路１０６による利得調整とオフセット調整の２
つの帰還を必要とする。このことから、回路の動作が不
安定になるという問題もある。

【００１０】さらに、図１１に示す可変利得回路１０３
では、トランジスタＱ１０１〜１０６および定電流源１
１５に用いられるトランジスタによって、トランジスタ
の縦積み段数が３段必要となるため、電源端子１１１と
１１２との間の電位差、つまり電源電圧を小さくするこ
とは難しく、低消費電力化が困難となる。

【００１１】本発明は以上のような点に鑑みてなされた
ものであって、その目的は、外付けの調整部品を必要と
することなく、出力の直流レベルのオフセットをキャン
セルして一定レベルの出力電圧を得ることができ、しか
も回路の電源電圧を下げて低消費電力化が可能となった
等化増幅回路を提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
の第１の発明は、正相、逆相の信号を入力して増幅する
とともに一定レベル以上の信号に対してリミット動作を
行なうリミッタアンプと、該リミッタアンプで増幅され
た正相、逆相の信号のそれぞれのピーク値を検出するピ
ーク検出回路と、該ピーク検出回路で検出した上記それ
ぞれのピーク値の差を元にして上記リミッタアンプの出
力信号に生じている直流電位のオフセットをキャンセル
するオフセット補償回路とを具備するよう構成した。

【００１３】第２の発明は、上記第１の発明における等
化増幅回路を直列に複数段接続して等化増幅回路システ
ムとして構成した。

【００１４】第３の発明は上記第１の発明における等化
増幅回路の出力側、又は上記第２の発明における等化増
幅回路システムの出力側に、出力レベル「１」を第１の
入力範囲で保持し、出力レベル「０」を第２の入力範囲
で保持するヒステリシス特性を有するシュミットトリガ
回路を接続して構成した。

【００１５】

【作用】第１の発明では、オフセット補償回路が、自動
的に上記正相、逆相の直流的な電位の差であるオフセッ
トをキャンセルする。また、リミッタアンプが一定のレ
ベル以上の入力信号に対してリミット動作を行なうの
で、従来必要となっていた利得調整用の帰還回路が不要
となる。さらに、従来の可変利得回路を用いた等化増幅
回路と比較して縦積みのトランジスタの数を削減できる
ことから、低電源電圧での動作が可能となる。

【００１６】第２の発明では、等化増幅回路が多段接続
されることで、小レベル入力であっても一定レベルの信
号として出力することができ、またオフセット補償が多
段に渡って行なわれ、完全なオフセット補償が実現でき
る。

【００１７】第３の発明では、同一符号の信号が連続し
て到来した場合であっても、シュミットトリガ回路のヒ
ステリシス動作により、入力信号に対応した信号を正確
なレベルの信号「１」、「０」として出力させることが
できる。

【００１８】

【実施例】以下、本発明の実施例を説明する。図１はそ
の一実施例の等化増幅回路システムのブロック図であ
る。本実施例では、等化増幅回路１を複数段直列接続し
た構成とし、その終段に出力バッファ回路２を接続して
いる。３は正相入力端子、４は逆相入力端子、５は正相
出力端子、６は逆相出力端子である。

【００１９】等化増幅回路１は、入力端子３、４に入力
する信号を増幅するとともに一定以上のレベルの信号に
対してリミット動作を行なうリミッタアンプ７、出力バ
ッファ部８、リミッタアンプ７の正相、逆相の出力電圧
のピーク値を検出することで直流的なオフセット成分を
検出するピーク検出回路９、該ピーク検出回路９の出力
信号の差分によってオフセット補償信号を生成してリミ
ッタアンプ７の出力側に出力するオフセット補償回路１
０から構成されている。

【００２０】このような構成の等化増幅回路１を多段接
続することよって、直流オフセットはより小さくなり、
各段の等化増幅器回路１のリミッタアンプ７によりある
一定レベルの出力を得ることができる。

【００２１】図２は等化増幅回路１の具体的な回路を示
す図である。１１は高電位電源端子、１２は低電位電源
端子、１３は正相入力端子、１４は逆相入力端子、１５
は正相出力端子、１６は逆相出力端子である。

【００２２】リミッタアンプ７は、コレクタが各々負荷
抵抗Ｒ１、Ｒ２を介して高電位電源端子１１に接続さ
れ、ベースが各々入力端子１３、１４に接続され、エミ
ッタが共通接続された差動接続構成のトランジスタＱ
１、Ｑ２、およびそのトランジスタＱ１、Ｑ２のエミッ
タ共通接続点と低電位電源端子１２との間に接続された
定電流源１７から構成されている。

【００２３】ここでは、入力端子１３、１４に印加する
入力電圧が小さいレベルのときはこれを増幅してトラン
ジスタＱ１、Ｑ２のコレクタに出力するが、ある値を越
えるレベルの信号が入力すると出力電圧を定電流源１７
の電流値で決まるレベルに制限するリミット動作を行
い、増幅せずに一定レベルの信号を出力する。

【００２４】したがって、このようなリミッタアンプ７
を多段接続すれば、入力信号のレベルの変動にかかわら
ず常に一定レベルの信号を終段から出力することができ
る。この結果、従来の等化増幅回路１０３のように直流
帰還回路１０６による利得調整を行なうことなく、等化
増幅の機能を実現することができ、回路を簡略化できる
ようになる。

【００２５】ピーク検出回路９は、ベースが各々トラン
ジスタＱ１、Ｑ２のコレクタに接続され、コレクタが高
電位電源端子１１に接続されたトランジスタＱ３、Ｑ
４、およびそのトランジスタＱ３、Ｑ４のエミッタと低
電位電源端子１２との間に各々接続されたキャパシタＣ
１、Ｃ２から構成され、そのトランジスタＱ３、Ｑ４の
ベースに印加する電圧、つまり正相電圧、逆相電圧の各
々のピーク値に相当する電圧がキャパシタＣ１、Ｃ２に
保持される。

【００２６】オフセット補償回路１０は、コレクタが前
記トランジスタＱ１、Ｑ２のコレクタに接続され、ベー
スがトランジスタＱ３、Ｑ４のエミッタに接続され、エ
ミッタが共通接続された差動接続構成のトランジスタＱ
５、Ｑ６、およびその共通接続エミッタと低電位電源端
子１２との間に接続された定電流源１８から構成され、
前記キャパシタＣ１、Ｃ２に保持されている各々の電圧
に応じて、おのおのトランジスタＱ５、Ｑ６のコレクタ
電流を変化させる。

【００２７】出力バッファ部８は、ベースがトランジス
タＱ１のコレクタに接続され、コレクタが高電位電源端
子１１に接続されエミッタが定電流源１９を介して低電
位電源端子１２に接続されたトランジスタＱ７、および
ベースがトランジスタＱ２のコレクタに接続され、コレ
クタが高電位電源端子１１に接続されエミッタが定電流
源２０を介して低電位電源端子１２に接続されたトラン
ジスタＱ８から構成され、トランジスタＱ７のエミッタ
電流と定電流源１９の差電流が出力端子１５に流れ、ト
ランジスタＱ８のエミッタ電流と定電流源２０の差電流
が出力端子１６に流れる。

【００２８】いま、リミッタアンプ７において、トラン
ジスタＱ１のコレクタの直流電位がトランジスタＱ２の
それより高い状態を想定する。このとき、ピーク検出回
路９では、トランジスタＱ３のエミッタ電位がトランジ
スタＱ４のそれより高くなる。この結果、オフセット補
償回路１０では、トランジスタＱ５のベース電位がトラ
ンジスタＱ６のそれより高くなるため、トランジスタＱ
５のコレクタ電流がトランジスタＱ６のそれより多くな
る。よって、リミッタアンプ７のトランジスタＱ１のコ
レクタに接続された抵抗Ｒ１に流れる電流が、トランジ
スタＱ２のコレクタに接続された抵抗Ｒ２に流れる電流
よりも多くなるため、このトランジスタＱ１のコレクタ
電位が低下し、これによって直流オフセットがキャンセ
ルされるようになる。

【００２９】すなわち、ピーク検出回路９のキャパシタ
Ｃ１、Ｃ２に保持されたピーク値の差がオフセット成分
としてオフセット補償回路１０に供給されて、リミッタ
アンプ７の出力信号のオフセット補償が行なわれるので
ある。

【００３０】この図２に示した等化増幅回路１では、定
電流源１７〜２０に使用されるトランジスタを考慮して
も、縦積みのトランジスタ数が２段（トランジスタＱ３
−Ｑ５−定電流源１８を見れば３段であるが、Ｑ３はキ
ャパシタＣ１への電荷供給用であって、増幅段は実質２
段）で構成できるため、図１１に示した従来の等化増幅
回路１０３が増幅段を実質縦積み３段必要とする場合と
比較して、低電圧電源での動作が可能となる。なお、上
記ではバイポーラトランジスタで構成した例で説明した
が、他のタイプのトランジスタを用いても同様な機能を
実現することができることは勿論である。

【００３１】ところで、特にバイポーラトランジスタを
使用した場合には、オフセット補償回路１０のトランジ
スタＱ５、Ｑ６に供給するベース電流によって、ピーク
検出回路９のキャパシタＣ１、Ｃ２に蓄積されている電
荷が変化する。また、等化増幅回路１に同じ符号が連続
して入力されると、ピーク検出回路９の出力信号が、検
出したピーク値から徐々にずれていっていまう。

【００３２】すなわち、いま直流オフセットが補償され
ていて、トランジスタＱ１のコレクタ電圧Ｖ１１が
「１」（高電位、以下同じ）、トランジスタＱ２のコレ
クタ電位Ｖ１２が「０」（低電位、以下同じ）のレベル
が連続しているとすると、当初はピーク検出回路９のキ
ャパシタＣ１、Ｃ２が各々のピーク値を検出していてそ
の値に差がない（オフセット無し）が、上記した状態の
継続によって、キャパシタＣ２の電荷は「０」の連続に
よって徐々に減少し、トランジスタＱ６のベース電位が
トランジスタＱ５のそれに比べて低下するため、トラン
ジスタＱ６のコレクタに流れる電流が少なくなり、反対
にトランジスタＱ５のそれに流れる電流は多くなる。

【００３３】この結果、図３の（Ａ）に示すように、ト
ランジスタＱ１のコレクタの電位Ｖ１１は徐々に低下
し、トランジスタＱ２のコレクタＶ１２の電位は徐々に
上昇してゆく。これによって、オフセット補償回路１０
による直流オフセットが正確にキャンセルされなくなる
という問題が生じることなる。

【００３４】この問題を解決するためには、ピーク検出
回路９に用いられているキャパシタＣ１、Ｃ２の容量を
大きくすることより、減少する電荷の影響を少なくすれ
ば良い。しかし、半導体集積回路上での集積化が可能な
キャパシタの容量は限られているため、非常に長く同じ
符号が入力される場合には、外付け部品として大きな容
量のキャパシタを付加せざるを得なくなる。

【００３５】しかし、この問題は、図１に示した出力バ
ッファ回路２として、シュミットトリガ回路を用いるこ
とより解決することが可能であり、これによりキャパシ
タとして半導体集積回路上で実現可能な容量のもののみ
を用いることができる。

【００３６】図４はこのシュミットトリガ回路２０を示
す回路図である。２１は高電位電源端子、２２は低電位
電源端子、２３は正相入力端子、２４は逆相入力端子、
２５は正相出力端子、２６は逆相出力端子である。２７
はヒステリシス回路、２８は出力バッファ部である。

【００３７】ヒステリシス回路２７は、ベースが各々入
力端子２３、２４に接続され、エミッタが各々定電流源
２９、３０を介して低電位電源端子２２に接続されると
ともに相互のエミッタ間に抵抗Ｒ２１が接続され、コレ
クタが各々抵抗Ｒ２２、Ｒ２３、トランジスタＱ２１、
Ｑ２２を介して高電位電源端子２１に接続される差動接
続構成のトランジスタＱ２３、Ｑ２４を有する。また、
ベースが各々このトランジスタＱ２３、Ｑ２４のコレク
タに接続され、エミッタが定電流源３１を介して低電位
電源端子２２に接続され、コレクタが各々直列接続の抵
抗Ｒ２４とＲ２５、Ｒ２６とＲ２７を介して高電位電源
端子２１に接続される差動接続構成のトランジスタＱ２
５、Ｑ２６を有する。次段への出力はトランジスタＱ２
５、Ｑ２６のコレクタから出力されている。

【００３８】そして、トランジスタＱ２１がベースにト
ランジスタＱ２６のコレクタ電圧相当値を入力し増幅し
てトランジスタＱ２５のベースに帰還し、トランジスタ
Ｑ２２がベースにトランジスタＱ２５のコレクタ電圧相
当値を入力し増幅してトランジスタＱ２６のベースに帰
還することで、正帰還がかかるようになっている。

【００３９】出力バッファ部２８はトランジスタＱ２
７、Ｑ２８、定電流源３２、３３からなり、前述の出力
バッファ部８と同様である。

【００４０】このシュミットトリガ回路２０では、出力
端子２５に「０」、出力端子２６に「１」が出力されて
いる場合を想定すると、このとき出力端子２５は図５に
示すヒステリシス特性のａの状態に、出力端子２６は
ａ’の状態にある。このとき、トランジスタＱ２５、Ｑ
２６のコレクタ電位も各々「０」、「１」の状態であっ
て、これによりそのトランジスタＱ２５、Ｑ２６のベー
ス電位は反対に各々「１」、「０」の状態である。した
がって、入力端子２３、２４にはそれぞれ「０」、
「１」が入力され、トランジスタＱ２３はＯＦＦ、トラ
ンジスタＱ２４はＯＮの状態にある。

【００４１】ここから徐々に、入力端子２３の電位を
「０」→「１」に変化させ、入力端子２４の電位を
「１」→「０」に変化させていくと、トランジスタＱ２
３のコレクタ電流が徐々に増大し、トランジスタＱ２４
のコレクタ電流は徐々に減少してゆく。これによって、
トランジスタＱ２５のベース電位が徐々に低下し、トラ
ンジスタＱ２６のベース電位が徐々に上昇するが、この
トランジスタＱ２５とＱ２６はそのベース電位が逆にな
らない限り、トランジスタＱ２５のコレクタに大きな電
流が流れ、出力端子２５、２６の「０」、「１」の状態
は保たれる。これは図５のヒステリシス特性のｂ、ｂ’
の状態である。

【００４２】さらに入力端子２３の電位が上昇して、ト
ランジスタＱ２５、Ｑ２６のベース電位が逆転すると、
トランジスタＱ２６のコレクタ電流の方がトランジスタ
Ｑ２５のそれよりも多くなる。このとき、トランジスタ
Ｑ２１はそのベース電位が徐々に低下し、トランジスタ
Ｑ２５のベース電位をさらに低下させる正帰還動作がか
かり、さらにトランジスタＱ２６のコレクタに流れる電
流が増大する。これによって急激に出力端子２５の電位
が「１」→「０」に、トランジスタＱ２６の電位が
「０」→「１」に反転し（図５のｃ、ｃ’）、ヒステリ
シス動作が実現される。

【００４３】したがって、このシュミットトリガ回路２
０を図１に示した出力バッファ回路２と置換することに
より、そのヒステリシス回路２７によって、図３の
（Ａ）に示したように、「不感帯」を設けることができ
る。すなわち、点線で示した「１」レベルについては、
この「不感帯」の下限レベル以上の入力信号（第１の入
力範囲）ならすべて「１」として出力され、実線で示し
た「０」レベルについては、この「不感帯」の上限レベ
ル以下の入力信号（第２の入力範囲）ならすべて「０」
として出力されることなる。

【００４４】この結果、図３の（Ｂ）に示したように、
「１」、「０」の符号が連続して入力する場合であって
も、正相、逆相それぞれのレベルを一定に保つことがで
き、同符号が連続した場合に対する特性をさらに改善す
ることができる。

【００４５】また、このシュミットトリガ回路２０を出
力バッファ回路２として使用することによって、等化増
幅回路１の入力端子３、４に入力するノイズの影響も除
去できるとともに、波形の整形も可能となるという効果
がある。

【００４６】図６は以上説明した等化増幅回路１を光受
信回路４０に適用した例を示す回路ブロック図である。
この光受信回路４０は、光信号を受信し電流に変換する
受光ダイオード４１、受光ダイオード４１の出力電流を
電圧信号に変換するプリアンプ４２、および図２に示し
た等化増幅回路１を３段に縦続接続した等化増幅回路シ
ステム４３から構成されている。

【００４７】この図５に示す光受信回路４０では、使用
トランジスタとしてｆT ＝２０ＧＨｚ程度のシリコンバ
イポーラプロセスのものを想定し、２．５Ｇｂ／ｓの光
信号が受光ダイオード４１に入力されたとして、回路シ
ミュレーションを行なった。なお、プリアンプ４２の電
流−電圧変換利得を約６６ｄＢΩ、等化増幅回路１の抵
抗Ｒ１、Ｒ２＝４００Ω、キャパシタＣ１、Ｃ２＝１０
００ｐＦ、電流源１７〜２０の電流値＝１ｍＡ、高電位
電源端子１１の電圧＝０Ｖ、低電位電源端子１２の電圧
＝−３Ｖとした。

【００４８】図７はその回路シミュレーション結果の出
力波形を示すものである。受光ダイオード４１からプリ
アンプ４２に出力された電流Ｉinが電圧に変換されたと
き、そのプリアンプ４２の出力電圧Ｖ３１、Ｖ３２は各
々平均電圧が異なりその間には直流的なレベルのオフセ
ットが生じている。しかし、等化増幅回路システム４３
の出力電圧Ｖ４１、Ｖ４２をみると、その直流オフセッ
トがキャンセルされていることがわかる。この回路で
は、外付け部品による高精度の調整を加えることなく、
オフセット補償の機能が実現できている。

【００４９】図８は上記した回路シミュレーションの結
果の入出力特性を求めたもので、図６のプリアンプ４２
に入力された電流信号Ｉinの振幅の変化に対する等化増
幅回路システム４３の出力信号Ｖ４１、Ｖ４２の振幅
（Ｐ−Ｐ値）の変化の特性を示す図である。この図８の
入出力特性によれば、プリアンプ４２の電流信号Ｉinの
振幅が５０μＡのとき約７５０ｍＶの振幅を得ることが
でき、１００μＡ以上では入力信号振幅によらずほぼ８
００ｍＶの一定振幅を得ることができる。このように、
本実施例では、特に利得調整用の直流帰還回路を設ける
ことなく、等化増幅の機能を実現することができる。

【００５０】また、従来の回路構成では、図１１で説明
したように、可変利得増幅回路において定電流源１１５
で用いられるトランジスタを含めて縦積み３段のトラン
ジスタを必要とするので、これらと抵抗に係る電圧を考
慮すると、電源電圧３Ｖへの低電圧化は困難であった
が、本実施例では、上記の回路シミュレーションの結果
で示したように、３Ｖという低い電圧にもかかわらず、
等化増幅を行なって直流のオフセットをキャンセルする
ことができ、低消費電力化が可能となる。

【００５１】

【発明の効果】第１の発明によれば、直流的なオフセッ
トの生じている正相、逆相の入力信号を増幅するとき、
外部的な調整を加えることなく、その直流的なオフセッ
トを減少させることができ、且つ低電圧電源でも動作可
能であるので、低消費電力化が可能となるという効果を
奏する。

【００５２】また、第２の発明によれば、外部的な調整
を加える必要なくして、入力信号レベルの大小にかかわ
らず一定レベルの信号出力を得ることができ、しかもオ
フセット補償がほぼ完全に行なわれるという効果を奏す
る。

【００５３】さらに、第３の発明によれば、同一符号の
信号が連続して長期間入力する場合であっても、
「１」、「０」の正確なレベルの信号を出力させること
ができるという効果がある。

【００５４】さらに、第１〜３の発明によれば、特に外
部的な部品による調整を必要としないために、外部的な
部品点数を削減させることができ、回路の小型化が実現
できるという効果も奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の等化増幅回路を複数段直
列接続した等化増幅回路システムのブロック図である。

【図２】本発明の一実施例の等化増幅回路の具体的な
回路図である。

【図３】図２の等化増幅回路に同一符号の信号が連続
入力したときの信号波形図、およびそれを解決した信号
波形図である。

【図４】図１に示した等化増幅回路システムの出力バ
ッファ回路として使用するシュミットトリガ回路の回路
図である。

【図５】図４のシュミットトリガ回路の動作特性図で
ある。

【図６】本実施例の等化増幅回路システムを光受信回
路に適用したブロック図である。

【図７】図５の光受信回路の回路シミュレーションの
結果を示すタイムチャートである。

【図８】図５の光受信回路の回路シミュレーションの
結果を示す入出力特性図である。

【図９】従来の等化増幅回路のブロック図である。

【図１０】図９の等化増幅回路の動作説明図である。

【図１１】図９に示した等化増幅回路を構成する可変
利得回路の具体的な回路図である。

【符号の説明】

１：等化増幅回路、２：出力バッファ回路、３：正相入
力端子、４：逆相入力端子、５：正相出力端子、６：逆
相出力端子、７：リミッタアンプ、８：出力バッファ
部、９：ピーク検出回路、１０：オフセット補償回路、
１１：高電位電源端子、１２：低電位電源端子、１３：
正相入力端子、１４：逆相入力端子、１５：正相出力端
子、１６：逆相出力端子、１７〜２０：定電流源、２
０：シュミットトリガ回路、２１：高電位電源端子、２
２：低電位電源端子、２３：正相入力端子、２４：逆相
入力端子、２５：正相出力端子、２６：逆相出力端子、
２７：ヒステリシス回路、２８：出力バッファ部、２９
〜３３：定電流源、４０：光受信回路、４１：受光ダイ
オード、４２：プリアンプ、４３：等化増幅回路システ
ム、１００：光受信回路、１０１：受光ダイオード、１
０２：プリアンプ、１０３：等化増幅回路、１０４：入
力端子、１０５：可変利得回路、１０６：直流帰還回
路、１０７：正相出力端子、１０８：逆相出力端子、１
０９：オフセット調整端子、１１０：利得調整端子、１
１１：高電位電源端子、１１２：低電位電源端子、１１
３、１１４：利得調整端子、１１５：定電流源。

Claims

【特許請求の範囲】

【請求項１】正相、逆相の信号を入力して増幅するとと
もに一定レベル以上の信号に対してリミット動作を行な
うリミッタアンプと、該リミッタアンプで増幅された正
相、逆相の信号のそれぞれのピーク値を検出するピーク
検出回路と、該ピーク検出回路で検出した上記それぞれ
のピーク値の差を元にして上記リミッタアンプの出力信
号に生じている直流電位のオフセットをキャンセルする
オフセット補償回路とを具備することを特徴とする等化
増幅回路。
【請求項２】上記請求項１に記載の等化増幅回路を直列
に複数段接続して等化増幅回路システムとしたことを特
徴とする等化増幅回路。
【請求項３】上記請求項１に記載の等化増幅回路の出力
側、又は上記請求項２に記載の等化増幅回路システムの
出力側に、出力レベル「１」を第１の入力範囲で保持
し、出力レベル「０」を第２の入力範囲で保持するヒス
テリシス特性を有するシュミットトリガ回路を接続した
ことを特徴とする等化増幅回路。