JPH0474887B2

JPH0474887B2 -

Info

Publication number: JPH0474887B2
Application number: JP58020669A
Authority: JP
Priority date: 1983-02-10
Filing date: 1983-02-10
Publication date: 1992-11-27
Also published as: JPS59147517A

Description

【発明の詳細な説明】産業上の利用分野本発明は、直流オフセツト電圧の小さな振幅制
限回路に関する。

従来例の構成とその問題点従来、半導体集積回路（以下、ICという）で
用いられる振幅制限回路は、差動増幅器を多段に
縦続接続したものが広く知られている。その従来
例について、第１図を用いて説明する。

第１図に示されるように、従来の振幅制限回路
は、各コレクタに負荷抵抗R₃，R₄を有し、エミ
ツタが共通接続されたトランジスタQ₁，Q₂から
成る初段の差動増幅器イと、その出力端にレベル
シフト回路ロを接続し、その出力端に次段の差動
増幅器ハ、更に、その出力端にレベルシフト回路
ニを接続するというように、同一構成の差動増幅
器イ，ハを多段に縦続接続して構成される。レベ
ルシフト回路ロ及びニは、前段の差動増幅器イま
たはハの直流出力電圧と次段の差動増幅器ハまた
はホの入力バイアス電圧を合わせ込む為のもので
ある。

そして、初段の差動増幅器イの入力端は、抵抗
R₁，R₂を介して電圧源２２から同一のバイア
ス電圧が与えられ、信号源１からの入力電圧を増
幅し、最終段の差動増幅器ホの出力端OUTに振
幅制限された交流出力電圧が出力される。

この交流出力電圧は、最終段の差動増幅器ホの
電流源の電流値Ｉと抵抗R₆との積で決定され、
出力振幅の中心点となる直流動作出力電圧は、差
動増幅器ホの差動入力端の直流電圧のバランスに
よつて決定される。即ち、差動入力端の直流電圧
が互いに一致していれば、出力端OUTに出力オ
フセツト電圧が生じないが、差動入力端の直流電
圧にアンバランスが生じると、アンバランスとな
つた電圧を増幅して、出力端OUTに出力オフセ
ツト電圧が生じる。ここで、理想的な出力電圧の
中心点と実際の直流動作点との差を出力オフセツ
ト電圧という。

このような抵抗負荷の差動増幅器では、負荷抵
抗の抵抗値を大きくすると、寄生容量の影響で周
波数特性を悪化することが問題となることから、
１段当たりの利得を小さめに設定される。通常、
差動増幅器の１段当たりの利得は20dB前後に設
定される。ところが、入力信号電圧の可変に対し
て交流出力電圧が一定となる入力信号電圧の電圧
範囲、即ち、振幅制限範囲を広くとるには差動増
幅器の利得を大きくする必要があり、第１図に示
すように、低利得の差動増幅器を多段に縦続接続
して、高利得の振幅制限回路を実現する。

オフセツト電圧は、回路構成する素子のバラツ
キによつて左右され、同一の抵抗値で設計された
負荷抵抗R₃，R₄の相対バラツキ、トランジスタ
のベース・エミツタ間電圧V_BE1，V_BE2の相対バラ
ツキ等によつて決定される。

例えば、１段当たりの利得が30〜40dBの差動
増幅器を２段にして振幅制限回路を構成するので
あれば、初段の差動増幅器イが差動入力端子間に
生じるオフセツト電圧（V_BE1−V_BE2）を100倍程
度に増幅して次段に伝えることになるので、出力
オフセツト電圧は初段の差動増幅器イの入力オフ
セツト電圧（V_BE1−V_BE2）を利得Ｇ倍した値でほ
ぼ決定されることになる。ところが、前述した事
情で、第１図に示すように、低利得の差動増幅器
を多段に縦続接続すると、初段の差動増幅器イの
出力端において、初段イの出力オフセツト電圧が
次段ハの入力オフセツト電圧（V_BE5−V_BE6）に対
して10倍程度しか大きくできない。また、レベル
シフト回路ロを構成するトランジスタQ₃，Q₄の
ベース・エミツタ間電圧、ダイオードD₁，D₂の
順方向ダイオード電圧もトランジスタQ₅，Q₆と
同様にバラツキ、更に、負荷抵抗R₃，R₄の相対
バラツキが加算される。従つて、１段当たりの利
得が10倍程度では、次段ハの入力オフセツト電圧
（V_BE5−V_BE6）、レベルシフト回路ロのオフセツト
電圧、負荷抵抗R₃，R₄の相対バラツキ等を入力
換算したオフセツト電圧が入力オフセツト電圧
（V_BE1−V_BE2）と同程度となり、初段イと次段ハ
との段間で発生するオフセツト電圧が無視できな
い値となる。

発明の目的本発明は、上記の問題点を解消することを目的
とするものであり、直流オフセツト電圧の小さい
高利得の振幅制限回路を提供するものである。

発明の構成本発明は、要約すると、エミツタが共通接続さ
れた第１、第２のトランジスタ６，１２から成る
差動対トランジスタと、ベースが第１の抵抗２を
介して所定電位２２にバイアスされ、エミツタ出
力が第２の抵抗５を介して前記第１のトランジス
タ６のベースにバイアス電圧を与えるエミツタホ
ロワ用の第３のトランジスタ３と、ベースが第３
の抵抗２１を介して所定電位２２にバイアスさ
れ、エミツタ出力が第４の抵抗１８を介して前記
第２のトランジスタ１２のベースにバイアス電圧
を与えるエミツタホロワ用の第４のトランジスタ
２０と、第５のトランジスタ８をダイオード結合
した入力手段と、前記第５のトランジスタ８とミ
ラー結合されたミラー出力用の第６のトランジス
タ１３から成り、ダイオード７を介して前記第１
のトランジスタ６のコレクタ電流が入力され、こ
のコレクタ電流をミラー反転して前記第２のトラ
ンジスタ１２のコレクタに与える電源ミラー回路
と、前記第１、第２のトランジスタ６，１２のコ
レクタ間に接続されたダイオードの逆並列回路１
０，１１と、ベースが第５の抵抗１４を介して前
記第２のトランジスタ１２のコレクタに接続さ
れ、エミツタ出力から帰還用抵抗１５を介して前
記第２のトランジスタ１２のベースに負帰還する
エミツタホロア用の第７のトランジスタ１７とを
備えた振幅制限回路であり、この構成により、電流ミラー回路８，１３を負
荷回路とする差動増幅回路６，１２が高利得の増
幅段を成し、帰還用抵抗１５と第２の抵抗１８と
で構成される帰還回路でエミツタホロア用の第７
のトランジスタ１７のエミツタ出力から第２のト
ランジスタ１２のベースに負帰還すると、回路全
体の利得が帰還回路の帰還量で定められ、１段の
増幅器での振幅制限回路が可能となる。

そして、差動増幅回路６，１２が交流信号を増
幅すると、第２のトランジスタ１２のコレクタ電
位は、ダイオードの逆並列回路１０，１１の動作
によつて、第１のトランジスタ６のコレクタ電位
を中心に順方向ダイオード電圧で上下の振幅が制
限され、差動増幅回路６，１２の入力バイアスを
バランスさせることで動作点のオフセツトを排除
し、増幅段を増幅器１段での構成を可能とするこ
とで、デバイスのバラツキ要因を少なくし、オフ
セツト電圧のバラツキの小さい振幅制限回路が実
現できる。

実施例の説明以下、本発明の振幅制限回路に係る一実施例に
ついて、図面を用いて説明する。

第２図は、本発明の振幅制限回路に係る一実施
例の回路構成図である。

第２図において、１は入力信号源、２，５，１
８，２１はバイアス用の抵抗、３，２０はエミツ
タホロワ用のトランジスタ、６，１２は差動対を
構成するトランジスタ、７，１０，１１はダイオ
ード、８，１３は電流ミラー回路を構成するトラ
ンジスタ、１４，１５は抵抗、１７はエミツタホ
ロワ用のトランジスタ、４，９，１６，１９は電
流源、２２は直流電圧源、＋Ｖc.c.は電源電圧端子
である。

そして、本実施例は、エミツタが共通接続され
たトランジスタ６，１２から成る差動対トランジ
スタと、トランジスタ８をダイオード結合した入
力手段と、トランジスタ８とミラー結合されたミ
ラー出力用トランジスタ１３から成る電流ミラー
回路とで出力インピーダンスの大きい増幅段を構
成し、かつ、高インピーダンスのエミツタホロワ
用トランジスタ７でインピーダンス変換して出力
し、高利得の差動増幅器を構成する。、このよう
な増幅器の裸利得が１段当たり100dB前後の高利
得となる事は従来より知られている。そこで、出
力端子（トランジスタ１７のエミツタ）から帰還
用抵抗１５とバイアス用抵抗１８とで構成される
帰還回路を介して出力電圧の一部がトランジスタ
１２のベースに負帰還される構成にすることで、
回路全体の利得を帰還回路の抵抗分割比によつて
決定する。

回路全体を高利得にする場合、抵抗１８の抵抗
値を比較的小さな値に設定しなければ、抵抗１５
の値は抵抗分割比に合わせて極めて大きくする必
要があり、回路のIC化が困難となる。逆に、抵
抗１８の抵抗値を小さくすると、所定の入力バイ
アス電圧を与える電圧源の内部インピーダンスが
帰還回路の帰還量の設定に悪影響し、バイアス用
の抵抗５，１８のバランスをとつて、トランジス
タ６のベースに入力信号を直接入力すると、信号
源と内部入力のインピーダンスがミスマツチング
することがある。これらのことが、互いに相反す
る問題点となるが、直流電圧源２２に接続された
抵抗２，２１を介してベースバイアスしたエミツ
タホロワ用トランジスタ３，２０を活用し、低イ
ンピーダンスのエミツタから抵抗５，１８を介し
て差動対トランジスタのベースをバイアスするこ
とで、これらの問題点を解消している。

また、抵抗５は、トランジスタ１２のベース電
流によつて抵抗１８の電圧降下を補償するための
もので、抵抗１５と１８との並列抵抗値と等しい
値にすると、差動入力端のバランスが保たれる。
同様に、抵抗２，２１及び１４の抵抗値も等しく
するのが好ましい。

このような構成では、トランジスタ３のベース
又は、トランジスタ２０のベースのどちらからで
も交流入力信号を入力することが可能である。そ
して、差動増幅回路６，１２が交流信号を増幅す
ると、トランジスタ１２のコレクタ電位は、ダイ
オードの逆並列回路１０，１１の順方向ダイオー
ド電圧で交互に導通し、トランジスタ６のコレク
タ電位に相当する電位を中心に順方向ダイオード
電圧で上下の振幅が制限される。そして、差動対
トランジスタ６，１２の入力バイアスをバランス
させることで、直流動作点のオフセツトを排除
し、増幅段を増幅器１段での構成を可能にするこ
とで、デバイスのバラツキ要因を少なくし、オフ
セツト電圧のバラツキの小さい振幅制限回路が実
現できる。

発明の効果以上説明したように、本発明の振幅制限回路
は、増幅器１段の構成でデバイスのバラツキ要因
を少なくし、オフセツト電圧のバラツキの小さい
振幅制限回路が実現できる。

【図面の簡単な説明】

第１図は従来の振幅制限回路の回路構成図、第
２図は本発明の振幅制限回路に係る一実施例の回
路構成図である。１……入力信号源、２，５，１４，１５，１
８，２１……抵抗、３，６，８，１２，１３，１
７，２０……トランジスタ、７，１０，１１……
ダイオード、４，９，１６，１９……電流源、２
２……直流電圧源。

Claims

【特許請求の範囲】１エミツタが共通接続された第１、第２のトラ
ンジスタから成る差動対トランジスタと、ベースが第１の抵抗を介して所定電位にバイア
スされ、エミツタ出力が第２の抵抗を介して前記
第１のトランジスタのベースにバイアス電圧を与
えるエミツタホロワ用の第３のトランジスタと、ベースが第３の抵抗を介して所定電位にバイア
スされ、エミツタ出力が第４の抵抗を介して前記
第２のトランジスタのベースにバイアス電圧を与
えるエミツタホロワ用の第４のトランジスタと、第５のトランジスタをダイオード結合した入力
手段と、前記第５のトランジスタとミラー結合さ
れたミラー出力用の第６のトランジスタから成
り、ダイオードを介して前記第１のトランジスタ
のコレクタ電流が入力され、このコレクタ電流を
ミラー反転して前記第２のトランジスタのコレク
タに与える電源ミラー回路と、前記第１、第２のトランジスタのコレクタ間に
接続されたダイオードの逆並列回路と、ベースが第５の抵抗を介して前記第２のトラン
ジスタのコレクタに接続され、エミツタ出力から
帰還用抵抗を介して前記第２のトランジスタのベ
ースに負帰還するエミツタホロア用の第７のトラ
ンジスタとを備えた振幅制限回路。