WO2017154191A1 - 分周回路、デマルチプレクサ回路、及び半導体集積回路 - Google Patents

分周回路、デマルチプレクサ回路、及び半導体集積回路 Download PDF

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WO2017154191A1
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clock signal
signal
circuit
divided clock
divided
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達哉 坂江
英樹 加納
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株式会社ソシオネクスト
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K—PULSE TECHNIQUE
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    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Definitions

  • the present invention relates to a frequency divider circuit, a demultiplexer circuit, and a semiconductor integrated circuit.
  • the frequency dividing circuit divides the input clock signal by N and outputs a clock signal having a period N times (frequency is 1 / N times).
  • FIG. 7 is a diagram illustrating a configuration example of the frequency dividing circuit.
  • FIG. 7 shows an example of a frequency dividing circuit that divides an input clock signal ICK by 2 and outputs a frequency-divided clock signal OCK having a double cycle.
  • the D flip-flop circuit 701 includes a D flip-flop circuit composed of two D latch circuits 701 and 702, and an inverter 703.
  • the frequency divider shown in FIG. The output of the D latch circuit 701 is input to the D latch circuit 702, and the output of the D latch circuit 702 is input to the D latch circuit 701 through the inverter 703.
  • the output of the D latch circuit 702 is output as the divided clock signal OCK.
  • Each of the D latch circuits 701 and 702 is driven by a clock signal ICK.
  • the clock input is active (true)
  • the data (signal) input is transmitted to the output
  • the clock input is inactive (false)
  • the output state is changed. Hold. That is, in FIG. 7, when the clock signal ICK is at a low level, the D latch circuit 701 transmits the data input to the output, and the D latch circuit 702 holds the output.
  • the clock signal ICK is at a high level
  • the D latch circuit 701 holds the output, and the D latch circuit 702 transmits the data input to the output.
  • the phase relationship between the divided clock signal OCKI and the divided clock signal OCKQ obtained by dividing the clock signal ICKI and the clock signal ICKQ having a phase difference of 90 degrees is the phase relationship shown in FIG. 8A. Or the phase relationship shown in FIG. 8B.
  • the divided clock signal OCKI rises after the divided clock signal OCKI rises
  • the divided clock signal OCQQ falls after the divided clock signal OCKI falls.
  • the divided clock signal OCCK falls after the divided clock signal OCKI rises
  • the divided clock signal OCQ rises after the divided clock signal OCKI falls. That is, the phase relationship may be the same between the input and the output, or the phase relationship may be opposite between the input and the output.
  • a clock generator that divides a single clock signal by a plurality of divider circuits and generates a plurality of divided clock signals having the same phase
  • the phase between the divided clock signals output from the plurality of divider circuits When a mismatch is detected, a clock generator that makes it possible to match the phases of the divided clock signals by forcing the internal states of all the frequency dividers to the same state at the same time and forcing them to match is proposed.
  • Patent Document 1 Also, there has been proposed a method of dividing a phase difference pulse signal for dividing an input phase difference pulse signal composed of two input pulse train signals to generate two output pulse train signals having the same phase relationship with a longer period.
  • An object of the present invention is to provide a frequency dividing circuit capable of generating a frequency-divided clock signal having a desired phase relationship based on a plurality of clock signals having a phase difference.
  • the frequency divider circuit includes a first frequency divider section that divides a first clock signal to generate a first frequency-divided clock signal, and a first frequency at the same frequency as the first clock signal.
  • a second frequency dividing circuit section that divides a second clock signal having a phase difference to generate a second divided clock signal, and between the first divided clock signal and the second divided clock signal
  • a selection circuit that selects and outputs one of the second divided clock signal generated by the second divider circuit unit and the inverted signal of the second divided clock signal.
  • the selection circuit includes the second divided clock signal and the second divided clock signal based on the phase relationship between the first divided clock signal and the second divided clock signal detected by the detection circuit. Select one of the inverted signals.
  • the disclosed frequency dividing circuit includes a second divided clock signal and an inverted signal of the second divided clock signal based on a phase relationship between the first divided clock signal and the second divided clock signal. By selecting and outputting one of these, it is possible to generate and output a divided clock signal based on the second clock signal having a desired phase relationship with respect to the first divided clock signal.
  • FIG. 1 is a diagram illustrating a configuration example of a frequency dividing circuit according to an embodiment of the present invention.
  • FIG. 2A is a diagram illustrating an operation example of the monitor circuit in the present embodiment.
  • FIG. 2B is a diagram illustrating an operation example of the monitor circuit in the present embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the selection circuit in the present embodiment.
  • FIG. 4 is a diagram illustrating an operation example of the frequency dividing circuit in the present embodiment.
  • FIG. 5 is a diagram illustrating a configuration example of the demultiplexer circuit according to the embodiment of the present invention.
  • FIG. 6 is a diagram showing a configuration example of the semiconductor integrated circuit in the embodiment of the present invention.
  • FIG. 7 is a diagram illustrating a configuration example of the frequency dividing circuit.
  • FIG. 8A is a diagram illustrating an operation example of the frequency dividing circuit illustrated in FIG. 7.
  • FIG. 8B is a diagram illustrating an operation example of the frequency dividing circuit illustrated
  • FIG. 1 is a diagram illustrating a configuration example of a frequency dividing circuit according to an embodiment of the present invention.
  • the frequency dividing circuit in the present embodiment includes a first frequency dividing circuit 10, a second frequency dividing circuit 20, a monitor circuit 30, a first selection circuit 40, and a second selection circuit 50.
  • the first frequency dividing circuit 10 receives the clock signal ICKI and divides the input clock signal ICKI to generate the divided clock signals WCKI and WCKIX.
  • the frequency-divided clock signals WCKI and WCKIX are differential signals whose phases are inverted from each other.
  • the first frequency dividing circuit 10 includes two D latch circuits 11 and 12 constituting a D flip-flop circuit.
  • the D latch circuits 11 and 12 have a data input and a data output in a differential configuration.
  • the positive side data output WCKIQ of the D latch circuit 11 is input to the positive side data input of the D latch circuit 12, and the negative side data output WCKIQX of the D latch circuit 11 is input to the negative side data input of the D latch circuit 12. Is done.
  • the positive data output WCKI of the D latch circuit 12 is input to the negative data input of the D latch circuit 11, and the negative data output WCKIX of the D latch circuit 12 is input to the positive data input of the D latch circuit 11. Is input.
  • Each of the D latch circuits 11 and 12 is driven by a clock signal ICKI.
  • the clock input is active (true)
  • the data (signal) input is transmitted to the output.
  • the clock input is inactive (false)
  • the output state is changed. Hold. That is, in the first frequency dividing circuit 10, when the clock signal ICKI is at a low level, the D latch circuit 11 transmits the data input to the data output, and the D latch circuit 12 holds the data output.
  • the clock signal ICKI is at a high level
  • the D latch circuit 11 holds the data output, and the D latch circuit 12 transmits the data input to the data output.
  • the data outputs WCKI and WCKIX of the D latch circuit 12 as the frequency-divided clock signal are inverted.
  • a divided clock signal WCKI obtained by dividing the input clock signal ICKI by 2 and a divided clock signal WCKIX that is an inverted signal of the divided clock signal WCKI are generated.
  • the second frequency dividing circuit 20 receives the clock signal ICKQ and divides the input clock signal ICKQ to generate the divided clock signals WCKQ and WCKQX.
  • the frequency-divided clock signals WCKQ and WCKQX are differential signals whose phases are inverted from each other.
  • the clock signal ICKQ is a clock signal having the same frequency and a constant phase difference with respect to the clock signal ICKQ.
  • the clock signal ICKQ is a clock signal whose phase is delayed by 90 degrees from the clock signal ICKI. To do.
  • the second frequency dividing circuit 20 has two D latch circuits 21 and 22 constituting a D flip-flop circuit.
  • the D latch circuits 21 and 22 have a differential configuration for data input and data output.
  • the positive side data output WCKQQ of the D latch circuit 21 is input to the positive side data input of the D latch circuit 22, and the negative side data output WCKQQX of the D latch circuit 21 is input to the negative side data input of the D latch circuit 22. Is done.
  • the positive data output WCKQ of the D latch circuit 22 is input to the negative data input of the D latch circuit 21, and the negative data output WCKQX of the D latch circuit 22 is input to the positive data input of the D latch circuit 21. Is input.
  • Each of the D latch circuits 21 and 22 is driven by the clock signal ICKQ.
  • the clock input is active (true)
  • the data (signal) input is transmitted to the output
  • the clock input is inactive (false)
  • the output state is changed. Hold. That is, in the second frequency dividing circuit 20, when the clock signal ICKQ is at a low level, the D latch circuit 21 transmits the data input to the data output, and the D latch circuit 22 holds the data output.
  • the clock signal ICKQ is at a high level
  • the D latch circuit 21 holds the data output, and the D latch circuit 22 transmits the data input to the data output.
  • the second frequency dividing circuit 20 every time the clock signal ICKQ rises (changes from low level to high level), the data outputs WCKQ and WCKQX of the D latch circuit 22 as frequency divided clock signals are inverted. As a result, a divided clock signal WCKQ obtained by dividing the input clock signal ICKQ by two and a divided clock signal WCKQX which is an inverted signal of the divided clock signal WCKQ are generated.
  • the monitor circuit 30 detects the phase relationship between the divided clock signal WCKI generated by the first divider circuit 10 and the divided clock signal WCKQ generated by the second divider circuit 20.
  • the monitor circuit 30 outputs a monitor signal MONOUT indicating the phase relationship between the divided clock signal WCKI and the divided clock signal WCKQ according to the detected phase relationship.
  • the monitor circuit 30 has two D latch circuits 31 and 32.
  • the frequency-divided clock signal WCKI generated by the first frequency divider circuit 10 is input to the data input of the D latch circuit 31, and the data output of the D latch circuit 31 is input to the data input of the D latch circuit 32.
  • the data output of the D latch circuit 32 is output as the monitor signal MONOUT.
  • Each of the D latch circuits 31 and 32 is driven by the data output WCKQQ on the positive side of the D latch circuit 21 included in the second frequency divider circuit 20.
  • the data output WCKQQ as the clock input is active (true)
  • the data ( Signal) input is transmitted to the output, and the output state is maintained when the clock input is inactive (false). That is, in the monitor circuit 30, when the data output WCKQQ is at a low level, the D latch circuit 31 transmits the data input to the data output, and the D latch circuit 32 holds the data output.
  • the D latch circuit 31 holds the data output, and the D latch circuit 32 transmits the data input to the data output.
  • the monitor circuit 30 when the phase relationship between the divided clock signal WCKI and the data output WCKQQ is as shown in FIG. 2A, the monitor signal MONOUT becomes high level.
  • the divided clock signal WCKI and the data output WCKQQ have a phase relationship as shown in FIG. 2A, the divided clock signal WCKI generated by the first divider circuit 10 and the amount generated by the second divider circuit 20
  • the phase relationship between the peripheral clock signal WCKQ is opposite to the phase relationship between the clock signal ICKI and the clock signal ICKQ.
  • the divided clock signal WCKQ is advanced in phase from the divided clock signal WCKI.
  • the monitor circuit 30 is high when the phase relationship between the divided clock signal WCKI and the divided clock signal WCKQ is opposite to the phase relationship between the clock signal ICKI and the clock signal ICKQ.
  • Monitor signal MONOUT is output.
  • the monitor signal MONOUT is at a low level.
  • the divided clock signal WCKI and the data output WCKQQ have a phase relationship as shown in FIG. 2B, the divided clock signal WCKI generated by the first divider circuit 10 and the amount generated by the second divider circuit 20
  • the phase relationship between the peripheral clock signal WCKQ is the same as the phase relationship between the clock signal ICKI and the clock signal ICKQ. That is, the divided clock signal WCKQ is delayed in phase from the divided clock signal WCKI.
  • the monitor circuit 30 has a low level. Monitor signal MONOUT is output.
  • the first selection circuit 40 receives the divided clock signal WCKI generated by the first divider circuit 10 and the divided clock signal WCKIX that is an inverted signal thereof.
  • the first selection circuit 40 outputs one of the divided clock signal WCKI and the divided clock signal WCKIX as the divided clock signal OCKI according to the input selection signal, and the divided clock signal WCKI and the divided clock signal.
  • the other of WCKIX is output as the divided clock signal OCKIX.
  • the selection signal input to the first selection circuit 40 is at a low level, and the first selection circuit 40 always outputs the divided clock signal WCKI as the divided clock signal OCKI.
  • the divided clock signal WCKIX is output as the divided clock signal OCKIX.
  • the first selection circuit 40 since the selection of the output of the first selection circuit 40 is fixed, the first selection circuit 40 may not be provided functionally, but the first selection circuit 40, and the transmission path of each divided clock signal has the same circuit configuration, the transmission characteristics such as delay and load can be made uniform.
  • the second selection circuit 50 receives the divided clock signal WCKQ generated by the second divider circuit 20 and the divided clock signal WCKIQ that is an inverted signal thereof.
  • the second selection circuit 50 outputs one of the divided clock signal WCKQ and the divided clock signal WCKQX as the divided clock signal OCKQ in response to the monitor signal MONOUT input as the selection signal, and the divided clock signal WCKQ and The other of the divided clock signal WCKQX is output as the divided clock signal OCKQX.
  • FIG. 3 is a diagram illustrating a configuration example of the second selection circuit 50.
  • the second selection circuit 50 includes switches 51, 52, 53, 54 and an inverter 55.
  • a switch 51 is disposed between the signal line of the divided clock signal WCKQ and the signal line of the divided clock signal OCKQ
  • the switch 52 is provided between the signal line of the divided clock signal WCKQX and the signal line of the divided clock signal OCKQX. Is placed.
  • a switch 53 is arranged between the signal line of the divided clock signal WCKQ and the signal line of the divided clock signal OCKQX, and between the signal line of the divided clock signal WCKQX and the signal line of the divided clock signal OCKQ.
  • a switch 54 is arranged.
  • the switches 51 and 52 are controlled by the monitor signal MONOUT supplied via the inverter 55, and the switches 53 and 54 are controlled by the monitor signal MONOUT. Specifically, the switches 51 and 52 are in a conductive state (closed state) when the monitor signal MONOUT is at a low level, and are in a non-conductive state (open state) when the monitor signal MONOUT is at a high level. On the other hand, the switches 53 and 54 are in a conductive state (closed state) when the monitor signal MONOUT is at a high level, and are in a non-conductive state (open state) when the monitor signal MONOUT is at a low level.
  • the second selection circuit 50 outputs the divided clock signal WCKQ as the divided clock signal OCKQ and the divided clock signal WCKQX when the monitor signal MONOUT input as the selection signal is at the low level. Output as signal OCKQX. Further, when the monitor signal MONOUT is at a high level, the second selection circuit 50 outputs the divided clock signal WCKQX as the divided clock signal OCKQ and outputs the divided clock signal WCKQ as the divided clock signal OCKQX.
  • the monitor signal MONOUT is at a low level, that is, the divided clock signal WCKI generated by the first divider circuit 10 and the divider generated by the second divider circuit 20.
  • the divided clock signal WCKQ is output as the divided clock signal OCKQ.
  • the monitor signal MONOUT is at a high level, that is, the phase relationship between the divided clock signal WCKI generated by the first divider circuit 10 and the divided clock signal WCKQ generated by the second divider circuit 20 is
  • the divided clock signal WCKQX that is an inverted signal of the divided clock signal WCKQ is output as the divided clock signal OCKQ.
  • the phase relationship between the divided clock signal WCKI generated by the first divider circuit 10 and the divided clock signal WCKQ generated by the second divider circuit 20 is It is assumed that the phase relationship between the clock signal ICKI and the clock signal ICKQ is the same, and the divided clock signal WCKQ is output as the divided clock signal OCKQ. That is, the divided clock signal WCKQ is output as the divided clock signal OCKQ so that the phase relationship with respect to the divided clock signal OCKI is the same as the phase relationship between the clock signal ICKI and the clock signal ICKQ. .
  • the phase relationship between the divided clock signal WCKI and the divided clock signal WCKQ is between the clock signal ICKI and the clock signal ICKQ.
  • the monitor signal MONOUT changes to a high level, and a divided clock signal WCKQX that is an inverted signal of the divided clock signal WCKQ is output as the divided clock signal OCKQ. That is, the divided clock signal WCKQX, which is an inverted signal of the divided clock signal WCKQ, is divided so that the phase relationship with respect to the divided clock signal OCKI is the same as the phase relationship between the clock signal ICKI and the clock signal ICKQ. Output as the clock signal OCKQ.
  • the frequency-divided clock signal generated by the first frequency-dividing circuit 10 and the frequency-divided clock signal generated by the second frequency-dividing circuit 20 The clock signal ICKI and the clock signal ICKQ that are input by selectively outputting one of the non-inverted and inverted frequency-divided clock signals generated by the second frequency divider circuit 20 in accordance with the phase relationship between It is possible to output the divided clock signal OCKI and the divided clock signal OCKQ having the same phase relationship as that of For example, even when the phase relationship between the divided clock signal OCKI and the divided clock signal OCCKQ changes to a state different from the desired phase relationship due to instability of the clock signal, the desired phase relationship is obtained. Can be repaired automatically.
  • the present embodiment is not limited to this, and the phase relationship opposite to the phase relationship between the input clock signal ICKI and the clock signal ICKQ can be obtained by appropriately changing the configuration of the second selection circuit 50 and the like. It is also possible to output the divided clock signal OCKI and the divided clock signal OCQQ.
  • a demultiplexer circuit is one of the circuits to which the frequency divider circuit in the present embodiment described above is applied.
  • the demultiplexer circuit is a circuit that converts a serial data signal into a parallel data signal, and a frequency-divided clock signal is used for serial-parallel conversion.
  • not only a single clock signal but also a plurality of clock signals having a constant phase difference are used in order to increase the transmission speed and perform boundary detection for reproduction clock control.
  • FIG. 5 is a diagram showing a configuration example of the demultiplexer circuit in the present embodiment.
  • the data signal IDT0 is obtained from the serial data signal using the clock signal IDTCLK, and the inverted signal of the clock signal IDTCLK (clock signal having a phase difference of 180 degrees).
  • the data signal IDT1 is acquired using Further, it is assumed that the boundary signal IBD0 is acquired from the serial data signal using the clock signal IBDCLK, and the boundary signal IBD1 is acquired using the inverted signal of the clock signal IBDCLK (clock signal having a phase difference of 180 degrees).
  • the clock signal IBDCLK has a phase difference of 90 degrees with respect to the clock signal IDTCLK and is delayed in phase from the clock signal IDTCLK.
  • the frequency dividing circuit 101 receives the clock signal IDTCLK and generates a divided clock signal obtained by dividing the clock signal IDTCLK by two.
  • the frequency dividing circuit 101 has a configuration corresponding to the first frequency dividing circuit 10 and the first selection circuit 40 in the frequency dividing circuit shown in FIG.
  • the frequency dividing circuit 102 generates a frequency-divided clock signal obtained by dividing the frequency-divided clock signal generated by the frequency-dividing circuit 101 by 2
  • the frequency-dividing circuit 103 receives the frequency-divided clock signal generated by the frequency-dividing circuit 102.
  • a divided clock signal divided by two is generated.
  • the output of the frequency dividing circuit 103 is output as a divided clock ODTCLK together with the parallel output data signal ODT ⁇ 15: 0> and the output boundary signal OBD ⁇ 15: 0>.
  • the frequency dividing circuit 104 receives the clock signal IBDCLK, and generates a divided clock signal obtained by dividing the clock signal IBDCLK by two.
  • the frequency dividing circuit 104 has a configuration corresponding to the second frequency dividing circuit 20, the monitor circuit 30, and the second selection circuit 50 in the frequency dividing circuit shown in FIG.
  • Dividing circuit 104 divides clock signal IBDCLK by two so that the phase relationship with respect to the divided clock signal generated by dividing circuit 101 is the same as the phase relationship between clock signal IDTCLK and clock signal IBDCLK. One of the divided clock signal and its inverted signal is selected and output.
  • the demultiplexer 105 converts a 2-bit data signal composed of the data signal IDT0 and the data signal IDT1 into a 4-bit data signal using the frequency-divided clock signal generated by the frequency-dividing circuit 101.
  • the demultiplexer 106 converts the 4-bit width data signal output from the demultiplexer 105 into an 8-bit width data signal using the frequency-divided clock signal generated by the frequency dividing circuit 102.
  • the demultiplexer 107 converts the 8-bit width data signal output from the demultiplexer 106 into a 16-bit width data signal using the frequency-divided clock signal generated by the frequency dividing circuit 103.
  • the buffer 108 outputs the 16-bit data signal output from the demultiplexer 107 as a parallel output data signal ODT ⁇ 15: 0>.
  • the demultiplexer 109 converts the 2-bit boundary signal composed of the boundary signal IBD0 and the boundary signal IBD1 into a 4-bit width boundary signal using the frequency-divided clock signal generated by the frequency divider circuit 104. As described above, the demultiplexer 109 performs data conversion using the divided clock signal obtained by dividing the clock signal IBDCLK, thereby ensuring a timing margin.
  • the demultiplexer 110 converts the 4-bit width boundary signal output from the demultiplexer 109 into an 8-bit width boundary signal using the frequency-divided clock signal generated by the frequency dividing circuit 102.
  • the demultiplexer 111 converts the 8-bit width boundary signal output from the demultiplexer 110 into a 16-bit width boundary signal using the divided clock signal generated by the frequency dividing circuit 103.
  • the buffer 112 outputs the 16-bit boundary signal output from the demultiplexer 111 as a parallel output boundary signal OBD ⁇ 15: 0>.
  • the demultiplexer 109 performs data conversion using the frequency-divided clock signal obtained by frequency-dividing the clock signal IBDCLK having a certain phase difference with respect to the clock signal IDTCLK.
  • data conversion can be performed using a divided clock signal having an appropriate phase relationship.
  • FIG. 6 is a diagram illustrating a configuration example of the semiconductor integrated circuit according to the present embodiment.
  • the semiconductor integrated circuit 201 in this embodiment includes a receiving circuit 202 having a function of a deserializer circuit that converts an input serial signal into a parallel signal, a logic circuit that receives a parallel signal (data) from the receiving circuit 202, and performs a processing operation. Internal circuit 211.
  • the receiving circuit 202 includes a front end unit 203, a clock data recovery circuit 207, and a clock generation unit 208.
  • the front end unit 203 includes a differential buffer 204, a comparator (comparator) 205, and a demultiplexer circuit 206.
  • the differential buffer 204 receives differential input serial signals RXIN and RXINX transmitted through a transmission path or the like.
  • the comparator 205 determines the sign (data) of the input serial signal.
  • the demultiplexer circuit 206 is, for example, the demultiplexer circuit shown in FIG. 5, performs serial-parallel conversion on the output of the comparator 205, and outputs a parallel data signal DT, a boundary signal BD, and a reception data clock signal. .
  • the parallel data signal DT and the reception data clock signal output from the demultiplexer circuit 206 are output to the internal circuit 211 as the reception data signal RXOUT and the reception clock signal RXCLK.
  • the clock data recovery circuit 207 appropriately controls the phase of the internal clock signal output from the clock generation unit 208 based on the received signal.
  • the clock data recovery circuit 207 is based on the data signal DT and the boundary signal BD output from the demultiplexer circuit 206, and the phase of the internal clock signal output from the clock generation unit 208 is advanced or delayed with respect to the input serial signal. It is determined whether or not. Also, the clock data recovery circuit 207 generates and outputs a phase adjustment code for advancing or delaying the phase of the internal clock signal according to the determination result.
  • the clock generation unit 208 includes a clock generator 209 and a phase interpolation circuit 210.
  • the clock generator 209 generates a reference clock signal and supplies it to the phase interpolation circuit 210.
  • the phase interpolation circuit 210 controls the phase of the reference clock signal supplied from the clock generator 209 in accordance with the phase adjustment code from the clock data recovery circuit 207, and supplies the internal clock signal to the comparator 205 and the demultiplexer circuit 206. Output.
  • the comparator 205 samples the input serial signal at an appropriate timing, and the demultiplexer circuit 206 performs serial-parallel conversion.
  • the reception data signal RXOUT output from the reception circuit 202 is taken into the internal circuit 209 by the flip-flop 212 operating with the reception clock signal RXCLK, and is processed.
  • the second divided clock signal and the second divided clock are based on the phase relationship between the first divided clock signal and the second divided clock signal. Select and output one of the inverted signals. Accordingly, the second divided clock signal and the inverted signal of the second divided clock signal can be appropriately selected and output so as to maintain a desired phase relationship with respect to the first divided clock signal. it can.

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Abstract

第１のクロック信号を分周して第１の分周クロック信号を生成する第１の分周回路部（１０）と、第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を分周して第２の分周クロック信号を生成する第２の分周回路部（２０）と、第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係を検出する検出回路（３０）と、第２の分周回路部により生成される第２の分周クロック信号及び第２の分周クロック信号の反転信号の一方を選択し出力する選択回路（５０）とを有する。選択回路が、検出回路により検出された第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係に基づいて、第２の分周クロック信号及び第２の分周クロック信号の反転信号の一方を選択し出力することで、第１の分周クロック信号に対して所望の位相関係を保持した、第２のクロック信号に基づく分周クロック信号を生成し出力することを可能にする。

Description

分周回路、デマルチプレクサ回路、及び半導体集積回路
　本発明は、分周回路、デマルチプレクサ回路、及び半導体集積回路に関する。
　分周回路は、入力されるクロック信号をＮ分周し、Ｎ倍の周期を有する（周波数が１／Ｎ倍の）クロック信号を出力する。図７は、分周回路の構成例を示す図である。図７には、入力されるクロック信号ＩＣＫを２分周し、２倍の周期を有する分周クロック信号ＯＣＫを出力する分周回路を一例として示している。
　図７に示す分周回路は、２つのＤラッチ回路７０１、７０２で構成されるＤフリップフロップ回路、及びインバータ７０３を有する。Ｄラッチ回路７０１の出力がＤラッチ回路７０２に入力され、Ｄラッチ回路７０２の出力がインバータ７０３を介してＤラッチ回路７０１に入力される。また、Ｄラッチ回路７０２の出力が分周クロック信号ＯＣＫとして出力される。
　Ｄラッチ回路７０１、７０２の各々は、クロック信号ＩＣＫにより駆動され、クロック入力がアクティブ（真）のときにはデータ（信号）入力を出力に伝達させ、クロック入力がインアクティブ（偽）のときには出力状態を保持する。すなわち、図７において、クロック信号ＩＣＫがローレベルのとき、Ｄラッチ回路７０１はデータ入力を出力に伝達させ、Ｄラッチ回路７０２は出力を保持する。また、クロック信号ＩＣＫがハイレベルのとき、Ｄラッチ回路７０１は出力を保持し、Ｄラッチ回路７０２はデータ入力を出力に伝達させる。
　したがって、図７に示す分周回路では、クロック信号ＩＣＫが立ち上がる（ローレベルからハイレベルに変化する）毎に、分周クロック信号ＯＣＫとして出力されるＤラッチ回路７０２の出力が反転する。これにより、入力されるクロック信号ＩＣＫを２分周した分周クロック信号ＯＣＫが生成される。
　ここで、第１のクロック信号と、第１のクロック信号に対して周波数が同じで位相差を有する第２のクロック信号とを、それぞれ図７に示した分周回路により分周した場合を考える。図７に示した分周回路の出力は、リセット時の論理等によって分周クロック信号の位相において１８０度の不確定性を有するため、得られる２つの分周クロック信号の間の位相関係は一意には決まらない。
　例えば、クロック信号ＩＣＫＩと９０度の位相差を有するクロック信号ＩＣＫＱとをそれぞれ分周して得られる分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとの間の位相関係は、図８Ａに示す位相関係になることもあれば、図８Ｂに示す位相関係になることもある。図８Ａにおいては、分周クロック信号ＯＣＫＩが立ち上がった後に分周クロック信号ＯＣＫＱが立ち上がり、分周クロック信号ＯＣＫＩが立ち下がった後に分周クロック信号ＯＣＫＱが立ち下がる。また、図８Ｂにおいては、分周クロック信号ＯＣＫＩが立ち上がった後に分周クロック信号ＯＣＫＱが立ち下がり、分周クロック信号ＯＣＫＩが立ち下がった後に分周クロック信号ＯＣＫＱが立ち上がる。すなわち、入力と出力との間で同じ位相関係になることもあれば、入力と出力との間で反対の位相関係になることもある。
　リセット時の論理及びリセット解除後のクロック信号の順序を制御することで、分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとが所望の位相関係になるように制御することは可能である。しかし、動作中に、入力されるクロック信号ＩＣＫＩ、ＩＣＫＱがノイズの影響等により急に反転するなど不安定になると、分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとの間の位相関係が変わってしまうことがある。
　単一のクロック信号を複数の分周回路で分周して位相が一致する複数の分周クロック信号を発生させるクロック発生装置において、複数の分周回路の出力する分周クロック信号の間における位相の不一致が検出されたとき、すべての分周回路の内部状態を同時に同一状態にして強制的に一致させることで、分周クロック信号の位相を一致させることを可能にしたクロック発生装置が提案されている（例えば、特許文献１）。また、２つの入力パルス列信号からなる入力位相差パルス信号を分周してより長い周期で同一位相関係をもつ２つの出力パルス列信号を生成するための位相差パルス信号の分周方法が提案されている（例えば、特許文献２）。
特開昭６３－３０６７３２号公報 特開平４－１２７６１７号公報
　本発明の目的は、位相差を有する複数のクロック信号に基づいて所望の位相関係を保持した分周クロック信号を生成することができる分周回路を提供することにある。
　分周回路の一態様は、第１のクロック信号を分周して第１の分周クロック信号を生成する第１の分周回路部と、第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を分周して第２の分周クロック信号を生成する第２の分周回路部と、第１の分周クロック信号と第２の分周クロック信号との間の位相関係を検出する検出回路と、第２の分周回路部により生成される第２の分周クロック信号及び第２の分周クロック信号の反転信号の一方を選択し出力する選択回路とを有する。選択回路は、検出回路により検出された第１の分周クロック信号と第２の分周クロック信号との間の位相関係に基づいて、第２の分周クロック信号及び第２の分周クロック信号の反転信号の一方を選択する。
　開示の分周回路は、第１の分周クロック信号と第２の分周クロック信号との間の位相関係に基づいて、第２の分周クロック信号及び第２の分周クロック信号の反転信号の一方を選択し出力することで、第１の分周クロック信号に対して所望の位相関係を保持した第２のクロック信号に基づく分周クロック信号を生成し出力することができる。
図１は、本発明の実施形態における分周回路の構成例を示す図である。 図２Ａは、本実施形態におけるモニタ回路の動作例を示す図である。 図２Ｂは、本実施形態におけるモニタ回路の動作例を示す図である。 図３は、本実施形態における選択回路の構成例を示す図である。 図４は、本実施形態における分周回路の動作例を示す図である。 図５は、本発明の実施形態におけるデマルチプレクサ回路の構成例を示す図である。 図６は、本発明の実施形態における半導体集積回路の構成例を示す図である。 図７は、分周回路の構成例を示す図である。 図８Ａは、図７に示す分周回路の動作例を示す図である。 図８Ｂは、図7に示す分周回路の動作例を示す図である。
　以下、本発明の実施形態を図面に基づいて説明する。
　図１は、本発明の一実施形態における分周回路の構成例を示す図である。本実施形態における分周回路は、第１の分周回路１０、第２の分周回路２０、モニタ回路３０、第１の選択回路４０、及び第２の選択回路５０を有する。
　第１の分周回路１０は、クロック信号ＩＣＫＩが入力され、入力されるクロック信号ＩＣＫＩを分周して分周クロック信号ＷＣＫＩ、ＷＣＫＩＸを生成する。分周クロック信号ＷＣＫＩ、ＷＣＫＩＸは、相互に位相が反転した差動信号である。第１の分周回路１０は、Ｄフリップフロップ回路を構成する２つのＤラッチ回路１１、１２を有する。Ｄラッチ回路１１、１２は、データ入力及びデータ出力を差動構成としている。
　Ｄラッチ回路１１の正側のデータ出力ＷＣＫＩＱがＤラッチ回路１２の正側のデータ入力に入力され、Ｄラッチ回路１１の負側のデータ出力ＷＣＫＩＱＸがＤラッチ回路１２の負側のデータ入力に入力される。また、Ｄラッチ回路１２の正側のデータ出力ＷＣＫＩがＤラッチ回路１１の負側のデータ入力に入力され、Ｄラッチ回路１２の負側のデータ出力ＷＣＫＩＸがＤラッチ回路１１の正側のデータ入力に入力される。
　Ｄラッチ回路１１、１２の各々は、クロック信号ＩＣＫＩにより駆動され、クロック入力がアクティブ（真）のときにはデータ（信号）入力を出力に伝達させ、クロック入力がインアクティブ（偽）のときには出力状態を保持する。すなわち、第１の分周回路１０において、クロック信号ＩＣＫＩがローレベルのとき、Ｄラッチ回路１１はデータ入力をデータ出力に伝達させ、Ｄラッチ回路１２はデータ出力を保持する。また、クロック信号ＩＣＫＩがハイレベルのとき、Ｄラッチ回路１１はデータ出力を保持し、Ｄラッチ回路１２はデータ入力をデータ出力に伝達させる。
　したがって、第１の分周回路１０では、クロック信号ＩＣＫＩが立ち上がる（ローレベルからハイレベルに変化する）毎に、分周クロック信号としてのＤラッチ回路１２のデータ出力ＷＣＫＩ、ＷＣＫＩＸが反転する。これにより、入力されるクロック信号ＩＣＫＩを２分周した分周クロック信号ＷＣＫＩと、分周クロック信号ＷＣＫＩの反転信号である分周クロック信号ＷＣＫＩＸとが生成される。
　第２の分周回路２０は、クロック信号ＩＣＫＱが入力され、入力されるクロック信号ＩＣＫＱを分周して分周クロック信号ＷＣＫＱ、ＷＣＫＱＸを生成する。分周クロック信号ＷＣＫＱ、ＷＣＫＱＸは、相互に位相が反転した差動信号である。クロック信号ＩＣＫＱは、クロック信号ＩＣＫＱに対して周波数が同じで一定の位相差を有するクロック信号であり、本例では、クロック信号ＩＣＫＱは、クロック信号ＩＣＫＩより位相が９０度遅れたクロック信号であるとする。第２の分周回路２０は、Ｄフリップフロップ回路を構成する２つのＤラッチ回路２１、２２を有する。Ｄラッチ回路２１、２２は、データ入力及びデータ出力を差動構成としている。
　Ｄラッチ回路２１の正側のデータ出力ＷＣＫＱＱがＤラッチ回路２２の正側のデータ入力に入力され、Ｄラッチ回路２１の負側のデータ出力ＷＣＫＱＱＸがＤラッチ回路２２の負側のデータ入力に入力される。また、Ｄラッチ回路２２の正側のデータ出力ＷＣＫＱがＤラッチ回路２１の負側のデータ入力に入力され、Ｄラッチ回路２２の負側のデータ出力ＷＣＫＱＸがＤラッチ回路２１の正側のデータ入力に入力される。
　Ｄラッチ回路２１、２２の各々は、クロック信号ＩＣＫＱにより駆動され、クロック入力がアクティブ（真）のときにはデータ（信号）入力を出力に伝達させ、クロック入力がインアクティブ（偽）のときには出力状態を保持する。すなわち、第２の分周回路２０において、クロック信号ＩＣＫＱがローレベルのとき、Ｄラッチ回路２１はデータ入力をデータ出力に伝達させ、Ｄラッチ回路２２はデータ出力を保持する。また、クロック信号ＩＣＫＱがハイレベルのとき、Ｄラッチ回路２１はデータ出力を保持し、Ｄラッチ回路２２はデータ入力をデータ出力に伝達させる。
　したがって、第２の分周回路２０では、クロック信号ＩＣＫＱが立ち上がる（ローレベルからハイレベルに変化する）毎に、分周クロック信号としてのＤラッチ回路２２のデータ出力ＷＣＫＱ、ＷＣＫＱＸが反転する。これにより、入力されるクロック信号ＩＣＫＱを２分周した分周クロック信号ＷＣＫＱと、分周クロック信号ＷＣＫＱの反転信号である分周クロック信号ＷＣＫＱＸとが生成される。
　モニタ回路３０は、第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係を検出する。モニタ回路３０は、検出した位相関係に応じて、分周クロック信号ＷＣＫＩと分周クロック信号ＷＣＫＱとの間の位相関係を示すモニタ信号ＭＯＮＯＵＴを出力する。
　モニタ回路３０は、２つのＤラッチ回路３１、３２を有する。第１の分周回路１０が生成する分周クロック信号ＷＣＫＩがＤラッチ回路３１のデータ入力に入力され、Ｄラッチ回路３１のデータ出力がＤラッチ回路３２のデータ入力に入力される。Ｄラッチ回路３２のデータ出力が、モニタ信号ＭＯＮＯＵＴとして出力される。
　Ｄラッチ回路３１、３２の各々は、第２の分周回路２０が有するＤラッチ回路２１の正側のデータ出力ＷＣＫＱＱにより駆動され、クロック入力としてのデータ出力ＷＣＫＱＱがアクティブ（真）のときにはデータ（信号）入力を出力に伝達させ、クロック入力がインアクティブ（偽）のときには出力状態を保持する。すなわち、モニタ回路３０において、データ出力ＷＣＫＱＱがローレベルのとき、Ｄラッチ回路３１はデータ入力をデータ出力に伝達させ、Ｄラッチ回路３２はデータ出力を保持する。また、データ出力ＷＣＫＱＱがハイレベルのとき、Ｄラッチ回路３１はデータ出力を保持し、Ｄラッチ回路３２はデータ入力をデータ出力に伝達させる。
　このような構成によりモニタ回路３０において、分周クロック信号ＷＣＫＩとデータ出力ＷＣＫＱＱとの間の位相関係が図２Ａに示すような場合、モニタ信号ＭＯＮＯＵＴがハイレベルとなる。分周クロック信号ＷＣＫＩとデータ出力ＷＣＫＱＱとが図２Ａに示すような位相関係になる場合、第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係は、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係とは逆になる。すなわち、分周クロック信号ＷＣＫＱは、分周クロック信号ＷＣＫＩより位相が進んでいる。このように、モニタ回路３０は、分周クロック信号ＷＣＫＩと分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係とは逆である場合、ハイレベルのモニタ信号ＭＯＮＯＵＴを出力する。
　また、モニタ回路３０において、分周クロック信号ＷＣＫＩとデータ出力ＷＣＫＱＱとの間の位相関係が図２Ｂに示すような場合、モニタ信号ＭＯＮＯＵＴがローレベルとなる。分周クロック信号ＷＣＫＩとデータ出力ＷＣＫＱＱとが図２Ｂに示すような位相関係になる場合、第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係は、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じである。すなわち、分周クロック信号ＷＣＫＱは、分周クロック信号ＷＣＫＩより位相が遅れている。このように、モニタ回路３０は、分周クロック信号ＷＣＫＩと分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じである場合、ローレベルのモニタ信号ＭＯＮＯＵＴを出力する。
　第１の選択回路４０は、第１の分周回路１０で生成された分周クロック信号ＷＣＫＩとその反転信号である分周クロック信号ＷＣＫＩＸとが入力される。第１の選択回路４０は、入力される選択信号に応じて、分周クロック信号ＷＣＫＩ及び分周クロック信号ＷＣＫＩＸの一方を分周クロック信号ＯＣＫＩとして出力し、分周クロック信号ＷＣＫＩ及び分周クロック信号ＷＣＫＩＸの他方を分周クロック信号ＯＣＫＩＸとして出力する。
　図１に示した例では、第１の選択回路４０に入力される選択信号はローレベルとしており、第１の選択回路４０は、常に、分周クロック信号ＷＣＫＩを分周クロック信号ＯＣＫＩとして出力し、分周クロック信号ＷＣＫＩＸを分周クロック信号ＯＣＫＩＸとして出力する。ここで、図１に示した例では、第１の選択回路４０の出力の選択は固定としているため、機能的には第１の選択回路４０を設けなくても良いが、第１の選択回路４０を設け、各分周クロック信号の伝送経路を同じ回路構成とすることで遅延や負荷等の伝送特性を揃えることができる。
　第２の選択回路５０は、第２の分周回路２０で生成された分周クロック信号ＷＣＫＱとその反転信号である分周クロック信号ＷＣＫＩＱとが入力される。第２の選択回路５０は、選択信号として入力されるモニタ信号ＭＯＮＯＵＴに応じて、分周クロック信号ＷＣＫＱ及び分周クロック信号ＷＣＫＱＸの一方を分周クロック信号ＯＣＫＱとして出力し、分周クロック信号ＷＣＫＱ及び分周クロック信号ＷＣＫＱＸの他方を分周クロック信号ＯＣＫＱＸとして出力する。
　図３は、第２の選択回路５０の構成例を示す図である。第２の選択回路５０は、スイッチ５１、５２、５３、５４及びインバータ５５を有する。分周クロック信号ＷＣＫＱの信号線と分周クロック信号ＯＣＫＱの信号線との間にスイッチ５１が配置され、分周クロック信号ＷＣＫＱＸの信号線と分周クロック信号ＯＣＫＱＸの信号線との間にスイッチ５２が配置される。また、分周クロック信号ＷＣＫＱの信号線と分周クロック信号ＯＣＫＱＸの信号線との間にスイッチ５３が配置され、分周クロック信号ＷＣＫＱＸの信号線と分周クロック信号ＯＣＫＱの信号線との間にスイッチ５４が配置される。
　スイッチ５１、５２は、インバータ５５を介して供給されるモニタ信号ＭＯＮＯＵＴにより制御され、スイッチ５３、５４は、モニタ信号ＭＯＮＯＵＴにより制御される。具体的には、スイッチ５１、５２は、モニタ信号ＭＯＮＯＵＴがローレベルのときに導通状態（閉状態）になり、モニタ信号ＭＯＮＯＵＴがハイレベルのときに非導通状態（開状態）になる。一方、スイッチ５３、５４は、モニタ信号ＭＯＮＯＵＴがハイレベルのときに導通状態（閉状態）になり、モニタ信号ＭＯＮＯＵＴがローレベルのときに非導通状態（開状態）になる。
　したがって、第２の選択回路５０は、選択信号として入力されるモニタ信号ＭＯＮＯＵＴがローレベルである場合、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱとして出力し、分周クロック信号ＷＣＫＱＸを分周クロック信号ＯＣＫＱＸとして出力する。また、第２の選択回路５０は、モニタ信号ＭＯＮＯＵＴがハイレベルである場合、分周クロック信号ＷＣＫＱＸを分周クロック信号ＯＣＫＱとして出力し、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱＸとして出力する。
　図１に示した本実施形態における分周回路は、モニタ信号ＭＯＮＯＵＴがローレベル、すなわち第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じである場合、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱとして出力する。一方、モニタ信号ＭＯＮＯＵＴがハイレベル、すなわち第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係とは逆である場合、分周クロック信号ＷＣＫＱの反転信号である分周クロック信号ＷＣＫＱＸを分周クロック信号ＯＣＫＱとして出力する。
　これにより、例えば図４に示すように、第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じであり、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱとして出力しているとする。すなわち、分周クロック信号ＯＣＫＩに対する位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じになるように、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱとして出力しているとする。
　このとき、ノイズの影響等により一部のクロック信号が急に反転して、分周クロック信号ＷＣＫＩと分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係とは逆になると、モニタ信号ＭＯＮＯＵＴがハイレベルに変化して、分周クロック信号ＷＣＫＱの反転信号である分周クロック信号ＷＣＫＱＸが分周クロック信号ＯＣＫＱとして出力される。すなわち、分周クロック信号ＯＣＫＩに対する位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じになるように、分周クロック信号ＷＣＫＱの反転信号である分周クロック信号ＷＣＫＱＸを分周クロック信号ＯＣＫＱとして出力する。
　したがって、図１に示した本実施形態における分周回路によれば、第１の分周回路１０で生成される分周クロック信号と第２の分周回路２０で生成される分周クロック信号との間の位相関係に応じて、第２の分周回路２０で生成される非反転、反転の分周クロック信号の一方を選択的に出力することで、入力されるクロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じ位相関係を有する分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとを出力することが可能となる。例えば、分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとの間の位相関係が、クロック信号の不安定性により所望の位相関係と異なる状態に変わってしまった場合でも、所望の位相関係となるように自動的に修復することができる。
　なお、前述した説明では、入力されるクロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じ位相関係を有する分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとを出力する例を説明した。しかし、本実施形態はこれに限定されず、第２の選択回路５０等の構成を適宜変更することで、入力されるクロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と逆の位相関係を有する分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとを出力することも可能である。
　前述した本実施形態における分周回路が適用される回路の１つに、デマルチプレクサ回路がある。デマルチプレクサ回路は、シリアルデータ信号をパラレルデータ信号に変換する回路であり、シリアル－パラレル変換に分周クロック信号が用いられる。また、伝送速度の高速化や、再生クロック制御のためのバウンダリ検出を行うために、単一のクロック信号のみでなく、一定の位相差を有する複数のクロック信号が用いられる。
　図５は、本実施形態におけるデマルチプレクサ回路の構成例を示す図である。なお、本例においては、デマルチプレクサ回路の前段の回路において、シリアルデータ信号からクロック信号ＩＤＴＣＬＫを用いてデータ信号ＩＤＴ０が取得され、クロック信号ＩＤＴＣＬＫの反転信号（１８０度の位相差を有するクロック信号）を用いてデータ信号ＩＤＴ１が取得されているものとする。また、シリアルデータ信号からクロック信号ＩＢＤＣＬＫを用いてバウンダリ信号ＩＢＤ０が取得され、クロック信号ＩＢＤＣＬＫの反転信号（１８０度の位相差を有するクロック信号）を用いてバウンダリ信号ＩＢＤ１が取得されているものとする。ここで、クロック信号ＩＢＤＣＬＫは、クロック信号ＩＤＴＣＬＫに対して９０度の位相差を有しており、クロック信号ＩＤＴＣＬＫより位相が遅れているものとする。
　分周回路１０１は、クロック信号ＩＤＴＣＬＫが入力され、クロック信号ＩＤＴＣＬＫを２分周した分周クロック信号を生成する。分周回路１０１は、図１に示した分周回路における第１の分周回路１０及び第１の選択回路４０に対応する構成を有する。分周回路１０２は、分周回路１０１で生成された分周クロック信号を２分周した分周クロック信号を生成し、分周回路１０３は、分周回路１０２で生成された分周クロック信号を２分周した分周クロック信号を生成する。分周回路１０３の出力は、分周クロックＯＤＴＣＬＫとして、パラレルの出力データ信号ＯＤＴ＜１５：０＞及び出力バウンダリ信号ＯＢＤ＜１５：０＞とともに出力される。
　また、分周回路１０４は、クロック信号ＩＢＤＣＬＫが入力され、クロック信号ＩＢＤＣＬＫを２分周した分周クロック信号を生成する。分周回路１０４は、図１に示した分周回路における第２の分周回路２０、モニタ回路３０、及び第２の選択回路５０に対応する構成を有する。分周回路１０４は、分周回路１０１で生成された分周クロック信号に対する位相関係が、クロック信号ＩＤＴＣＬＫとクロック信号ＩＢＤＣＬＫとの間の位相関係と同じになるように、クロック信号ＩＢＤＣＬＫを２分周した分周クロック信号又はその反転信号の一方を選択して出力する。
　デマルチプレクサ１０５は、分周回路１０１で生成された分周クロック信号を用いて、データ信号ＩＤＴ０及びデータ信号ＩＤＴ１からなる２ビット幅のデータ信号を４ビット幅のデータ信号に変換する。デマルチプレクサ１０６は、分周回路１０２で生成された分周クロック信号を用いて、デマルチプレクサ１０５から出力される４ビット幅のデータ信号を８ビット幅のデータ信号に変換する。
　デマルチプレクサ１０７は、分周回路１０３で生成された分周クロック信号を用いて、デマルチプレクサ１０６から出力される８ビット幅のデータ信号を１６ビット幅のデータ信号に変換する。バッファ１０８は、デマルチプレクサ１０７から出力される１６ビット幅のデータ信号をパラレルの出力データ信号ＯＤＴ＜１５：０＞として出力する。
　デマルチプレクサ１０９は、分周回路１０４で生成された分周クロック信号を用いて、バウンダリ信号ＩＢＤ０及びバウンダリ信号ＩＢＤ１からなる２ビット幅のバウンダリ信号を４ビット幅のバウンダリ信号に変換する。このように、デマルチプレクサ１０９が、クロック信号ＩＢＤＣＬＫを分周した分周クロック信号を用いてデータ変換を行うことでタイミングマージンを確保することができる。デマルチプレクサ１１０は、分周回路１０２で生成された分周クロック信号を用いて、デマルチプレクサ１０９から出力される４ビット幅のバウンダリ信号を８ビット幅のバウンダリ信号に変換する。
　デマルチプレクサ１１１は、分周回路１０３で生成された分周クロック信号を用いて、デマルチプレクサ１１０から出力される８ビット幅のバウンダリ信号を１６ビット幅のバウンダリ信号に変換する。バッファ１１２は、デマルチプレクサ１１１から出力される１６ビット幅のバウンダリ信号をパラレルの出力バウンダリ信号ＯＢＤ＜１５：０＞として出力する。
　このように本実施形態における分周回路を適用することで、デマルチプレクサ１０９が、クロック信号ＩＤＴＣＬＫに対して一定の位相差を有するクロック信号ＩＢＤＣＬＫを分周した分周クロック信号を用いてデータ変換を行う場合に、適切な位相関係を有する分周クロック信号を用いてデータ変換を行うことができる。
　図６は、本実施形態における半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路２０１は、入力シリアル信号をパラレル信号に変換するデシリアライザ回路の機能を有する受信回路２０２、及び受信回路２０２からのパラレル信号（データ）を受けて処理動作を行うロジック回路等の内部回路２１１を有する。
　受信回路２０２は、フロントエンド部２０３、クロックデータリカバリ回路２０７、及びクロック生成部２０８を有する。フロントエンド部２０３は、差動バッファ２０４、コンパレータ（比較器）２０５、及びデマルチプレクサ回路２０６を有する。差動バッファ２０４は、伝送路等を介して伝送された差動の入力シリアル信号ＲＸＩＮ、ＲＸＩＮＸを受ける。コンパレータ２０５は、入力シリアル信号の符号（データ）を判定する。
　デマルチプレクサ回路２０６は、例えば図５に示したデマルチプレクサ回路であり、コンパレータ２０５の出力に対してシリアル－パラレル変換を行い、パラレルのデータ信号ＤＴ、バウンダリ信号ＢＤ、及び受信データクロック信号を出力する。デマルチプレクサ回路２０６から出力されるパラレルのデータ信号ＤＴ及び受信データクロック信号は、受信データ信号ＲＸＯＵＴ及び受信クロック信号ＲＸＣＬＫとして内部回路２１１に出力される。
　クロックデータリカバリ回路２０７は、受信した信号を基にクロック生成部２０８が出力する内部クロック信号の位相を適切に制御する。クロックデータリカバリ回路２０７は、デマルチプレクサ回路２０６から出力されるデータ信号ＤＴ及びバウンダリ信号ＢＤに基づいて、クロック生成部２０８が出力する内部クロック信号の位相が入力シリアル信号に対して進んでいるか遅れているかを判定する。また、クロックデータリカバリ回路２０７は、その判定結果に応じて、内部クロック信号の位相を進ませる、又は遅らせるための位相調整コードを生成し出力する。
　クロック生成部２０８は、クロックジェネレータ２０９及び位相補間回路２１０を有する。クロックジェネレータ２０９は、リファレンスクロック信号を生成して位相補間回路２１０に供給する。位相補間回路２１０は、クロックジェネレータ２０９から供給されるリファレンスクロック信号に対してクロックデータリカバリ回路２０７からの位相調整コードに応じた位相の制御を行い、内部クロック信号としてコンパレータ２０５及びデマルチプレクサ回路２０６に出力する。
　クロック生成部２０８が出力する内部クロック信号を用いて、コンパレータ２０５が適切なタイミングで入力シリアル信号のサンプリングを行い、デマルチプレクサ回路２０６がシリアル－パラレル変換を行う。受信回路２０２から出力される受信データ信号ＲＸＯＵＴは、受信クロック信号ＲＸＣＬＫで動作するフリップフロップ２１２によって内部回路２０９に取り込まれ処理等が行われる。
　なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
　以上のように、本発明によれば、第１の分周クロック信号と第２の分周クロック信号との間の位相関係に基づいて、第２の分周クロック信号及び第２の分周クロック信号の反転信号の一方を選択し出力する。これにより、第１の分周クロック信号に対して所望の位相関係を保持するように、第２の分周クロック信号及び第２の分周クロック信号の反転信号を適宜選択して出力することができる。

Claims (19)

  1. 　第１のクロック信号を分周して第１の分周クロック信号を生成する第１の分周回路部と、
    　前記第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を分周して第２の分周クロック信号を生成する第２の分周回路部と、
    　前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係を検出する検出回路と、
    　前記検出回路により検出された前記位相関係に基づいて、前記第２の分周回路部により生成される前記第２の分周クロック信号及び前記第２の分周クロック信号の反転信号の一方を選択し出力する第１の選択回路とを有することを特徴とする分周回路。
  2. 　前記検出回路は、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係が、前記第１のクロック信号と前記第２のクロック信号との間の位相関係と同じであるか否かを検出することを特徴とする請求項１記載の分周回路。
  3. 　前記第１の選択回路は、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係が、前記第１のクロック信号と前記第２のクロック信号との間の位相関係と同じである場合、前記第２の分周クロック信号を選択して出力し、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係が、前記第１のクロック信号と前記第２のクロック信号との間の位相関係とは逆である場合、前記第２の分周クロック信号の反転信号を選択して出力することを特徴とする請求項２記載の分周回路。
  4. 　前記検出回路は、前記第１の分周クロック信号がデータ入力に入力される第１のラッチ回路と、前記第１のラッチ回路のデータ出力からの出力信号がデータ入力に入力される第２のラッチ回路とを有し、前記第１のラッチ回路及び前記第２のラッチ回路は前記第２の分周回路部の出力信号に基づいて駆動され、前記第２のラッチ回路のデータ出力からの出力信号を前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係を示す信号として出力し、
    　前記第１の選択回路は、前記第２の分周クロック信号の信号線と外部への分周クロック信号の信号線との間に配置された第１のスイッチと、前記第２の分周クロック信号の反転信号の信号線と前記外部への分周クロック信号の信号線との間に配置された第２のスイッチとを有し、前記検出回路から出力される、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係を示す信号に応じて、前記第１のスイッチと前記第２のスイッチとが排他的に導通状態になることを特徴とする請求項１記載の分周回路。
  5. 　前記第１の選択回路と同じ回路構成を有し、前記第１の分周クロック信号を常に選択し出力する第２の選択回路を有することを特徴とする請求項１～４の何れか１項に記載の分周回路。
  6. 　前記第１の位相差は９０度であることを特徴とする請求項１～４の何れか１項に記載の分周回路。
  7. 　第１の変換クロック信号を用いて、データ信号をパラレル信号に変換する第１のデマルチプレクサ、及び前記第１の変換クロック信号とは位相が異なる第２の変換クロック信号を用いて、前記データ信号と第1の位相差を有するバウンダリ信号をパラレル信号に変換する第２のデマルチプレクサを有するデマルチプレクサ部と、
    　第１のクロック信号を分周して前記第１の変換クロック信号を生成し、前記第１のクロック信号と同じ周波数で前記第１の位相差を有する第２のクロック信号を分周して前記第２の変換クロック信号を生成する分周回路とを有し、
    　前記分周回路は、
    　前記第１のクロック信号を分周して第１の分周クロック信号を生成する第１の分周回路部と、
    　前記第２のクロック信号を分周して第２の分周クロック信号を生成する第２の分周回路部と、
    　前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係を検出する検出回路と、
    　前記検出回路により検出された前記位相関係に基づいて、前記第２の分周回路部により生成される前記第２の分周クロック信号及び前記第２の分周クロック信号の反転信号の一方を選択し出力する第１の選択回路とを有し、
    　前記第１の分周クロック信号を前記第１の変換クロック信号として出力し、前記第１の選択回路から出力される前記第２の分周クロック信号及び前記第２の分周クロック信号の反転信号の一方を前記第２の変換クロック信号として出力することを特徴とするデマルチプレクサ回路。
  8. 　前記検出回路は、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係が、前記第１のクロック信号と前記第２のクロック信号との間の位相関係と同じであるか否かを検出することを特徴とする請求項７記載のデマルチプレクサ回路。
  9. 　前記第１の選択回路は、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係が、前記第１のクロック信号と前記第２のクロック信号との間の位相関係と同じである場合、前記第２の分周クロック信号を選択して出力し、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係が、前記第１のクロック信号と前記第２のクロック信号との間の位相関係とは逆である場合、前記第２の分周クロック信号の反転信号を選択して出力することを特徴とする請求項８記載のデマルチプレクサ回路。
  10. 　第１のクロック信号を分周することにより生成された第１の変換クロック信号に基づいて、第１のビット幅を有する第１の入力信号を、前記第１のビット幅より大きい第２のビット幅を有する第１の中間信号に変換する第１のデマルチプレクサと、
    　前記第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を分周することにより生成された第２の変換クロック信号に基づいて、前記第１のビット幅を有し、前記第１の入力信号に対して前記第１の位相差を有する第２の入力信号を、前記第２のビット幅を有する第２の中間信号に変換する第２のデマルチプレクサと、
    　前記第１の変換クロック信号を分周することにより、前記第１の変換クロック信号よりも低い周波数を有する第３の変換クロック信号を生成する第１の分周回路と、
    　前記第３の変換クロック信号に基づいて、前記第１の中間信号を、前記第２のビット幅より大きい第３のビット幅を有する第１の出力信号に変換する第３のデマルチプレクサと、
    　前記第３の変換クロック信号に基づいて、前記第２の中間信号を、前記第３のビット幅を有する第２の出力信号に変換する第４のデマルチプレクサとを有することを特徴とするデマルチプレクサ回路。
  11. 　前記第１の位相差は９０度であることを特徴とする請求項１０記載のデマルチプレクサ回路。
  12. 　前記第１のクロック信号を分周することにより、前記第１の変換クロック信号を生成する第２の分周回路と、
    　前記第２のクロック信号を分周することにより、前記第２の変換クロック信号を生成する第３の分周回路とを有し、
    　前記第２の分周回路及び前記第３の分周回路の分周比はそれぞれ、前記第１のビット幅に対する前記第２のビット幅の比に等しいことを特徴とする請求項１０又は１１記載のデマルチプレクサ回路。
  13. 　前記第１のクロック信号及び前記第２のクロック信号に基づいて、シリアル信号を前記第１の入力信号及び第２の入力信号に変換する変換回路を更に有することを特徴とする請求項１２記載のデマルチプレクサ回路。
  14. 　第１のクロック信号及び前記第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を用いて入力シリアル信号をサンプリングするコンパレータと、
    　前記コンパレータの出力信号をパラレル信号に変換するデマルチプレクサ回路と、
    　受信した信号を基に前記第１のクロック信号及び前記第２のクロック信号の位相を制御するクロックデータリカバリ回路とを有し、
    　前記デマルチプレクサ回路は、
    　第１の変換クロック信号を用いて、データ信号をパラレル信号に変換する第１のデマルチプレクサ、及び前記第１の変換クロック信号とは位相が異なる第２の変換クロック信号を用いて、前記第１の位相差を有するバウンダリ信号をパラレル信号に変換する第２のデマルチプレクサを有するデマルチプレクサ部と、
    　前記第１のクロック信号を分周して前記第１の変換クロック信号を生成し、前記第２のクロック信号を分周して前記第２の変換クロック信号を生成する分周回路とを有し、
    　前記分周回路は、
    　前記第１のクロック信号を分周して第１の分周クロック信号を生成する第１の分周回路部と、
    　前記第２のクロック信号を分周して第２の分周クロック信号を生成する第２の分周回路部と、
    　前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係を検出する検出回路と、
    　前記検出回路により検出された前記位相関係に基づいて、前記第２の分周回路部により生成される前記第２の分周クロック信号及び前記第２の分周クロック信号の反転信号の一方を選択し出力する第１の選択回路とを有し、
    　前記第１の分周クロック信号を前記第１の変換クロック信号として出力し、前記第１の選択回路から出力される前記第２の分周クロック信号及び前記第２の分周クロック信号の反転信号の一方を前記第２の変換クロック信号として出力することを特徴とする半導体集積回路。
  15. 　前記デマルチプレクサ回路からの前記パラレル信号を受けて処理動作を行う内部回路を有することを特徴とする請求項１４記載の半導体集積回路。
  16. 　前記検出回路は、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係が、前記第１のクロック信号と前記第２のクロック信号との間の位相関係と同じであるか否かを検出することを特徴とする請求項１４記載の半導体集積回路。
  17. 　前記第１の選択回路は、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係が、前記第１のクロック信号と前記第２のクロック信号との間の位相関係と同じである場合、前記第２の分周クロック信号を選択して出力し、前記第１の分周クロック信号と前記第２の分周クロック信号との間の位相関係が、前記第１のクロック信号と前記第２のクロック信号との間の位相関係とは逆である場合、前記第２の分周クロック信号の反転信号を選択して出力することを特徴とする請求項１６記載の半導体集積回路。
  18. 　第１のクロック信号及び前記第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を用いて入力シリアル信号をサンプリングすることにより、第１のビット幅を有する第１の入力信号、及び、前記第１のビット幅を有し、前記第１の入力信号に対して前記第１の位相差を有する第２の入力信号を出力するコンパレータと、
    　前記コンパレータの出力信号を変換するデマルチプレクサ回路と、
    　受信した信号を基に前記第１のクロック信号及び前記第２のクロック信号の位相を制御するクロックデータリカバリ回路とを有し、
    　前記デマルチプレクサ回路は、
    　前記第１のクロック信号を分周することにより生成された第１の変換クロック信号に基づいて、前記第１の入力信号を、前記第１のビット幅より大きい第２のビット幅を有する第１の中間信号に変換する第１のデマルチプレクサと、
    　前記第２のクロック信号を分周することにより生成された第２の変換クロック信号に基づいて、前記第２の入力信号を、前記第２のビット幅を有する第２の中間信号に変換する第２のデマルチプレクサと、
    　前記第１の変換クロック信号を分周することにより、前記第１の変換クロック信号よりも低い周波数を有する第３の変換クロック信号を生成する第１の分周回路と、
    　前記第３の変換クロック信号に基づいて、前記第１の中間信号を、前記第２のビット幅より大きい第３のビット幅を有する第１の出力信号に変換する第３のデマルチプレクサと、
    　前記第３の変換クロック信号に基づいて、前記第２の中間信号を、前記第３のビット幅を有する第２の出力信号に変換する第４のデマルチプレクサとを有することを特徴とする半導体集積回路。
  19. 　前記デマルチプレクサ回路からの前記第1の出力信号及び第２の出力信号の少なくとも１つを受けて処理動作を行う内部回路を有することを特徴とする請求項１８記載の半導体集積回路。
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