JP2008166910A - クロック信号生成装置及びアナログ−デジタル変換装置 - Google Patents

Abstract

【課題】互いに同じタイミングで反転した信号波形を有する２つのクロック信号を出力するクロック生成装置を提供する。
【解決手段】クロック信号生成装置は、第１、第２及び第３のＤフリップフロップを備え、第１のＤ入力端子への入力信号を出力する第１の出力端子と、第１のＤ入力端子への入力信号を反転出力すると共に、出力を第１のＤ入力端子に入力する第１の反転出力端子とを備え、第２のＤフリップフロップは、第１のＤフリップフロップの第１出力端子からの出力を入力する第２のＤ入力端子と、第２のＤ入力端子への入力信号を第１出力として出力する第２の出力端子とを備え、第３のＤフリップフロップは、第１のＤフリップフロップの第１反転出力端子からの出力を入力する第３のＤ入力端子と、第３のＤ入力端子への入力信号を第２出力として出力する第３の出力端子とを備え、第１出力と第２出力とは互いに同じタイミングで反転した信号波形を有する。
【選択図】図１

Description

本発明は、クロック信号生成装置及びこれを用いたアナログ−デジタル変換装置に関する。

近年、ワイヤレスＬＡＮ等における通信分野やデジタルＴＶ等の映像分野において、高精度かつ高速度でＡ／Ｄ変換する技術が求められている。Ａ／Ｄ変換の高速化技術において、Ａ／Ｂ両チャネルのＡ／Ｄ変換器を時分割で並列処理するインターリーブ構成、さらに、インターリーブ間でオペアンプを共有化するダブルサンプリング技術が存在する。インターリーブ構成により、より高速度でＡ／Ｄ変換することが可能となったが、Ａ／Ｂ両チャネルのサンプリングタイミングにずれが存在した場合には、そのずれの影響で特性が劣化するという問題があった。

Ａ／Ｄ変換器では、サンプリング期間とホールド期間とを切り替えるために、クロック信号を用いる。特に、上述のＡ／Ｂ両チャネルのＡ／Ｄ変換器を時分割で並列処理するインターリーブ構成のＡ／Ｄ変換装置では、互いに反転（位相が１８０度異なる）した２つのクロック信号を用いる。従来、この互いに反転した２つのクロック信号は、例えば、図６に示すようなクロック信号生成装置５０によって得られている。

図６は、従来のクロック信号生成装置５０の一般的な回路構成を示す回路図である。このクロック信号生成装置５０は、１つのＤ−フリッププロップ１０１からなる。また、このクロック信号生成装置５０は、マスタークロック信号入力端子９１と、２つの出力端子１２，１３とを備える。マスタークロック信号入力端子９１は、Ｄ−フリップフロップ１０１のクロック入力端子に接続されている。Ｄ−フリップフロップ１０１の非反転出力信号端子（Ｑ）は、出力端子１２に接続されている。また、Ｄ−フリップフロップ１０１の反転出力端子（ＮＱ）は、出力端子１３に接続されていると共に、Ｄ入力端子にフィードバック入力されている。２つの出力端子１２、１３からは、マスタークロック信号について１／２分周され、それぞれ略位相差１８０°を有する２つのクロック信号を出力する。なお、２つのクロック信号出力は、例えば、Ａ／Ｂ両チャネルのＡ／Ｄ変換器を時分割で並列処理するインターリーブ構成のＡ／Ｄ変換器では、Ａチャネル側サンプリングクロック信号出力端子と、Ｂチャネル側サンプリングクロック信号出力端子とにそれぞれ入力される。

図７は、図６に示す従来のクロック信号生成装置５０の各部における波形図である。図７において、（ａ）はマスタークロック信号（ＭＣＬＫ）の波形であり、（ｂ）はＤ−フリップフロップ１０１の非反転出力（Ｑ）の波形［ＣＬＫ＿Ａ］であり、（ｃ）はＤ−フリップフロップ１０１の反転出力（ＮＱ）の波形[ＣＬＫ＿Ｂ]である。

次に、このクロック信号生成装置５０の動作について図７を用いて説明する。
（ａ）まず、時刻ｔ１でマスタークロック信号の立下りエッジが到来した際に、図７に示すように、時刻ｔ１直前でのＱ出力がハイ、ＮＱ出力がローであるとする。この場合、Ｄ−フリップフロップ１０１では、立ち下がりエッジが到来した後、Ｑ出力のタイミング（ｔＱ）は、時刻ｔ１に対してΔｔ時間後である。そこで、時刻ｔ１からΔｔ時間後にＱ出力はハイからローに移行する。一方、ＮＱ出力のタイミング（ｔＮＱ）は、時刻ｔ１に対して（Δｔ＋Δｔｄ）時間後である。すなわち、このＮＱ出力では、Ｑ出力よりもさらに、Δｔｄ時間遅延する。そこで、時刻ｔ１から（Δｔ＋Δｔｄ）時間後にＮＱ出力はローからハイへ移行する。
（ｂ）また、時刻ｔ２でマスタークロック信号の立下りエッジが到来すると、時刻ｔ２直前でのＱ出力がロー、ＮＱ出力がハイであれば、時刻ｔ２からΔｔ時間後にＱ出力はローからハイに移行し、更に、時刻ｔ２から（Δｔ＋Δｔｄ）時間後にＮＱ出力はハイからローへ移行する。
以上のように、Ｄ−フリップフロップ１０１の動作により、Ｑ出力１２とＮＱ出力１３には、マスタークロック信号が１／２分周され、互いの位相差が略１８０°である２つのクロック信号が得られる。

この従来例のクロック信号生成装置５０では、Ｄ−フリップフロップ１０１のＮＱ出力信号をＤ−フリップフロップ１０１のＤ入力端子にフィードバック入力している。また、Ｑ出力とＮＱ出力とは、互いに反転した信号を出力する。これによって、このクロック信号生成装置５０では、マスタークロック信号について１／２分周させるとともに、それぞれが互いに略反転した２つのクロック信号を出力させている。

"Ｌｏｗ−Ｐｏｗｅｒ Ｐｉｐｅｌｉｎｅ ＡＤＣ ｆｏｒ Ｗｉｒｅｌｅｓｓ ＬＡＮｓ"、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．３９、Ｎｏ．８、Ａｕｇｕｓｔ ２００４

ところが、図６の従来のクロック信号生成装置５０、及び、これを用いたインターリーブ構成のＡ／Ｄ変換器には次のような課題がある。すなわち、図７に示すように、Ｄ−フリップフロップ１０１においては、非反転出力端子（Ｑ）からのＱ出力と反転出力端子（ＮＱ）からのＮＱ出力との間には、反転による遅延（Δｔｄ）が生じる。つまり、従来のクロック信号生成装置５０から出力される２つのクロック信号は、厳密には位相差１８０°ちょうどではなく、遅延時間Δｔｄの分だけずれているという問題がある。そのため、これを用いたインターリーブ構成のＡ／Ｄ変換器においても、両チャンネル間のサンプリングタイミングがずれてしまうという問題が生じる。

＜両チャネル間のサンプリングポイントのズレについて＞
そこで、従来のクロック信号生成装置５０を用いたインターリーブ構成のＡ／Ｄ変換装置における問題点について説明する。
両チャネルのＡ／Ｄ変換器を時分割で並列処理するインターリーブ構成のＡ／Ｄ変換器において、２つのクロック信号出力を、Ａチャネル側サンプリングクロック信号［ＣＬＫ＿Ａ］と、Ｂチャネル側サンプリングクロック信号［ＣＬＫ＿Ｂ］としてそれぞれ入力する場合を考える。この場合、Ａチャネル側サンプリングクロック信号［ＣＬＫ＿Ａ］の立ち上がりエッジと、Ｂチャネル側サンプリングクロック信号［ＣＬＫ＿Ｂ］の立ち下りエッジとの間には、上述のようにΔｔｄの遅延が生じる。このΔｔｄの遅延により、Ａチャネル側とＢチャネル側の両チャネルにおいて、入力されたアナログ信号をサンプリングするポイントが理想からズレを生じる為、Ａ／Ｄ変換の特性劣化を生じるという問題が生じる。

図８は、Ａ／Ｄ変換器のアナログ入力信号とサンプリングタイミングの関係を示すタイミングチャートである。図８において、（ａ）は、アナログ入力信号波形、（ｂ）はマスタークロック信号波形、（ｃ）はＡチャネル側サンプリングクロック信号［ＣＬＫ＿Ａ］波形、（ｄ）はＢチャネル側サンプリングクロック信号［ＣＬＫ＿Ｂ］波形である。図８において各サンプリングクロックの立下りエッジをサンプリングポイントとする。

理想的な場合、入力されたアナログ信号のサンプリングは、ＣＬＫ＿Ａの立ち下がりエッジでＡチャネル側のサンプリングが行われ（図８：●）、ＣＬＫ＿Ｂの立ち下がりエッジでＢチャネル側のサンプリングが行われ（図８：▲）、Ａ／Ｂチャネルで交互にサンプリングされる。この場合、Ａ／Ｂチャネル間のサンプリングポイントは図８の●印と▲印との間隔で示されるように、入力されたアナログ信号に対して等間隔となる。

しかし、従来のクロック信号生成装置５０を用いた場合、Ｄ−フリップフロップ１０１のＱ出力とＮＱ出力間には反転による遅延Δｔｄが生じる。そのため、ＣＬＫ＿Ａの立ち上がりエッジとＣＬＫ＿Ｂの立ち下りエッジとの間、ＣＬＫ＿Ａの立ち下がりエッジとＣＬＫ＿Ｂの立ち上りエッジとの間にはそれぞれ遅延Δｔｄが生じる。このため、Ａ／Ｂチャネルのそれぞれのサンプリングポイントは、図８の●印と○印とに示すように、入力されたアナログ信号に対して等間隔にならず、理想のサンプリングポイントから外れたアナログ信号レベルをサンプリングしてしまう。このＡチャネルとＢチャネルのサンプリングタイミングのずれに起因するチャネル間誤差によってアナログ−デジタル変換精度が劣化する。

このような背景から、両チャネルにおけるサンプリングタイミングのズレを無くし、両チャネル間誤差の影響を受けずにアナログ−デジタル変換精度を改善させるために、位相差がちょうど１８０°の互いに反転した２つのクロック信号を出力できるクロック信号生成装置が望まれている。さらに、このようなクロック信号生成装置を用いたＡ／Ｄ変換装置が望まれている。

本発明の目的は、上記課題を解決すべく、互いに同じタイミングで反転した信号波形を有する２つのクロック信号を出力するクロック生成装置及びこれを用いたアナログ−デジタル変換装置を提供することである。

本発明に係るクロック信号生成装置は、第１、第２及び第３のＤフリップフロップを備えたクロック信号生成装置であって、
前記第１のＤフリップフロップは、
第１のＤ入力端子と、
クロック信号を入力する第１のクロック入力端子と、
前記クロック信号に基づいて、前記第１のＤ入力端子への入力信号を保持して出力する第１の出力端子と、
前記クロック信号に基づいて、前記第１のＤ入力端子への入力信号を反転して出力すると共に、前記出力を前記第１のＤ入力端子にフィードバックして入力する第１の反転出力端子と、
を備え、
前記第２のＤフリップフロップは、
前記第１のＤフリップフロップの前記第１の出力端子からの出力を入力する第２のＤ入力端子と、
前記クロック信号を入力する第２のクロック入力端子と、
前記クロック信号に基づいて、前記第２のＤ入力端子への入力信号を保持して第１出力として出力する第２の出力端子と、
を備え、
第３のＤフリップフロップは、
前記第１のＤフリップフロップの前記第１の反転出力端子からの出力を入力する第３のＤ入力端子と、
前記クロック信号を入力する第３のクロック入力端子と、
前記クロック信号に基づいて、前記第３のＤ入力端子への入力信号を保持して第２出力として出力する第３の出力端子と、
を備え、
前記第２のＤフリップフロップの前記第２の出力端子からの前記第１出力と、前記第３のＤフリップフロップの前記第３の出力端子からの前記第２出力とは、互いに同じタイミングで反転した信号波形を有することを特徴とする。

また、前記第２のＤフリップフロップと前記第３のフリップフロップとは、クロック信号に対する非反転出力のタイミングが同じであってもよい。

さらに、前記クロック信号生成装置をＩＣチップ上に搭載してもよい。

本発明に係るアナログ−デジタル変換装置は、前記クロック信号生成装置と、
前記クロック信号生成装置から出力される互いに反転した信号波形を有する前記第１出力及び前記第２出力を用いて、サンプル期間とホールド期間を切替えて、入力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と
を備えたことを特徴とする。

また、前記Ａ／Ｄ変換器は、
前記クロック信号生成装置から出力される前記第１出力を用いてＡチャネル側のサンプル期間とホールド期間を切替えて、入力された前記アナログ信号をデジタル信号に変換するＡチャネル側変換器と、
前記クロック信号生成装置から出力される前記第２出力を用いてＢチャネル側のサンプル期間とホールド期間を切替えて、入力された前記アナログ信号をデジタル信号に変換するＢチャネル側変換器と
を備えてもよい。

なお、前記アナログ−デジタル変換装置をＩＣチップ上に搭載してもよい。

本発明に係るクロック信号生成装置及びこれを用いたアナログ−デジタル変換装置によれば、３つのＤ−フリップフロップを組み合わせている。第１のフリップフロップでは、それ自体のＮＱ出力をＤ入力としてフィードバック入力させることによって、マスタークロック信号を１／２分周させ、Ｑ出力とＮＱ出力から、位相差がほぼ１８０°の２つのクロック信号を出力させる。さらに、第１のフリップフロップのＱ出力を第２のフリップフロップに入力し、第１のフリップフロップのＮＱ出力を第３のフリップフロップに入力することによって、同じＱ出力のタイミングで、位相差がちょうど１８０°の互いに反転した信号波形を有する２つのクロック信号を出力することができる。

さらに、上記クロック信号生成装置を用いたインターリーブ構成のＡ／Ｄ変換装置によれば、上記クロック信号生成装置の位相差がちょうど１８０°の互いに反転した信号波形を有する２つのクロック信号をＡ／Ｂチャネルのサンプリング／ホールドタイミングの切り替えにそれぞれ用いることができる。これによって、Ａ／Ｂ両チャネル間のサンプリングタイミングのずれを無くし、アナログ−デジタル変換精度を改善することができる。

以下、本発明の実施の形態に係るクロック信号生成装置及びＡ／Ｄ変換装置について、添付図面を用いて説明する。なお、図面において実質的に同一の部材には同一の符号を付している。

（実施の形態１）
図１は、本発明の実施の形態１に係るクロック信号生成装置１０の構成を示す回路図である。このクロック信号生成装置１０は、３つのＤ−フリップフロップ１０１〜１０３によって構成されている。また、入出力について、マスタークロック信号入力端子９１と、２つの出力端子２２、２３を備える。この２つの出力端子２２、２３によって、互いの位相差が１８０°でマスタークロック信号について１／２分周され、同じタイミングで反転した信号波形を有する２つのクロック信号を出力する。

次に、このクロック信号生成装置１０の詳細な構成を説明する。
まず、マスタークロック信号入力端子９１は、第１のＤ−フリップフロップ１０１のクロック端子と第２のＤ−フリップフロップ１０２のクロック端子と第３のＤ−フリップフロップ１０３のクロック端子にそれぞれ接続されている。また、第１のＤ−フリップフロップ１０１の反転出力端子（ＮＱ）は、第１のＤ−フリップフロップ１０１のＤ入力端子と、第３のＤ−フリップフロップ１０３のＤ入力端子とに接続されている。一方、第１のＤ−フリップフロップ１０１の非反転出力端子（Ｑ）は、第２のＤ−フリップフロップ１０２のＤ入力端子に接続されている。

なお、第２のＤ−フリップフロップ１０２の非反転出力端子（Ｑ）は、出力端子２２に接続され、第３のＤ−フリップフロップ１０３の非反転出力端子（ＮＱ）は、出力端子２３に接続されている。このクロック信号生成装置をＡ／Ｂ両チャネルを有するインターリーブ構成のＡ／Ｄ変換装置に用いる場合には、２つの出力は、Ａチャネル側サンプリングクロック信号と、Ｂチャネル側サンプリングクロック信号として入力することができる。

また、このクロック信号生成装置１０は、ＩＣチップ上に搭載してもよい。

図２は、このクロック信号生成装置１０の各部の波形図である。図２において、（ａ）はマスタークロック信号（ＭＣＬＫ）の波形であり、（ｂ）は第１のＤ−フリップフロップ１０１の非反転出力（Ｑ）の波形であり、（ｃ）は第１のＤ−フリップフロップ１０１の反転出力（ＮＱ）の波形であり、（ｄ）は第２のＤ−フリップフロップ１０２の非反転出力（Ｑ）の波形［ＣＬＫ＿Ａ］であり、（ｅ）は第３のＤ−フリップフロップ１０３の非反転出力（Ｑ）の波形［ＣＬＫ＿Ｂ］である。

次に、このクロック信号生成装置１０の動作を図２を参照して説明する。
（ａ）まず、時刻ｔ１でマスタークロック信号ＭＣＬＫの立下りエッジが到来すると、時刻ｔ１直前での第１のＤ−フリップフロップ１０１のＱ出力がハイ、第１のＤ−フリップフロップ１０１のＮＱ出力がローであれば、第１のＤ−フリップフロップ１０１のＱ出力は、時刻ｔ１からΔｔ時間後（ｔＱ）にハイからローに移行する。更に、第１のＤ−フリップフロップ１０１のＮＱ出力は、時刻ｔ１から（Δｔ＋Δｔｄ）時間後（ｔＮＱ）にローからハイへ移行する。
なお、第１のＤ−フリップフロップ１０１のＱ出力とＮＱ出力との間には、上述したようにΔｔｄの遅延が存在する。そのため２つの出力の間では、反転のタイミングがΔｔｄだけずれている。
（ｂ）次に、第２のＤ−フリップフロップ１０２において、時刻ｔ１直前における第２のＤ−フリップフロップ１０２のＤ入力端子には、第１のＤ−フリップフロップ１０１のＱ出力（ハイ）が入力されている。時刻ｔ１でマスタークロック信号の立下りエッジが到来すると、第２のＤ−フリップフロップ１０２のＱ出力は、時刻ｔ１からΔｔ時間後（Ｑ出力タイミング：ｔＱ）にハイを出力する。
（ｃ）第３のＤ−フリップフロップ１０３において、時刻ｔ１直前における第３のＤ−フリップフロップ１０３のＤ入力端子には、第１のＤ−フリップフロップ１０１のＮＱ出力（ロー）が入力されている。時刻ｔ１でマスタークロック信号の立下りエッジが到来すると、第３のＤ−フリップフロップ１０３のＱ出力は、時刻ｔ１からΔｔ時間後（Ｑ出力タイミング：ｔＱ）にローを出力する。
以上のように、このクロック信号生成装置１０では、第１のＤ−フリップフロップ１０１のＱ出力を第２のフリップフロップ１０２のＤ入力として入力し、第１のフリップフロップ１０１のＮＱ出力を第３のフリップフロップ１０３のＤ入力として入力している。第１のフリップフロップ１０１のＱ出力とＮＱ出力との間には遅延Δｔｄが存在するが、同じＱ出力のタイミングを有する第２及び第３のフリップフロップ１０２、１０３を用いることによって、それぞれのＱ出力として、マスタークロック信号が１／２分周され、位相差がちょうど１８０°であり、互いに反転した信号波形を有する２つのクロック信号を出力することができる。

さらに、第２及び第３のフリップフロップ１０２、１０３を用いることによって、それぞれのＱ出力として、位相差がちょうど１８０°であり、互いに反転した信号波形を有する２つのクロック信号を出力するメカニズムについて詳述する。
ここで、マスタークロック信号ＭＣＬＫの立下りエッジ（図２：時刻ｔ１）が到来する直前の状態において、第２のＤ−フリップフロップ１０２のＤ入力端子に入力される第１のＤ−フリップフロップ１０１のＱ出力信号（図２：（ｂ））と、第３のＤ−フリップフロップ１０３のＤ入力端子に入力される第１のＤ−フリップフロップ１０１のＮＱ出力信号（図２：（ｃ））とは、既に確定している。さらに、第２のフリップフロップ１０２と、第３のフリップフロップ１０３とは、クロック信号の立ち下がりエッジ到来からＱ出力までのタイミング（ｔＱ：時刻ｔ１からΔｔ時間後）が同じである。そのため、マスタークロック信号ＭＣＬＫの立下りエッジ到来時には、第２のＤ−フリップフロップ１０２からのＱ出力信号２２と、第３のＤ−フリップフロップ１０３からのＱ出力信号２３とは、同じＱ出力のタイミングとして、互いに遅延することなく時刻ｔ１からΔｔ時間後にそれぞれ出力される。またさらに、第１のフリップフロップ１０１のＱ出力とＮＱ出力との間の遅延Δｔｄは微少であって、立ち下がりエッジ到来時（図２：時刻ｔ１）のそれぞれの信号の値は互いに反対の値（ハイ、ロー）又は（ロー、ハイ）の組合せである。そこで、第２のＤ−フリップフロップ１０２からのＱ出力信号２２と、第３のＤ−フリップフロップ１０３からのＱ出力信号２３とは、同じＱ出力のタイミング（ｔＱ）で、互いに反転した信号波形を有する２つのクロック信号として出力される。

本発明の実施の形態１に係るクロック信号生成装置１０によれば、マスタークロック入力信号を１／２分周し、位相差がちょうど１８０°の互いに反転した信号波形を有する２つのクロック信号を出力することができる。

（実施の形態２）
図３は、本発明の実施の形態２に係るインターリーブ構成のアナログ−デジタル（Ａ／Ｄ）変換装置１００の構成を示すブロック図である。図４は、図３のクロック信号生成装置１０として、実施の形態１に係るクロック信号生成装置１０を用いる場合の詳細な構成を示すブロック図である。このＡ／Ｄ変換装置１００では、本発明の実施の形態１に係るクロック信号生成装置１０を備えることを特徴とする。さらに、このＡ／Ｄ変換装置１００は、クロック信号生成装置１０、アナログ信号入力端子１、一方側の（Ａチャネル側）Ａ／Ｄ変換器３、他方側の（Ｂチャネル側）Ａ／Ｄ変換器６，マルチプレクサ回路８、デジタル信号出力端子９を備える。クロック信号生成装置１０の構成は、図１で示した本発明の実施の形態１に係るクロック信号生成装置１０と同じであるので、その説明を省略する。

Ａチャネル側Ａ／Ｄ変換器３は、Ａチャネル側アナログ信号入力端子２と、Ａチャネル側デジタル信号出力端子４とを有し、Ｂチャネル側Ａ／Ｄ変換器６は、Ｂチャネル側アナログ信号入力端子５と、Ｂチャネル側デジタル信号出力端子７とを有する。

なお、このアナログ−デジタル変換装置１００は、ＩＣチップ上に搭載してもよい。

次に、図３のように構成されたインターリーブ構成のＡ／Ｄ変換装置の動作について説明する。
（ａ）アナログ信号入力端子１に入力されたアナログ信号は、Ａチャネル側のアナログ信号入力端子２とＢチャネル側のアナログ信号入力端子５に入力される。
（ｂ）Ａチャネル側のアナログ信号入力端子２に入力されたアナログ信号は、Ａチャネル側のＡ／Ｄ変換器３によってアナログ信号からデジタル信号へＡ／Ｄ変換され、Ａチャネル側のデジタル信号出力端子４からデジタル信号が出力される。
（ｃ）同様に、Ｂチャネル側のアナログ信号入力端子５に入力されたアナログ信号は、Ｂチャネル側のＡ／Ｄ変換器６によってアナログ信号からデジタル信号へＡ／Ｄ変換され、Ｂチャネル側のデジタル信号出力端子７からデジタル信号が出力される。
（ｄ）Ａチャネル側のデジタル信号出力端子４から出力されるデジタル信号と、Ｂチャネル側のデジタル信号出力端子７から出力されるデジタル信号とは、マルチプレクサ回路８によって合成され、デジタル信号出力端子９からデジタル信号が出力される。

さらに、このＡ／Ｄ変換装置１００におけるＡ／Ｂ両チャネルのサンプリングタイミングについて説明する。
（ａ）マスタークロック信号入力端子９１に入力されたマスタークロック信号は、クロック信号生成装置１０によって１／２に分周され、Ａチャネル側のサンプリングクロック信号とＢチャネル側のサンプリングクロック信号とを生成する。
（ｂ）Ａチャネル側のサンプリングクロック信号出力端子２２からＡチャネル側のサンプリングクロック信号が出力され、Ｂチャネル側のサンプリングクロック信号出力端子２３からＢチャネル側サンプリングクロック信号が出力される。なお、上述のように、Ａチャネル側のサンプリングクロック信号とＢチャネル側のサンプリングクロック信号とは、互いに反転（位相がちょうど１８０度異なる）した信号波形を有する関係である。
（ｃ）Ａチャネル側のサンプリングクロック信号［ＣＬＫ＿Ａ］によってＡチャネル側のＡ／Ｄ変換器３のサンプル期間とホールド期間の切替えを行い、Ｂチャネル側のサンプリングクロック信号［ＣＬＫ＿Ｂ］によってＢチャネル側のＡ／Ｄ変換器６のサンプル期間とホールド期間の切替えを行う。

このＡ／Ｄ変換装置１００では、実施の形態１に係るクロック信号生成装置１０を用いてマスタークロック入力信号を１／２分周し、位相差がちょうど１８０°の互いに反転した信号波形を有する２つのクロック信号を得ている。この２つのクロック信号をＡ／Ｂ両チャネルのサンプリング／ホールドタイミングを切り替えるためにそれぞれ用いることができる。これによって、このＡ／Ｄ変換装置１００では、Ａ／Ｂ両チャネルにおけるサンプリングタイミングの誤差を生じさせることなく、両チャネル間のサンプリングタイミングの間隔を等間隔にすることができアナログ−デジタル変換精度を改善させることができる。

図５は、本発明の実施の形態２に係るＡ／Ｄ変換装置１００のアナログ入力信号とそのサンプリングタイミングの関係を示すタイミングチャートである。図５において、（ａ）はアナログ入力信号波形、（ｂ）はマスタークロック信号波形、（ｃ）はＡチャネル側サンプリングクロック信号［ＣＬＫ＿Ａ］波形、（ｄ）はＢチャネル側サンプリングクロック信号［ＣＬＫ＿Ｂ］波形である。

このＡ／Ｄ変換装置１００において、Ａ／Ｂ両チャネル間のサンプリングタイミングの間隔を等間隔にすることができるメカニズムについて図５を用いて説明する。図５において各サンプリングクロックの立下りエッジをサンプリングポイントとする。
上述のように、クロック信号生成装置１０により生成されたＡチャネル側のサンプリングクロック信号［ＣＬＫ＿Ａ］と、Ｂチャネル側サンプリングクロック信号［ＣＬＫ＿Ｂ］とは、位相差がちょうど１８０°で、互いに反転した信号波形を有する。そのため、ＣＬＫ＿Ａの立ち上がりエッジとＣＬＫ＿Ｂの立ち下りエッジとが一致し、ＣＬＫ＿Ａの立ち下がりエッジとＣＬＫ＿Ｂの立ち上りエッジとが一致する。すなわち、ＣＬＫ＿Ｂの立下りエッジ（図５：▲）からＣＬＫ＿Ａの立下りエッジ（図５：●）までの時間（Δｔ_ＢＡ）と、ＣＬＫ＿Ａの立下りエッジ（図５：●）からＣＬＫ＿Ｂの立下りエッジ（図５：▲）までの時間（Δｔ_ＡＢ）とは同じ時間間隔であり、時間差が生じない。そのため、このＡ／Ｄ変換装置１００では、入力されたアナログ信号のサンプリングは、ＣＬＫ＿Ａの立ち下がりエッジ（図５：●）とＣＬＫ＿Ｂの立ち下がりエッジ（図５：▲）で交互にサンプリングされ、各サンプリングポイントは図５に示すように、入力されたアナログ信号に対して等間隔になる。このようにＡチャネルとＢチャネルのそれぞれのサンプリングタイミングのずれを無くすことにより、Ａ／Ｂ両チャネル間のサンプリングタイミングを等間隔にすることができ、アナログ−デジタル変換精度を改善させることができる。

本発明に係るクロック信号生成装置は、インターリーブ構成で動作させるＡ／Ｄ変換装置において有効である。

本発明の実施の形態１に係るクロック信号生成装置の構成を示す回路図である。 本発明の実施の形態１に係るクロック信号生成装置の各部の波形図である。 本発明の実施の形態２に係るＡ／Ｄ変換装置の構成を示すブロック図である。 図３のＡ／Ｄ変換器において、図１のクロック信号生成装置を用いた場合の回路図である。 本発明の実施の形態２に係るＡ／Ｄ変換装置におけるアナログ入力信号とそのサンプリングタイミングを示すタイミングチャートである。 従来のクロック信号生成装置の構成を示す回路図である。 従来のクロック信号生成装置の各部の波形図である。 従来のＡ／Ｄ変換器におけるアナログ入力信号とそのサンプリングタイミングを示すタイミングチャートである。

符号の説明

１ アナログ信号入力端子
２ Ａチャネル側Ａ／Ｄ変換器アナログ入力端子
３ Ａチャネル側Ａ／Ｄ変換器
４ Ａチャネル側Ａ／Ｄ変換器デジタル出力端子
５ Ｂチャネル側Ａ／Ｄ変換器アナログ入力端子
６ Ｂチャネル側Ａ／Ｄ変換器
７ Ｂチャネル側Ａ／Ｄ変換器デジタル出力端子
８ マルチプレクサ回路
９ デジタル出力端子
１０ クロック信号生成装置
１２ Ａチャネル側サンプリングクロック
１３ Ｂチャネル側サンプリングクロック
２２ Ａチャネル側サンプリングクロック
２３ Ｂチャネル側サンプリングクロック
５０ クロック信号生成装置
９１ マスタークロック入力端子
１００ Ａ／Ｄ変換装置
１０１〜１０３ Ｄ−フリップフロップ

Claims (6)

1. 第１、第２及び第３のＤフリップフロップを備えたクロック信号生成装置であって、
   前記第１のＤフリップフロップは、
   第１のＤ入力端子と、
   クロック信号を入力する第１のクロック入力端子と、
   前記クロック信号に基づいて、前記第１のＤ入力端子への入力信号を保持して出力する第１の出力端子と、
   前記クロック信号に基づいて、前記第１のＤ入力端子への入力信号を反転して出力すると共に、前記出力を前記第１のＤ入力端子にフィードバックして入力する第１の反転出力端子と、
   を備え、
   前記第２のＤフリップフロップは、
   前記第１のＤフリップフロップの前記第１の出力端子からの出力を入力する第２のＤ入力端子と、
   前記クロック信号を入力する第２のクロック入力端子と、
   前記クロック信号に基づいて、前記第２のＤ入力端子への入力信号を保持して第１出力として出力する第２の出力端子と、
   を備え、
   第３のＤフリップフロップは、
   前記第１のＤフリップフロップの前記第１の反転出力端子からの出力を入力する第３のＤ入力端子と、
   前記クロック信号を入力する第３のクロック入力端子と、
   前記クロック信号に基づいて、前記第３のＤ入力端子への入力信号を保持して第２出力として出力する第３の出力端子と、
   を備え、
   前記第２のＤフリップフロップの前記第２の出力端子からの前記第１出力と、前記第３のＤフリップフロップの前記第３の出力端子からの前記第２出力とは、互いに同じタイミングで反転した信号波形を有することを特徴とするクロック信号生成装置。
2. 前記第２のＤフリップフロップと前記第３のフリップフロップとは、クロック信号に対する非反転出力のタイミングが同じであることを特徴とする請求項１に記載のクロック信号生成装置。
3. 請求項１又は２に記載の前記クロック信号生成装置を搭載したことを特徴とするＩＣチップ。
4. 請求項１から３のいずれか一項に記載の前記クロック信号生成装置と、
   前記クロック信号生成装置から出力される互いに反転した信号波形を有する前記第１出力及び前記第２出力を用いて、サンプル期間とホールド期間を切替えて、入力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と
   を備えたアナログ−デジタル変換装置。
5. 前記Ａ／Ｄ変換器は、
   前記クロック信号生成装置から出力される前記第１出力を用いてＡチャネル側のサンプル期間とホールド期間を切替えて、入力された前記アナログ信号をデジタル信号に変換するＡチャネル側変換器と、
   前記クロック信号生成装置から出力される前記第２出力を用いてＢチャネル側のサンプル期間とホールド期間を切替えて、入力された前記アナログ信号をデジタル信号に変換するＢチャネル側変換器と
   を備えることを特徴とする請求項４に記載のアナログ−デジタル変換装置。
6. 請求項４に記載の前記アナログ−デジタル変換装置を搭載したことを特徴とするＩＣチップ。

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