JP6127807B2 - 送信回路、通信システム及び通信方法 - Google Patents

Description

本発明は、送信回路、通信システム及び通信方法に関する。

イーサネット（登録商標）規格などにおいて、データレートが１０ギガビット／秒から２５ギガビット／秒と高速化してきている。これに伴い、いわゆるＳｅｒＤｅｓ（SERializer/DESerializer）に含まれるシリアルデータ送信回路及びシリアルデータ送信回路のデータレートも２５ギガビット／秒と高速化している。

図１を参照して、従来のシリアルデータ送信回路について説明する。図１（ａ）は従来のシリアルデータ送信回路８を示す図である。図１（ｂ）はシリアルデータ送信回路８のタイムチャートを示す図である。

パラレル入力される４つのデジタル信号をシリアル出力するシリアルデータ送信回路８は、１／２分周回路１１０と、第１〜第３の２：１マルチプレクサ１２０〜１２２と、ドライバ回路１３０とを有する。出力信号を２５ギガビット／秒で駆動する場合、１／２分周回路１１０及び第３の２：１マルチプレクサ１２２には、図１（ｂ）の波形〔ＰＡ〕に対応する１２．５ＧＨｚのクロック信号ＣＫが提供される。１／２分周回路１１０は、提供されたクロック信号ＣＫを分周して図１（ｂ）の波形〔ＰＢ〕に対応する６．２５ＧＨｚの１／２分周信号を第１及び第２の２：１マルチプレクサ１２０及び１２１に提供する。第１の２：１マルチプレクサ１２０は、入力される第１又は第３デジタル信号Ｄ_in0又はＤ_in2の何れか一方を１／２分周回路１１０から提供される１／２分周信号に基いて出力する。第１の２：１マルチプレクサ１２０から出力されるデジタル信号は、図１（ｂ）の波形〔ＰＣ〕に対応する。また、第２の２：１マルチプレクサ１２１は、入力される第２又は第４デジタル信号Ｄ_in1又はＤ_in3の何れか一方を１／２分周回路１１０から提供される１／２分周信号に基いて出力する。第２の２：１マルチプレクサ１２１から出力されるデジタル信号は、図１（ｂ）の波形〔ＰＤ〕に対応する。更に、第３の２：１マルチプレクサ１２２は、第１の２：１マルチプレクサ１２０又は第２の２：１マルチプレクサ１２１から入力されるデジタル信号の何れか一方を図１（ａ）では１２．５ＧＨｚで示されるクロック周期ＣＫで出力する。第３の２：１マルチプレクサ１２２から出力されるデジタル信号は、図１（ｂ）の〔ＰＥ〕に対応する。そして、第３の２：１マルチプレクサ１２２から出力される出力信号Ｖ_outは、ドライバ回路１３０を介して伝送路に送信される。

特許第４７２３０２９号公報

図１に示されるシリアルデータ送信回路８では、矢印Ａで示される破線で囲まれる１／２分周回路１１０、第３の２：１マルチプレクサ１２２及びドライバ回路１３０が図１（ａ）では１２．５ＧＨｚで示される高速周期で動作する。今後、データレートが更に高速化することが予想されるが、シリアルデータ送信回路に含まれるトランジスタ等の素子のデータレートを更に高速化することが困難になりつつある。このため、データレートに対応するシリアルデータ送信回路を設計することが難しくなってきている。また、データレートが高速化されることに伴って、消費電力が大きくなっているため、消費電力を低減するために、高速動作する素子の数を減らすことが求められている。

さらに、低消費電力のシリアルデータ送信回路を採用する場合でも、従来のシリアルデータ送信回路との互換性が維持されることが望ましい。

本発明はこれらの課題を解決することを目的とする。すなわち、本発明は、高速動作する素子数を限定した構成を有する回路を提供することを目的とする。さらに、本発明は、従来のシリアルデータ送信回路との互換性がある回路を提供することを目的とする。

上記課題を解決するために、送信回路は、マルチプレクサと、第１選択部と、第２選択部と、出力が互いに接続される第１ドライバ回路及び第２ドライバ回路とを有する。マルチプレクサは、所定周期長のデータレートの第１デジタル信号と、第２デジタル信号とを第１デジタル信号のデータレートの２倍のデータレートで交互に組み合わせた第３デジタル信号を出力する。第２デジタル信号は、第１デジタル信号に対して所定周期長の１／２シフトした所定周期長のデータレートである。第１選択部は、第１状態では、第１デジタル信号を出力し、第１状態と異なる第２状態では、第３デジタル信号を出力する。第２選択部は、第１状態では、第２デジタル信号を出力し、第２状態では、第３デジタル信号を出力する。第１ドライバ回路は、第１選択部から出力される信号に応じた信号を出力する。第２ドライバ回路は、第２選択部から出力される信号に応じた信号を出力する。

送信回路は、第１デジタル信号に対応する信号と第２デジタル信号に対応する信号とを合成した信号出力する第１状態と、第１デジタル信号にと第２デジタル信号とを交互に組み合わせた第３デジタル信号に対応する信号を出力する第２状態とを有する。このため、送信回路は、第１状態で信号を送信することが好ましくない場合には、第２状態で信号を送信するので、従来のシリアルデータ送信回路との互換性をより高くすることが可能になった。

従来のシリアルデータ送信回路を示す図である。 （ａ）は関連するシリアルデータ送信回路の回路図であり、（ｂ）は（ａ）に示すシリアルデータ送信回路のタイミングチャートを示す図である。 図２に示すシリアルデータ送信回路の分周回路の内部回路図である。 図２に示すシリアルデータ送信回路の２：１マルチプレクサの内部回路図である。 図２に示すシリアルデータ送信回路のドライバ回路の内部回路図である。 （ａ）はシリアルデータ送信回路の一例の回路図であり、（ｂ）は（ａ）に示すシリアルデータ送信回路のタイミングチャートを示す図である。 図６に示すシリアルデータ送信回路を含む通信システムの一例の回路ブロック図である。 図７に示すシリアルデータ受信回路のＤＦＥの内部回路図である。 図７に示すシリアルデータ受信回路の１：４デマルチプレクサの内部回路図である。 図７に示す通信システムのタイムチャートを示す図である。 図７に示すシリアルデータ受信回路のＤＦＥ調整部の処理フローを示す図である。 図６に示すシリアルデータ送信回路を含む通信システムの他の例の回路ブロック図である。

以下、図２〜１２を参照しながら、実施形態に従う送信回路及び通信システムについて説明する。まず、図２〜図５を参照して、関連するシリアルデータ送信回路９について説明する。

図２（ａ）は、シリアルデータ送信回路９の回路ブロックを示す図である。

シリアルデータ送信回路９は、１／２分周回路１０と、第１及び第２の２：１マルチプレクサ２０及び２１と、第１及び第２のドライバ回路３０及び３１とを有する。シリアルデータ送信回路９は、パラレル入力される４つのデジタル信号をシリアル出力する。

図３は、１／２分周回路１０の内部回路図である。

１／２分周回路１０は、Ｄフリップフロップ１１及び１４と、インバータ１２及び１３とを有する。Ｄフリップフロップ１１は、出力端子Ｑから出力される信号をインバータ１２を介して入力端子Ｄに入力している。したがって、Ｄフリップフロップ１１は、クロック信号ＣＫの立ち上がりエッジごとに反転信号を出力することにより、クロック信号ＣＫの２倍の周期を有する第１制御信号ＣＮＴ₁を出力する。Ｄフリップフロップ１４は、Ｄフリップフロップ１１の出力端子Ｑの信号を入力端子Ｄに入力している。Ｄフリップフロップ１４のクロック端子にはインバータ１３を介してクロック信号ＣＫの反転信号が入力される。したがって、Ｄフリップフロップ１４は、クロック信号ＣＫの立ち下がりエッジに同期したＣＮＴ₁信号を出力することにより、クロック信号ＣＫの２倍の周期を有する第２制御信号ＣＮＴ₂を出力する。第２制御信号ＣＮＴ₂と、第１制御信号ＣＮＴ₁との位相差は、クロック信号ＣＫの１／２周期となる。

１／２分周回路１０は、クロック信号ＣＫが入力され、クロック信号ＣＫを１／２分周した第１及び第２制御信号ＣＮＴ₁及びＣＮＴ₂を出力する。第２制御信号ＣＮＴ₂は第１制御信号ＣＮＴ₁に対してクロック信号ＣＫの１／２周期に相当する位相差を有する。すなわち、第２制御信号ＣＮＴ₂は第１制御信号ＣＮＴ₁に対してクロック信号ＣＫの１／２周期の遅延差を有する。

図４は、第１の２：１マルチプレクサ２０の内部回路図である。以下、第１の２：１マルチプレクサ２０について説明するが、第２の２：１マルチプレクサ２１も同一の構成を有する。

第１の２：１マルチプレクサ２０は、Ｄフリップフロップ２３ａ及び２３ｂと、マルチプレクサ２４とを有する。Ｄフリップフロップ２３ａは、入力端子Ｄに入力されるデジタル信号をＣＫ端子に入力される制御信号ＣＮＴの立ち上がりエッジでラッチして出力端子Ｑから出力する。Ｄフリップフロップ２３ｂは、入力端子Ｄに入力されるデジタル信号をＣＫ端子に入力される制御信号ＣＮＴの立ち下がりエッジでラッチして出力端子Ｑから出力する。マルチプレクサ２４は、制御信号ＣＮＴが０であるときにＤフリップフロップ２３ａの出力端子Ｑから出力される信号を出力信号Ｄ_outとして出力する。また、マルチプレクサ２４は、制御信号ＣＮＴが１であるときにＤフリップフロップ２３ｃの出力端子Ｑから出力される信号を出力信号Ｄ_outとして出力する。

第１の２：１マルチプレクサ２０はパラレル入力される第１又は第３デジタル信号Ｄ_in0又はＤ_in2の何れかに対応する信号を第１制御信号ＣＮＴ₁に基いて選択的に出力する。第２の２：１マルチプレクサ２１はパラレル入力される第２又は第４デジタル信号Ｄ_in1又はＤ_in3の何れかに対応する信号を第２制御信号ＣＮＴ₂に基いて選択的に出力する。

図５は、第１のドライバ回路３０の内部回路図である。以下、第１のドライバ回路３０について説明するが、第２のドライバ回路３１も同一の構成を有する。

第１のドライバ回路３０は、単相差動変換部３２と、第１及び第２トランジスタ３３及び３４と、第１及び第２抵抗３５及び３６とを有する。単相差動変換部３２は、入力デジタル信号Ｄ_in1を第１及び第２差動出力信号Ｄ_out1及びＤ_out2に変換する。第１及び第２トランジスタ３３及び３４は、ｎＭＯＳトランジスタである。第１及び第２トランジスタ３３及び３４はそれぞれ、ゲート端子に入力されるデジタル信号Ｄ_out1及びＤ_out2に応じてアナログ信号Ｖ_out1及びＶ_out2を出力する。第１及び第２抵抗３５及び３６は、５０Ωの抵抗値を有する終端抵抗である。

第１のドライバ回路３０は、第１の２：１マルチプレクサ２０から出力されるデジタル信号をアナログ信号として出力する。第２のドライバ回路３１は、第２の２：１マルチプレクサ２１から出力されるデジタル信号をアナログ信号として出力する。第１及び第２のドライバ回路３０及び３１の出力は接続されている。このため、出力信号Ｖ_outは、第１のドライバ回路３０から出力されるアナログ信号と、第２のドライバ回路３１から出力されるアナログ信号とが合成された信号になる。

図２（ｂ）は、シリアルデータ送信回路９のタイムチャートを示す図である。図２（ｂ）の波形Ｄ_in0〜Ｄ_in3は、図２（ａ）のパラレル入力されるデジタル信号Ｄ_in0〜Ｄ_in3の波形を示す。図２（ｂ）の波形〔Ａ〕は、図２（ａ）のクロック信号ＣＫの波形を示す。図２（ｂ）の波形〔Ｂ〕は、図２（ａ）の第１制御信号ＣＮＴ₁の波形を示す。図２（ｂ）の波形〔Ｃ〕は、図２（ａ）の第２制御信号ＣＮＴ₂の波形を示す。図２（ｂ）の波形〔Ｄ〕は、図２（ａ）の第１の２：１マルチプレクサ２０の出力デジタル信号の波形を示す。図２（ｂ）の波形〔Ｅ〕は、図２（ａ）の第２の２：１マルチプレクサ２１の出力デジタル信号の波形を示す。図２（ｂ）の波形Ｖ_outは、図２（ａ）の出力アナログ信号Ｖ_outの波形を示す。

波形Ｄ_in0〜Ｄ_in3は、波形〔Ｂ〕に示されるクロック信号ＣＫの波形と同じ周期を有する。波形〔Ｂ〕及び〔Ｃ〕は、クロック信号ＣＫを１／２分周した信号であり、クロック信号ＣＫの１／２周期の遅延差を有する。したがって、波形〔Ｂ〕と〔Ｃ〕の間の遅延差は、クロック信号ＣＫの２倍の周期を有するデジタル信号波形Ｄ_in0〜Ｄ_in3の周期との関係では、９０度の位相差を有するということができる。

波形〔Ｄ〕は、第１デジタル信号Ｄ_in0に対応するデジタル信号が波形〔Ｂ〕及び第３デジタル信号Ｄ_in2に対応するデジタル信号が波形〔Ｂ〕の立ち下がり及び立ち上がりエッジでラッチされて、選択的に波形〔Ｂ〕の１／２周期ごとに出力される波形を示す。すなわち、波形〔Ｂ〕が０のときは波形〔Ｄ〕は、第１デジタル信号Ｄ_in0に対応する信号となり、波形〔Ｂ〕が１のときは波形〔Ｄ〕は、第３デジタル信号Ｄ_in2に対応する信号となる。

波形〔Ｅ〕は、第２デジタル信号Ｄ_in1に対応するデジタル信号が波形〔Ｃ〕及び第４デジタル信号Ｄ_in3に対応するデジタル信号が波形〔Ｃ〕の立ち下がり及び立ち上がりでラッチされて、選択的に波形〔Ｂ〕の１／２周期ごと出力される波形を示す。すなわち、波形〔Ｃ〕が０のときは波形〔Ｅ〕は、第２デジタル信号Ｄ_in1に対応する信号となり、波形〔Ｃ〕が１のときは波形〔Ｅ〕は、第４デジタル信号Ｄ_in3に対応する信号となる。

出力波形Ｖ_outは、波形〔Ｄ〕と波形〔Ｅ〕とが合成された信号である。すなわち、出力波形Ｖ_outに示される波形ａは、第１デジタル信号Ｄ_in0及び第２デジタル信号Ｄ_in1にそれぞれ対応する信号が合成された信号である。波形ｂは、第２デジタル信号Ｄ_in1及び第３デジタル信号Ｄ_in2にそれぞれ対応する信号が合成された信号である。波形ｃは、第３デジタル信号Ｄ_in2及び第４デジタル信号Ｄ_in3にそれぞれ対応する信号が合成された信号である。波形ｄは、第４デジタル信号Ｄ_in3及び第１デジタル信号Ｄ_in0にそれぞれ対応する信号が合成された信号である。このため、出力信号Ｖ_outは、波形〔Ｄ〕及び波形〔Ｅ〕が（０，０）のときの信号、波形〔Ｄ〕及び波形〔Ｅ〕が（０，１）又は（１，０）のときの信号、並びに波形〔Ｄ〕及び波形〔Ｅ〕が（１，１）のときの信号となる。すなわち、出力信号Ｖ_outは、３値を有する３値信号になる。

このように、出力信号Ｖ_outは、クロック信号ＣＫの波形〔Ａ〕の１／２周期に相当するデータレートを有するシリアル信号になる。すなわち、シリアルデータ送信回路１のユニットインターバル（Unit Interval、ＵＩ）は、クロック信号ＣＫの波形〔Ａ〕の１／２周期に相当する。これから、パラレル入力される第１〜第４デジタル信号Ｄ_in0〜Ｄ_in3の周期は４ＵＩに相当し、クロック信号ＣＫの周期は２ＵＩに相当する。

シリアルデータ送信回路９では、第１及び第２の２：１マルチプレクサ２０及び２１は、クロック信号ＣＫの周期を１／２分周回路１０で２倍にされた第１及び第２制御信号ＣＮＴ₁及びＣＮＴ₂により制御される。第１のドライバ回路３０は第１の２：１マルチプレクサの出力信号を受信し、第２のドライバ回路３１は第２の２：１マルチプレクサの出力信号を受信する。このため、シリアルデータ送信回路９では、クロック信号ＣＫの周期で動作する素子は、図２（ａ）において矢印Ｂで示される破線で囲まれる１／２分周回路１０のみである。

図１（ａ）に示す従来のシリアルデータ送信回路８と比較すると、クロック信号ＣＫの周期で動作する素子は、２：１マルチプレクサ及びドライバ回路がそれぞれ１つずつ削減されている。このため、シリアルデータ送信回路９は、従来のシリアルデータ送信回路８よりも高速動作する素子数が削減される。

なお、シリアルデータ送信回路９は、２つのドライバ回路３０及び３１を有するために、１つのドライバ回路１３０のみを有する従来のシリアルデータ送信回路８よりもドライバ回路の数が増加している。しかしながら、ドライバ回路数の増加により、シリアルデータ送信回路９の消費電力が従来のシリアルデータ送信回路８よりも増加するおそれはない。シリアルデータ送信回路８と、シリアルデータ送信回路９の出力電圧振幅Ｖ_outは同じため、２つのドライバ回路３０と３１を足した総駆動力は、１つのドライバ回路１３０の駆動力と等しくなるように設計する。したがって、２つのドライバ回路３０と３１の総消費電力は、１つのドライバ回路１３０の消費電力と変わらない。

シリアルデータ送信回路９を送信回路とする通信システムでは、３値信号を受信する機能を有する受信回路が必須である。以下に、詳細に説明するように、３値信号を受信する機能を有する受信回路として、判定帰還型等化技術（Decision Feedback Equalization、ＤＦＥ）を使用して信号波形の歪みを予測する信号判定回路である判定帰還型等化器を備える受信回路がある。シリアルデータ送信回路９を含む通信システムにおいて、受信回路が判定帰還型等化器（以下、ＤＦＥとも少する）を備えていないと、シリアルデータ送信回路９が送信した信号が正しく受信されない。

図６（ａ）はシリアルデータ送信回路の一例を示す図であり、図６（ｂ）は図６（ａ）に示すシリアルデータ送信回路のタイミングチャートを示す図である。

シリアルデータ送信回路１は、第３の２：１マルチプレクサ２２と、第１〜第３マルチプレクサ４０〜４２を更に有することが図２〜５を参照して説明された関連するシリアルデータ送信回路９と相違する。

第３の２：１マルチプレクサ２２は、図４を参照して説明された第１の２：１マルチプレクサ２０と同一の構成を有し、第１〜第３マルチプレクサ４０〜４２は、図４を参照して説明されたマルチプレクサ２４と同一の構成を有する。

第３の２：１マルチプレクサ２２は、パラレル入力される第１の２：１マルチプレクサ２０及び第２の２：１マルチプレクサ２１の何れかの出力信号を第３マルチプレクサ４２の出力信号に基いて選択的に出力する。

第１マルチプレクサ４０は、出力選択信号ＮＲＺ＿ｅｎが０であるときに、図６（ｂ）で波形〔Ｈ〕で示される第１の２：１マルチプレクサ２０の出力信号を出力する。また、第１マルチプレクサ４０は、出力選択信号ＮＲＺ＿ｅｎが１であるときに、図６（ｂ）で波形〔Ｊ〕で示される第３の２：１マルチプレクサ２２の出力信号を出力する。

第２マルチプレクサ４１は、出力選択信号ＮＲＺ＿ｅｎが０であるときに、図６（ｂ）で波形〔Ｉ〕で示される第２の２：１マルチプレクサ２１の出力信号を出力する。また、第２マルチプレクサ４１は、出力選択信号ＮＲＺ＿ｅｎが１であるときに、図６（ｂ）で波形〔Ｊ〕で示される第３の２：１マルチプレクサ２２の出力信号を出力する。

第３マルチプレクサ４２は、出力選択信号ＮＲＺ＿ｅｎが０であるときに、１又は０である一定信号ＣＮＳＴを出力する。また、第１マルチプレクサ４０は、出力選択信号ＮＲＺ＿ｅｎが１であるときに、クロック信号ＣＫを出力する。

シリアルデータ送信回路１は、出力選択信号ＮＲＺ＿ｅｎが０であるときに図２に示すシリアルデータ送信回路９と同一の送信回路として機能して、３値信号を出力する。一方、シリアルデータ送信回路１は、出力選択信号ＮＲＺ＿ｅｎが１であるときに図１に示すシリアルデータ送信回路８と同一の送信回路として機能して、ＮＲＺ信号を出力する

図７は、通信システムの一例を示す図である。

通信システム１００は、シリアルデータ送信回路１と、シリアル信号受信回路２００と、伝送路３００とを有する。シリアルデータ送信回路１の出力端は伝送路３００の一端に接続され、シリアル信号受信回路２００の入力端は伝送路３００の他端に接続される。シリアルデータ送信回路１にパラレル入力される第１〜第４デジタル入力信号Ｄ_in0〜Ｄ_in3は、伝送路３００を介してシリアル信号受信回路２００から第１〜第４デジタル出力信号Ｄ_out0〜Ｄ_out3として出力される。伝送路３００は、シリアルデータ送信回路１とシリアル信号受信回路２００との間を電気的に接続する配線である。

図８（ａ）はシリアル信号受信回路２００のＤＦＥ２１０の内部回路図であり、図８（ｂ）及び８（ｃ）は関連するタイムチャートを示す図である。

シリアル信号受信回路２００は、ＤＦＥ２１０と、１：４デマルチプレクサ２２０とを有する。ＤＦＥ２１０は、判定帰還型等化技術を使用して、信号波形の歪みを予測する信号判定回路である。ＤＦＥ２１０は、判定回路２１１と、減算回路２１２と、Ｄフリップフロップ２１３とを有する。

判定回路２１１は、先に入力された信号の判定結果に基いて、正数である所定の係数Ｈ１又は係数Ｈ１の反数である−Ｈ１の何れか一方を出力する。先の信号が０と判定されたとき、判定回路２１１は、−Ｈ１を出力する。一方、先の信号が１と判定されたとき、判定回路２１１は、Ｈ１を出力する。

減算回路２１２は、入力信号Ｖ_inから判定回路２１１の出力信号を減算する。すなわち、先の信号が０と判定されたとき、減算回路２１２は、入力信号Ｖ_inにＨ１を加算する。一方、先の信号が１と判定されたとき、判定回路２１１は、入力信号Ｖ_inからＨ１を減算する。Ｄフリップフロップ２１３は、減算回路２１２において入力信号Ｖ_inに±Ｈ１が減算された信号Ｖ´_inが入力端子Ｄに入力され、クロック信号ＣＬＫの立ち上がり又は立下りエッジで０又は１の何れかのデジタル信号Ｄ_outを出力端子Ｑから出力する。このように、ＤＦＥ２１０は、先の信号の判定結果に基いて、次のサイクルの信号の判定しきい値を調整することで、波形歪みを補正して０又は１のデジタル信号として判定できる。

ＤＦＥ２１０は、判定しきい値を調整する代わりに、入力信号Ｖ_inから±Ｈ１を減算することで、判定しきい値を変化させたことと同等な構成になっている。図８（ｂ）は、判定帰還型等化機能を有しない回路による判定結果の一例を示すタイムチャートであり、図８（ｃ）は、ＤＦＥ２１０の判定結果の一例を示すタイムチャートである。図８（ｂ）において矢印「Bit Error」で示されるビットは、本来は０と判定されるべきビットであるが、先の信号が０であり且つ高速で動作するため判定しきい値まで遷移する前に誤判定されている。一方、図８（ｃ）において矢印「Correct Bit」で示されるビットは、判定しきい値を変化させたことと同等な効果を有するＤＦＥ２１０により判定された結果、正しい判定結果を得ている。

仮に、伝送路の伝送損失が０の場合、ＤＦＥ２１０のＨ１の振幅は、ＤＦＥ２１０に入力される入力信号Ｖ_inの振幅の約１／２に設定する。実際は、伝送路で伝送ロスが発生するので、判定回路が正しく０又は１を判定できるようにＨ１を調整する。

図９は、１：４デマルチプレクサ２２０の回路の一例を示す図である。

１：４デマルチプレクサ２２０は、１：２デマルチプレクサ２２１ａ、２２１ｂ及び２２１ｃと、Ｄフリップフロップ２２２と、インバータ２２３とを有する。１：２デマルチプレクサ２２１ａは、Ｄフリップフロップ２２４ａ、２２５ａ及び２２６ａを有する。１：２デマルチプレクサ２２１ａは、シリアル入力されるデジタル入力信号Ｄ_inとクロック信号ＣＫとが入力される。Ｄフリップフロップ２２４ａは、入力端子Ｄに入力されるデジタル信号Ｄ_inをクロック信号ＣＫの立ち上がりエッジでラッチする。Ｄフリップフロップ２２５ａは、入力端子Ｄに入力されるデジタル信号Ｄ_inをクロック信号ＣＫの立ち下がりエッジでラッチする。Ｄフリップフロップ２２６ａは、入力端子Ｄに入力されるＤフリップフロップ２２５ａの出力信号をクロック信号ＣＫの立ち上がりエッジでラッチする。

１：２デマルチプレクサ２２１ｂ及び２２１ｃは、１：２デマルチプレクサ２２１ａと同等な回路構成を有する。Ｄフリップフロップ２２２及びインバータ２２３は、クロック信号ＣＫの立ち下がりエッジでクロック信号ＣＫを１／２分周した信号を生成する。

Ｄフリップフロップ２２４ｂは、Ｄフリップフロップ２２４ａの出力信号を１／２分周されたクロック信号ＣＫの立ち上がりエッジでラッチして第４デジタル出力信号Ｄ_out3として出力端子Ｑから出力する。Ｄフリップフロップ２２５ｂは、Ｄフリップフロップ２２４ａの出力信号を１／２分周されたクロック信号ＣＫの立ち下がりエッジでラッチして出力端子Ｑから出力する。Ｄフリップフロップ２２６ｂは、入力端子Ｄに入力されるＤフリップフロップ２２５ｂの出力信号を１／２分周されたクロック信号ＣＫの立ち上がりエッジでラッチして第２デジタル出力信号Ｄ_out1として出力端子Ｑから出力する。

Ｄフリップフロップ２２４ｃは、Ｄフリップフロップ２２６ａの出力信号を１／２分周されたクロック信号ＣＫの立ち上がりエッジでラッチして第３デジタル出力信号Ｄ_out2として出力端子Ｑから出力する。Ｄフリップフロップ２２５ｃは、Ｄフリップフロップ２２６ａの出力信号を１／２分周されたクロック信号ＣＫの立ち下がりエッジでラッチして出力端子Ｑから出力する。Ｄフリップフロップ２２６ｃは、入力端子Ｄに入力されるＤフリップフロップ２２５ｃの出力信号を１／２分周されたクロック信号ＣＫの立ち上がりエッジでラッチして第１デジタル出力信号Ｄ_out0として出力端子Ｑから出力する。

このような構成を有することにより、１：４デマルチプレクサ２２０は、シリアル入力されるデジタル入力信号Ｄ_inを第１〜第４デジタル出力信号Ｄ_out0〜Ｄ_out3としてパラレル出力する。

次に、図１０を参照して、出力選択信号ＮＲＺ＿ｅｎが０に設定されて、シリアルデータ送信回路１が３値信号を送信するときの通信システム１００の動作について説明する。

図１０は、出力選択信号ＮＲＺ＿ｅｎが０に設定されたときの通信システム１００のタイムチャートを示す図である。

パラレル入力される第１〜第４デジタル入力信号Ｄ_in10〜Ｄ_in13は、４ＵＩの周期で入力される。パラレル入力される第１のデジタル入力信号Ｄ_in10〜Ｄ_in13は１１０１であり、第２のデジタル入力信号Ｄ_in10〜Ｄ_in13は１０００である。第１〜第４デジタル信号Ｄ_in10〜Ｄ_in13の波形上に示される楕円は、第１〜第４デジタル信号Ｄ_in10〜Ｄ_in13がＤフリップフロップによりそれぞれラッチされるタイミングを示す。第１及び第３デジタル信号Ｄ_in10及びＤ_in12は第１の２：１マルチプレクサ２０内部のＤフリップフロップでそれぞれラッチされ、第２及び第４デジタル信号Ｄ_in11及びＤ_in13は、第２の２：１マルチプレクサ２１内部のＤフリップフロップでそれぞれラッチされる。

波形〔Ｂ〕及び〔Ｄ〕は、第１の２：１マルチプレクサ２０におけるデジタル信号の選択状態を示す。波形〔Ｂ〕は第１の２：１マルチプレクサ２０に入力される第１制御信号ＣＮＴ₁の波形であり、波形〔Ｄ〕は第１制御信号ＣＮＴ₁に基いて第１の２：１マルチプレクサ２０から出力される波形である。波形〔Ｂ〕が０のとき、第１の２：１マルチプレクサ２０において第１デジタル信号Ｄ_in10が選択され、波形〔Ｂ〕が１のとき、第３デジタル信号Ｄ_in12が選択されて、それぞれ波形〔Ｄ〕として出力される。

波形〔Ｃ〕及び〔Ｅ〕は、第２の２：１マルチプレクサ２１におけるデジタル信号の選択状態を示す。波形〔Ｃ〕は第２の２：１マルチプレクサ２１に入力される第２制御信号ＣＮＴ₂の波形であり、波形〔Ｅ〕は第２制御信号ＣＮＴ₂に基いて第２の２：１マルチプレクサ２１から出力される波形である。波形〔Ｃ〕が０のとき、第２の２：１マルチプレクサ２１において第２デジタル信号Ｄ_in11が選択され、波形〔Ｃ〕が１のとき、第４デジタル信号Ｄ_in13が選択されて、それぞれ波形〔Ｅ〕として出力される。

波形〔Ｆ〕は、第１及び第２の２：１マルチプレクサ２０及び２１から出力されるデジタル信号が入力される第１及び第２のドライバ回路３０及び３１からそれぞれ出力された信号が合成されたアナログ信号Ｖ_out1の波形を示す。波形〔Ｆ〕の第１の信号は、第１デジタル信号Ｄ_in10に対応する信号と第２デジタル信号Ｄ_in11に対応する信号とを合成した信号であり、値は２である。また、波形〔Ｆ〕の第２の信号は、第２デジタル信号Ｄ_in11に対応する信号と第３デジタル信号Ｄ_in12に対応する信号とを合成した信号であり、値は１である。更に、波形〔Ｆ〕の第３の信号は、第３デジタル信号Ｄ_in12に対応する信号と第４デジタル信号Ｄ_in13に対応する信号とを合成した信号であり、値は１である。そして、波形〔Ｆ〕の第４の信号は、第４デジタル信号Ｄ_in13に対応する信号と第１デジタル信号Ｄ_in10に対応する信号とを合成した信号であり、値は２である。

破線で示される波形〔Ｇ〕は、シリアル信号受信回路２００で受信される信号の波形を示す。ここでは、伝送路３００における遅延は考慮されておらず、且つ伝送路３００において信号は減衰していないと仮定されている。したがって、波形〔Ｇ〕は、波形〔Ｆ〕と同一の形状を有する。波形〔Ｇ〕に近接して配置される波形は、ＤＦＥ２１０のＤフリップフロップ２１３の入力端子Ｄに入力される波形を示す。例えば、入力端子Ｄに入力される波形の第１の信号は、波形〔Ｇ〕の値である２からＨ１＝０．５を減算した１．５となる。先の入力が１と判定されているためである。また、入力端子Ｄに入力される波形の第２の信号は、波形〔Ｇ〕の値である１からＨ１＝０．５を減算した０．５となる。先の入力が１と判定されているためである。一方、入力端子Ｄに入力される波形の第３の信号は、波形〔Ｇ〕の値である１にＨ１＝０．５を加算した１．５となる。先の入力が０と判定されているためである。

表１に、ＤＦＥ２１０における入力信号Ｖ_inの値と、先の信号Ｄ_outの判定値と、Ｄフリップフロップ２１３の入力端子Ｄに入力される信号Ｖ´_inの値との関係を示す。ここで、Ｄフリップフロップ２１３のしきい値は、「１」である。

図１０の矢印Ｃで示されるデータは、通信システム１００にパラレル入力される第２のデジタル入力信号を示す。このように、０００１としてパラレル入力された第１〜第４デジタル入力信号Ｄ_in10〜Ｄ_in13が、シリアル出力されるＤＦＥ２１０からのデジタル出力信号を介して、０００１として第１〜第４デジタル出力信号Ｄ_out20〜Ｄ_out23としてパラレル出力される。

出力選択信号ＮＲＺ＿ｅｎが０に設定されて、シリアルデータ送信回路１が３値信号を送信するとき、通信システム１００は従来の通信システムと同様にＮＲＺ信号を処理する。

ＤＦＥ調整部２３０は、演算部と、記憶部と、パターンチェック部とを有する。ＤＦＥ調整部２３０は、シリアルデータ送信回路１に出力選択信号ＮＲＺ＿ｅｎを送信して、シリアルデータ送信回路１が３値信号を送信するか、又はＮＲＺ信号を送信するかを決定する。また、ＤＦＥ調整部２３０は、シリアルデータ送信回路１がＮＲＺ信号を送信するときにＤＦＥ２１０の係数Ｈ１の値を決定する。

図１１は、ＤＦＥ調整部２３０の処理フローを示す図である。

まず、ステップＳ１０１において、ＤＦＥ調整部２３０は、シリアルデータ送信回路１に出力選択信号ＮＲＺ＿ｅｎとして０を送信して、シリアルデータ送信回路１を３値信号を送信する状態に設定する。Ｓ１０２において、ＤＦＥ調整部２３０は、ＤＦＥ２１０の係数Ｈ１を変更する。

次いで、ステップＳ１０3において、ＤＦＥ調整部２３０は、シリアルデータ送信回路１から所定のチェックパターンを受信する。次いで、Ｓ１０4において、ＤＦＥ調整部２３０は、ＤＦＥ２１０と１：４デマルチプレクサ２２０とを介してシリアルデータ送信回路１から受信したチェックパターンと、記憶部に記憶されるチェックパターンとをパターンチェック部において比較する。そして、比較結果に基づいて決定されるビットエラーレートが所定のしきい値より小さいか否かを判定する。

Ｓ１０４において、ビットエラーレートが所定のしきい値より小さいと判定されたとき、ＤＦＥ調整部２３０は、シリアル信号受信回路２００はシリアルデータ送信回路１から３値信号を受信可能であると判定して処理を終了する。一方、Ｓ１０４において、ビットエラーレートが所定のしきい値より大きいと判定されたとき、処理はステップＳ１０５を介してステップＳ１０２に戻る。ステップＳ１０５において、係数Ｈ１がいずれの値のときでも、ビットエラーレートが所定のしきい値より大きいと判定されたとき、ステップＳ１０６へ進む。

ステップＳ１０６において、ＤＦＥ調整部２３０は、シリアルデータ送信回路１に出力選択信号ＮＲＺ＿ｅｎとして１を送信して、シリアルデータ送信回路１をＮＲＺ信号を送信する状態に設定する。

次いで、ステップＳ１０７において、ＤＦＥ調整部２３０は、ＤＦＥ２１０の係数Ｈ１を変更する。次いで、ステップＳ１０８において、ＤＦＥ調整部２３０は、ステップＳ１０２と同様に、シリアルデータ送信回路１からチェックパターンを受信する。次いで、ステップＳ１０９において、ＤＦＥ調整部２３０は、ステップＳ１０３と同様に、ビットエラーレートが所定のしきい値より小さいか否かを判定する。

Ｓ１０９において、ビットエラーレートが所定のしきい値より小さいと判定されたとき、ＤＦＥ調整部２３０は、シリアル信号受信回路２００はシリアルデータ送信回路１からＮＲＺ信号を受信可能であると判定して処理を終了する。一方、Ｓ１０9において、ビットエラーレートが所定のしきい値より大きいと判定されたとき、処理はステップＳ１０７に戻る。そして、ＤＦＥ調整部２３０は、ビットエラーレートが所定のしきい値より小さくなるまでステップＳ１０６〜Ｓ１０９の処理を繰り返す。

以上、図７〜１１を参照して、通信システム１００について説明してきた。通信システム１００では、３値信号として出力されるシリアルデータ送信回路１からの出力信号が、ＤＦＥ２１０を備えた受信回路でシリアル信号受信回路２００で受信される。また、シリアル信号受信回路２００が３値信号を受信可能でないと判定された場合に、シリアルデータ送信回路１は、３値信号の代わりにＮＲＺ信号を出力する。このため、シリアルデータ送信回路１は、ＤＦＥを備えない受信回路など３値信号を正しく受信しない受信回路を含む通信システムで使用されるシリアルデータ送信回路と互換性があり、他のシリアルデータ送信回路との置換が容易である。

図１２は、通信システムの他の例を示す図である。

通信システム１０１は、シリアル信号受信回路２００の代わりに、受信部２５１と、パターンチェッカー２５２とを有するシリアル信号受信回路２５０を有することが通信システム１００と相違する。通信システム１０１は、システム制御部４００を更に有する。

通信システム１０１では、シリアルデータ送信回路１及びシリアル信号受信回路２５０の上位階層に位置するシステム制御部４００がシリアルデータ送信回路１が３値信号を送信するか、又はＮＲＺ信号を送信するかを決定する。

システム制御部４００は、シリアル信号受信回路２５０から受信するパターンチェックの結果に基づいて、シリアルデータ送信回路１が３値信号を送信するか、又はＮＲＺ信号を送信するかを決定する。システム制御部４００は、シリアルデータ送信回路１を３値信号を送信する状態にしたときに、ビットエラーレートが大きい場合、シリアルデータ送信回路１をＮＲＺ信号を送信する状態に切り替える。例えば、シリアル信号受信回路２５０の受信部２５１がＤＦＥを含まない場合、パターンチェッカー２５２で検出されるビットエラーレートは非常に大きくなり、システム制御部４００は、シリアル信号受信回路２５０は正常な受信状態ではないと判断する。

以下、他の実施形態について説明する。

シリアルデータ送信回路１は、伝送路３００にシリアル信号を供給する回路として説明されているが、パラレル入力されるデジタル信号をシリアル出力して使用される他の用途において、信号合成回路として使用されてもよい。また、パラレル入力されるデジタル信号の数は本明細書で説明されたものに限定されるものではなく、１６個又は３２個など所望の数のデジタル信号がパラレル入力されるシリアルデータ送信回路としてもよい。

また、シリアルデータ送信回路１において付与されるデジタル信号間の位相差は本明細書で説明されたものに限定されるものではなく、通信システムで採用されるシリアル信号受信回路において、復号化が可能であれば所望の位相差としてもよい。

また、通信システム１００及び１０１では、シリアル信号受信回路のビットエラーレートを検出して選択信号ＮＲＺ＿ｅｎの値を決定するが、選択信号ＮＲＺ＿ｅｎを通信システムの外部から入力してもよい。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１、８、９ シリアル信号送信回路
１０ １／２分周回路
２０、２１、２２ ２：１マルチプレクサ
３０、３１ ドライバ回路
４０、４１、４２ マルチプレクサ
１００、１０１ 通信システム
２００、２５０ シリアル信号受信回路
２１０ ＤＦＥ
２２０ １：４デマルチプレクサ

Claims (9)

1. 所定周期長のデータレートの第１デジタル信号と、前記第１デジタル信号に対して前記所定周期長の１／２シフトした前記所定周期長のデータレートの第２デジタル信号とを前記第１デジタル信号のデータレートの２倍のデータレートで交互に組み合わせた第３デジタル信号を出力するマルチプレクサと、
   第１状態では、前記第１デジタル信号を出力し、前記第１状態と異なる第２状態では、前記第３デジタル信号を出力する第１選択部と、
   前記第１状態では、前記第２デジタル信号を出力し、前記第２状態では、前記第３デジタル信号を出力する第２選択部と、
   前記第１選択部から出力される信号に応じた信号を出力する第１ドライバ回路と、
   前記第１ドライバ回路と出力が接続された第２ドライバ回路であって、前記第２選択部から出力される信号に応じた信号を出力する第２ドライバ回路と、
   を有することを特徴とする送信回路。
2. 第１状態では、所定周期長のデータレートの第１デジタル信号が入力され、前記第１デジタル信号に応じた信号を出力し、前記第１状態と異なる第２状態では、前記第１デジタル信号と、前記第１デジタル信号に対して前記所定周期長の１／２シフトした前記所定周期長のデータレートの第２デジタル信号とを前記第１デジタル信号のデータレートの２倍のデータレートで交互に組み合わせた第３デジタル信号が入力され、前記第３デジタル信号に応じた信号を出力する第１ドライバ回路と、
   前記第１状態では、前記第２デジタル信号が入力され、前記第２デジタル信号に応じた信号を出力し、前記第２状態では、前記第３デジタル信号に応じた信号を出力する第２ドライバ回路と、を有し、
   前記第１ドライバ回路及び前記第２ドライバ回路の出力は接続され、前記接続された出力は、前記第１状態では、第１デジタル信号の値と第２デジタル信号の値が同一のときに、最大レベル又は最小レベルを示し、第１デジタル信号の値と第２デジタル信号の値が異なるときに、前記最大レベルと前記最小レベルの間のレベルを示し、
   前記第２状態では、第３デジタル信号のＨレベル又はＬレベルに応じたレベルを示す、ことを特徴とする送信回路。
3. 前記第１状態と前記第２状態との何れか一方を選択する信号が入力される選択信号端子を更に有する、請求項１又は２に記載の送信回路。
4. 送信回路と、
   前記送信回路の出力部に端部が接続される伝送路と、
   前記伝送路の他の端部に接続される受信回路と、を有し、
   前記送信回路は、所定周期長のデータレートの第１デジタル信号と、前記第１デジタル信号に対して前記所定周期長の１／２シフトした前記所定周期長のデータレートの第２デジタル信号とを前記第１デジタル信号のデータレートの２倍のデータレートで交互に組み合わせた第３デジタル信号を出力するマルチプレクサと、
   第１状態では、前記第１デジタル信号を出力し、前記第１状態と異なる第２状態では、前記第３デジタル信号を出力する第１選択部と、
   前記第１状態では、前記第２デジタル信号を出力し、前記第２状態では、前記第３デジタル信号を出力する第２選択部と、
   前記第１選択部から出力される信号に応じた信号を出力する第１ドライバ回路と、
   前記第１ドライバ回路と出力が接続された第２ドライバ回路であって、前記第２選択部から出力される信号に応じた信号を出力する第２ドライバ回路と、
   を有することを特徴とする通信システム。
5. 前記送信回路は、前記第１状態と前記第２状態との何れか一方を選択する信号が入力される選択信号端子を更に有する、請求項４に記載の通信システム。
6. 前記受信回路が判定帰還型等化器を含むときは、前記第１状態を選択する信号が前記選択信号端子に入力され、
   前記受信回路が判定帰還型等化器を含まないときは、前記第２状態を選択する信号が前記選択信号端子に入力される、請求項５に記載の通信システム。
7. 第１状態では、所定周期長のデータレートの第１デジタル信号に応じた信号と、前記第１デジタル信号に対して前記所定周期長の１／２シフトした前記所定周期長のデータレートの第２デジタル信号に応じた信号とを合成した信号を送信し、
   前記第１状態と異なる第２状態では、前記第１デジタル信号と、第２デジタル信号とを前記第１デジタル信号のデータレートの２倍のデータレートで交互に組み合わせた第３デジタル信号に応じた信号を送信し、
   前記第１状態及び前記第２状態それぞれで、送信された信号を受信する、
   ことを特徴とする通信方法。
8. 前記第１状態で送信された信号のエラービットレートが所定のしきい値より大きいか否かを判定し、前記エラービットレートが所定のしきい値よりも大きいと判定されたときに、前記第１状態から第２状態に切り替える、請求項７に記載の通信方法。
9. 受信回路が判定帰還型等化器を含むときは、前記第１状態で信号を送信し、
   前記受信回路が判定帰還型等化器を含まないときは、前記第２状態で信号を送信する、請求項７に記載の通信方法。

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