JP2011109555A - パラレル−シリアル変換回路 - Google Patents

Abstract

【課題】多段構成のパラレル−シリアル変換回路について、電源電圧の変動等が生じた場合でも、２段目以降のデータ変換部に入力されるデータ信号およびクロック信号のタイミングずれを抑制して、高速なデータ信号のパラレル−シリアル変換を確実に実行する。
【解決手段】パラレル−シリアル変換回路では、多段接続したデータ変換部をクロック信号のタイミングに従って動作させる際に、各々の動作周波数に対応した、基準クロック信号または該基準クロック信号を周波数変換したクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるようにクロック伝搬経路が形成されている。
【選択図】図４

Description

本発明は、クロック信号を用いてパラレルデータをシリアルデータに変換する多段構成のパラレル−シリアル変換回路に関する。

近年、通信分野においてはデータ通信量の増大に伴いデータレートの高速化が進んでいる。通常、高速なデータ信号は、複数の低速なパラレルデータ信号をパラレル−シリアル変換回路（ＭＵＸ）で処理することにより生成される。

図１は、一般的なパラレル−シリアル変換回路の構成例を示す図である。また、図２は、図１の回路で処理される信号のタイミングチャートを示している。
図１に示すパラレル−シリアル変換回路は、２つの入力端子ＩＮ０，ＩＮ１にパラレル入力されるデータ信号Ｄｉｎ０，Ｄｉｎ１を、複数のフリップフロップ１−１，１−２，１−３，１−４，１−５およびセレクタ２を用いてシリアル変換して２倍のデータレートを有するデータ信号Ｄｏｕｔを生成し、該データ信号Ｄｏｕｔを出力端子ＯＵＴから出力する。

具体的に、一方の入力データ信号Ｄｉｎ０は、縦列接続された３つのフリップフロップ１−１，１−２，１−３に順次ラッチされ、一方の選択データ信号Ｄ０としてセレクタ２に入力される。他方の入力データ信号Ｄｉｎ１は、縦列接続された２つのフリップフロップ１−４，１−５に順次ラッチされ、他方の選択データ信号Ｄ１としてセレクタ２に入力される。ラッチ回路である各フリップフロップ１−１〜１−５は、入力データ信号Ｄｉｎ０，Ｄｉｎ１のデータレートに対応する周波数を有するクロック信号ＣＬＫ_Ｌに従って動作する。フリップフロップ１−２，１−５は、クロック信号ＣＬＫ_Ｌの立ち上がりエッジに応じてセットアップとホールドを実行し、フリップフロップ１−１，１−３，１−４は、クロック信号ＣＬＫ_Ｌの立ち下がりエッジに応じて、セットアップとホールドを実行する。

したがって、入力データ信号Ｄｉｎ０およびＤｉｎ１は、クロック信号ＣＬＫ_Ｌの立ち下がりエッジに応じてフリップフロップ１−１および１−４に取り込まれ、クロック信号ＣＬＫ_Ｌの半周期で順に次のフリップフロップ１−２，１−３および１−５へ送られて行く。そして、３つのフリップフロップ１−１，１−２，１−３を通過した選択データ信号Ｄ０、および、２つのフリップフロップ１−４，１−５を通過した選択データ信号Ｄ１は、図２の３，４段目に示すように、位相が互いに１８０°異なる信号となってセレクタ２に入力される。このように、クロック信号ＣＬＫ_Ｌに従って動作するフリップフロップ１−１〜１−５によって、セレクタ２に対する選択データ信号Ｄ０，Ｄ１の入力タイミングが調整される。

セレクタ２には、上記クロック信号ＣＬＫ_Ｌと同じ周波数を有するクロック信号ＣＬＫ_Ｓがスイッチングクロックとして供給されている。なお、クロック信号ＣＬＫ_Ｌとクロック信号ＣＬＫ_Ｓの間のタイミングは、バッファ回路Ｂにより調整されている。上記セレクタ２は、クロック信号ＣＬＫ_Ｓに従いスイッチング動作し、選択データ信号Ｄ０と選択データ信号Ｄ１とを交互に選択することにより、シリアル変換されたデータ信号Ｄｏｕｔを出力する。ここでは、図２の３〜５段目に示すように、セレクタ２は、クロック信号ＣＬＫ_Ｓの立ち上がりエッジに応じて選択データ信号Ｄ１を選択し、クロック信号ＣＬＫ_Ｓの立ち下がりエッジに応じて選択データ信号Ｄ０を選択する。したがって、セレクタ２から出力端子ＯＵＴに出力されるデータ信号Ｄｏｕｔは、図２の６段目に示すように、クロック信号ＣＬＫ_Ｓの２倍の周波数に対応したデータレートをもつシリアルデータ信号となる。

上記図１のパラレル−シリアル変換回路は、２本のパラレルデータから１本のシリアルデータを生成する構成であるが、この回路を一つの変換ユニットとして、複数の変換ユニットを組み合わせた多段構成を適用することにより、例えば、４本のパラレルデータから１本のシリアルデータを生成するなど、多数本のパラレルデータに対応したパラレル−シリアル変換回路を実現することが可能である（例えば、特許文献１，２参照）。

図３は、４本のパラレルデータに対応した２段構成のパラレル−シリアル変換回路の一例を示した機能ブロック図である。このパラレル−シリアル変換回路では、４本の入力データ信号Ｄｉｎが１段目のデータ変換部１１にパラレル入力されて２本ずつシリアル変換され、各入力データ信号Ｄｉｎのデータレートの２倍のデータレートを有する２本のデータ信号がデータ変換部１１から出力される。さらに、データ変換部１１の出力データ信号は、２段目のデータ変換部１２にパラレル入力されてシリアル変換され、各入力データ信号Ｄｉｎのデータレートの４倍のデータレートを有する１本のデータ信号Ｄｏｕｔがデータ変換部１２から出力される。

上記のような２段構成のパラレル−シリアル変換回路において、１段目のデータ変換部１１を駆動するクロック信号ＣＬＫ”の周波数は、２段目のデータ変換部１２を駆動するクロック信号ＣＬＫの周波数の２分の１となる。このため、クロック側の回路構成は、例えば、シリアル変換後のデータ信号Ｄｏｕｔのデータレートに対応した周波数を有するクロック信号ＣＬＫが外部より与えられ、該クロック信号ＣＬＫの周波数を分周回路２１で２分の１に分周してクロック信号ＣＬＫ’を生成し、該クロック信号ＣＬＫ’を２段目のデータ変換部１２に送り、さらに、上記クロック信号ＣＬＫ’の周波数を分周回路２２で２分の１に分周してクロック信号ＣＬＫ”を生成し、該クロック信号ＣＬＫ”を１段目のデータ変換部１１に送る構成とするのが一般的である。

特開２００２−９６２９号公報 特開平８−６５１７３号公報

ところで、上記図３に示したような構成を適用したパラレル−シリアル変換回路については、後段のデータ変換部１２にパラレル入力されるデータ信号と、該データ変換部１２に与えられるクロック信号ＣＬＫ’との同期がとられていることが重要になる。データ変換部１２にパラレル入力されるデータ信号のタイミングは、前段のデータ変換部１１に与えられるクロック信号ＣＬＫ”のタイミングと、該データ変換部１１から出力されたデータ信号が後段のデータ変換部１２に到達するまでの間の伝搬遅延とに依存する。

上記図３の構成においては、データ変換部１１，１２側におけるデータ信号の伝搬方向（図３で左から右方向）に対して、分周回路２１，２２側におけるクロック信号の伝搬方向（図３で右から左方向）が逆になっているため、分周回路２１の出力からデータ変換部１２に至る経路Ｐ１を伝搬する信号（クロック信号ＣＬＫ’）の伝搬時間Ｔ１と、分周回路２１の出力から分周回路２１およびデータ変換部１１を経由してデータ変換部１２に至る経路Ｐ２を伝搬する信号（クロック信号ＣＬＫ’，ＣＬＫ”およびパラレルーシリアル変換から出力されるデータ信号）の伝搬時間Ｔ２との間で、遅延差（Ｔ１−Ｔ２）が発生する。この遅延差の絶対値が、データ変換部１２に与えられるクロック信号ＣＬＫ’の１周期の整数倍になっていれば、データ変換部１２はクロック信号ＣＬＫ’により正常に動作する。このため、通常の回路設計では、各クロック信号ＣＬＫ’，ＣＬＫ”の伝搬経路上およびデータ変換部１１から出力されるデータ信号の伝搬経路上に、遅延要素としてのバッファ回路Ｂを適切に配置することによって、データ変換部１２にパラレル入力されるデータ信号とクロック信号ＣＬＫ’のタイミングが最適化される。

しかしながら、上記遅延差は、パラレル−シリアル変換回路の電源電圧や温度の変動、回路の製造ばらつきなどに依存して変動してしまうため、該遅延差の変動が各データ変換部１１，１２の動作に影響を及ぼすことになる。具体的に、各データ変換部１１，１２の動作に関して、各々を構成するフリップフロップやセレクタ（図１参照）を動作させるクロック信号のタイミングずれの許容値は、処理するデータ信号の高速化に伴って小さくなる。このため、高速なデータレートに対応する場合には、上記のような電源電圧の変動等に起因して発生する遅延差の変動によりクロック信号のタイミングずれが許容値を超えるようになり、パラレル−シリアル変換の過程でエラーが発生してしまうという問題がある。

本発明は上記の点に着目してなされたもので、多段構成のパラレル−シリアル変換回路について、電源電圧の変動等が生じた場合でも、２段目以降のデータ変換部に入力されるデータ信号およびクロック信号のタイミングずれを抑制して、高速なデータ信号のパラレル−シリアル変換を確実に実行できるようにすることを目的とする。

上記の目的を達成するため、本発明は、パラレル入力される複数本のデータ信号をクロック信号のタイミングに従ってシリアルのデータ信号に変換する複数のデータ変換部を備え、該各データ変換部を多段に接続して構成されるパラレル−シリアル変換回路を提供する。このパラレル−シリアル変換回路の一態様は、外部より与えられる基準クロック信号を周波数の異なるクロック信号に変換するクロック周波数変換部と、前記基準クロック信号および前記クロック周波数変換部で周波数変換されたクロック信号のうちで周波数の対応するクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるように形成したクロック伝搬経路と、を備える。

上記のようなパラレル−シリアル変換回路では、各段のデータ変換部をクロック信号のタイミングに従って動作させる際に、各々の動作周波数に対応した、基準クロック信号または該基準クロック信号を周波数変換したクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられることにより、各段のデータ変換部へのクロック信号の入力タイミングは、データ信号の伝搬方向と同じ方向について遅延していく。これにより、２段目以降の各データ変換部にパラレル入力されるデータ信号の位相と、当該データ変換部に与えられるクロック信号の位相との相対的な関係は、パラレル−シリアル変換回路の電源電圧や温度の変動、回路の製造ばらつきなどが発生した場合でも変化し難くなり、各段のデータ変換部におけるデータ信号とクロック信号のタイミングのずれを抑制することができる。よって、高速なデータ信号のパラレル−シリアル変換を確実に実行することが可能になる。

一般的なパラレル−シリアル変換回路の構成例を示す図である。 図１の回路で処理される信号のタイミングチャートである。 従来の２段構成のパラレル−シリアル変換回路の一例を示す機能ブロック図である。 本発明によるパラレル−シリアル変換回路の第１実施形態の構成を示す機能ブロック図である。 上記第１実施形態についての具体的な構成例を示す回路図である。 上記第１実施形態における電源電圧の変動量に対する遅延量の変化の一例を示す図である。 本発明によるパラレル−シリアル変換回路の第２実施形態の構成を示す機能ブロック図である。 上記第２実施形態に関連した他の構成例を示す機能ブロック図である。

以下、本発明の実施の形態について添付図面を参照しながら詳細に説明する。
図４は、本発明によるパラレル−シリアル変換回路の第１実施形態の構成を示す機能ブロック図である。

図４において、本実施形態のパラレル−シリアル変換回路は、例えば、４本のデータ信号Ｄｉｎがパラレル入力される１段目のデータ変換部１１と、該データ変換部１１でシリアル変換された２本のデータ信号がパラレル入力される２段目のデータ変換部１２とを備える。

このパラレル−シリアル変換回路には、データ変換部１１への入力データ信号Ｄｉｎのデータレートに対応した周波数ｆを有する基準クロック信号ＣＬＫ（ｆ）が外部より与えられ、該クロック信号ＣＬＫ（ｆ）に従って、１段目のデータ変換部１１が動作する。また、パラレル−シリアル変換回路は、クロック信号ＣＬＫ（ｆ）の周波数ｆを２逓倍する逓倍回路３１を具備しており、該逓倍回路３１から出力される周波数２ｆを有するクロック信号ＣＬＫ（２ｆ）に従って、２段目のデータ変換部１２が動作する。

さらに、上記各データ変換部１１，１２および逓倍回路３１の間をそれぞれ伝搬する信号（データ信号およびクロック信号）の経路上には、遅延要素としてのバッファ回路Ｂが適宜配置されており、２段目のデータ変換部１２にパラレル入力されるデータ信号の位相と、該データ変換部１２に与えられるクロック信号ＣＬＫ（２ｆ）の位相との相対的な遅延差の絶対値が、クロック信号ＣＬＫ（２ｆ）の１周期の整数倍になるように、各信号の伝搬経路の電気長が調整されている。

上記のような構成のパラレル−シリアル変換回路では、データ変換部１１，１２側におけるデータ信号の伝搬方向と、逓倍回路３１側におけるクロック信号の伝搬方向とが同じ方向（図４で左から右方向）になるため、クロック信号ＣＬＫ（ｆ）の分岐点ａから逓倍回路３１を経由してデータ変換部１２に至るクロック信号の伝搬経路Ｐ１の距離と、クロック信号ＣＬＫ（ｆ）の分岐点ａからデータ変換部１１に至るクロック信号の伝搬経路、および、１段目のデータ変換部１１から２段目のデータ変換部１２に至るデータ信号の伝搬経路を合わせた経路Ｐ２の距離とがほぼ同じになる。これにより、パラレル−シリアル変換回路の電源電圧や温度の変動、回路の製造ばらつきなどが発生した場合に各経路Ｐ１，Ｐ２を伝搬する信号がそれぞれ受ける影響は同程度になるため、電源電圧の変動等に起因して生じる各信号の伝搬時間の遅延差の変動が抑制されるようになる。つまり、２段目のデータ変換部１２にパラレル入力されるデータ信号の位相と、該データ変換部１２に与えられるクロック信号ＣＬＫ（２ｆ）の位相との相対的な遅延差の絶対値は、電源電圧の変動等が発生した場合であっても、クロック信号ＣＬＫ（２ｆ）の１周期の整数倍近傍に維持される。

ここで、上記第１実施形態のパラレル−シリアル変換回路について、具体的な回路構成の一例を挙げてさらに詳しく説明する。
図５は、上記第１実施形態のパラレル−シリアル変換回路の具体的な構成例を示す回路図である。

図５の構成例では、１段目のデータ変換部１１が、上述の図１に示した一般的なパラレル−シリアル変換回路を１つの変換ユニットとして、２つの変換ユニットを並列に接続して構成されている。具体的に、データ変換部１１では、４つの入力端子ＩＮ０，ＩＮ１，ＩＮ２，ＩＮ３のうちの入力端子ＩＮ０に入力されるデータ信号Ｄｉｎ０が、縦列接続された３つのフリップフロップ１−１Ａ，１−２Ａ，１−３Ａで順次ラッチされ、選択データ信号Ｄ０としてセレクタ２Ａの一方の入力ポートに与えられると共に、入力端子ＩＮ１に入力されるデータ信号Ｄｉｎ１が、縦列接続された２つのフリップフロップ１−４Ａ，１−５Ａで順次ラッチされ、選択データ信号Ｄ１としてセレクタ２Ａの他方の入力ポートに与えられる。また、入力端子ＩＮ２に入力されるデータ信号Ｄｉｎ２が、縦列接続された３つのフリップフロップ１−１Ｂ，１−２Ｂ，１−３Ｂで順次ラッチされ、選択データ信号Ｄ２としてセレクタ２Ｂの一方の入力ポートに与えられると共に、入力端子ＩＮ３に入力されるデータ信号Ｄｉｎ３が、縦列接続された２つのフリップフロップ１−４Ｂ，１−５Ｂで順次ラッチされ、選択データ信号Ｄ３としてセレクタ２Ｂの他方の入力ポートに与えられる。

ラッチ回路である各フリップフロップ１−１Ａ〜１−５Ａ，１−１Ｂ〜１−５Ｂは、入力データ信号Ｄｉｎ０〜Ｄｉｎ３のデータレートに対応する周波数ｆを有するクロック信号ＣＬＫ（ｆ）_Ｌに従って動作する。フリップフロップ１−２Ａ，１−５Ａ，１−２Ｂ，１−５Ｂは、クロック信号ＣＬＫ（ｆ）_Ｌの立ち上がりエッジに応じてセットアップとホールドを実行する。また、フリップフロップ１−１Ａ，１−３Ａ，１−４Ａ，１−１Ｂ，１−３Ｂ，１−４Ｂは、クロック信号ＣＬＫ（ｆ）_Ｌの立ち下がりエッジに応じて、セットアップとホールドを実行する。これにより、セレクタ２Ａに対して入力される選択データ信号Ｄ０，Ｄ１は、位相が互いに１８０°異なるように入力タイミングが調整される。また、セレクタ２Ｂに対して入力される選択データ信号Ｄ２，Ｄ３も、位相が互いに１８０°異なるように入力タイミングが調整される。

セレクタ２Ａは、周波数ｆを有するクロック信号ＣＬＫ（ｆ）_Ｓに従ってスイッチング動作し、選択データ信号Ｄ０，Ｄ１を交互に選択することにより、シリアル変換されたデータ信号Ｄａを出力する。また、セレクタ２Ｂも、上記セレクタ２Ａと同様に、クロック信号ＣＬＫ（ｆ）_Ｓに従ってスイッチング動作し、選択データ信号Ｄ２，Ｄ３を交互に選択することにより、シリアル変換されたデータ信号Ｄｂを出力する。各セレクタ２Ａから出力されるデータ信号Ｄａ，Ｄｂは、クロック信号ＣＬＫ（ｆ）_Ｓの２倍の周波数に対応したデータレートを有している。

２段目のデータ変換部１２は、上述の図１に示した一般的なパラレル−シリアル変換回路と同様な構成となっている。ここでは、１段目のデータ変換部１１のセレクタ２Ａから出力されるデータ信号Ｄａが、縦列接続された３つのフリップフロップ１−１Ｃ，１−２Ｃ，１−３Ｃで順次ラッチされ、選択データ信号Ｄａ’としてセレクタ２Ｃの一方の入力ポートに与えられると共に、セレクタ２Ｂから出力されるデータ信号Ｄｂが、縦列接続された２つのフリップフロップ１−４Ｃ，１−５Ｃで順次ラッチされ、選択データ信号Ｄｂ’としてセレクタ２Ｃの他方の入力ポートに与えられる。

各フリップフロップ１−１Ｃ〜１−５Ｃは、クロック信号ＣＬＫ（ｆ）を逓倍回路３１により２逓倍した周波数２ｆを有するクロック信号ＣＬＫ（２ｆ）_Ｌに従って動作する。フリップフロップ１−２Ｃ，１−５Ｃは、クロック信号ＣＬＫ（２ｆ）_Ｌの立ち上がりエッジに応じてセットアップとホールドを実行し、フリップフロップ１−１Ｃ，１−３Ｃ，１−４Ｃは、クロック信号ＣＬＫ（２ｆ）_Ｌの立ち下がりエッジに応じて、セットアップとホールドを実行する。これにより、セレクタ２Ｃに対して入力される選択データ信号Ｄａ’，Ｄｂ’は、位相が互いに１８０°異なるように入力タイミングが調整される。

セレクタ２Ｃは、逓倍回路３１から出力されるクロック信号ＣＬＫ（２ｆ）_Ｓに従ってスイッチング動作し、選択データ信号Ｄａ’，Ｄｂ’を交互に選択することにより、シリアル変換されたデータ信号Ｄｏｕｔを生成し、該データ信号Ｄｏｕｔを出力端子ＯＵＴから外部に出力する。出力端子ＯＵＴから出力されるデータ信号Ｄｏｕｔは、クロック信号ＣＬＫ（２ｆ）_Ｓの２倍の周波数に対応したデータレート、すなわち、入力端子ＩＮ０〜ＩＮ３にパラレル入力されるデータ信号Ｄｉｎ０〜Ｄｉｎ３の４倍のデータレートを有している。

上記図５に示した具体的な回路構成においては、クロック信号ＣＬＫ（ｆ）の分岐点ａ_０から逓倍回路３１を経由してデータ変換部１２のクロック入力点ａ_２に至るクロック信号の伝搬経路の距離と、クロック信号ＣＬＫ（ｆ）の分岐点ａ_０からデータ変換部１１のクロック入力点ａ_１に至るクロック信号の伝搬経路、および、データ変換部１１のデータ出力点ａ_３からデータ変換部１２のデータ入力点ａ_４に至るデータ信号の伝搬経路を合わせた距離とがほぼ同じになる。これにより、データ変換部１２のデータ入力点ａ_４に到達するデータ信号Ｄａ，Ｄｂの位相と、データ変換部１２のクロック入力点ａ_２に到達するクロック信号ＣＬＫ（２ｆ）の位相との相対的な遅延差の絶対値は、電源電圧の変動等が発生した場合であっても、クロック信号ＣＬＫ（２ｆ）の１周期の整数倍近傍に維持されるようになる。

図６は、上記パラレル−シリアル変換回路における電源電圧の変動量に対する、２段目のデータ変換部１２に与えられるデータ信号およびクロック信号間の位相の遅延量の変化を、従来の回路構成（図３参照）と比較して示した一例である。この図６の例では、パラレル−シリアル変換回路の電源電圧に±７％の範囲で変動が生じた場合の遅延量の変化が、従来の回路構成において４６ｐｓであるのに対し、本実施形態の回路構成を適用することにより１２ｐｓに抑えられている。

なお、本実施形態の回路構成における遅延量が従来の回路構成における遅延量よりも全体的に増加しているが、これは、各伝搬経路Ｐ１，Ｐ２の取り回し方（距離）の違いや、各々の経路上に配置されるバッファ回路Ｂの設定の違いによるものである。いずれの回路構成においても、電源電圧の変動量が０％の時の遅延量は、２段目のデータ変換部１２に与えられるクロック信号の１周期の整数倍となるように回路設計が行われている。

上述したように第１実施形態のパラレル−シリアル変換回路によれば、入力データ信号Ｄｉｎ０〜Ｄｉｎ３のデータレートに対応した周波数ｆを有する基準クロック信号ＣＬＫ（ｆ）が外部より与えられる場合に、該クロック信号ＣＬＫ（ｆ）に従って１段目のデータ変換部１１を動作させると共に、逓倍回路３１でクロック信号ＣＬＫ（ｆ）を２逓倍したクロック信号ＣＬＫ（２ｆ）に従って２段目のデータ変換部１２を動作させるようにしたことで、電源電圧の変動等が生じた場合でも、出力段のデータ変換部１２に入力されるデータ信号およびクロック信号のタイミングずれを抑制することができるため、高速なデータ信号のパラレル−シリアル変換を確実に実行することが可能になる。

次に、本発明によるパラレル−シリアル変換回路の第２実施形態について説明する。
上述した第１実施形態では、外部から与えられる周波数ｆの基準クロック信号ＣＬＫ（ｆ）を逓倍回路３１で２逓倍する構成例を示したが、一般的に、高い周波数に対応した逓倍回路を所要の精度を満たしつつ実現することは容易ではなく、たとえ実現できたとしても、従来の回路構成（図３）でクロック信号の処理に用いられる分周回路に比べて、回路規模の大きな逓倍回路になることが現状の技術では避けられない。そこで、第２実施形態では、従来と同様に分周回路を用いてクロック信号の処理を行いながら、電源電圧の変動等に起因して発生する遅延差の変動を抑制できるように回路を工夫した構成例を説明する。

図７は、上記第２実施形態のパラレル−シリアル変換回路の構成を示す機能ブロック図である。
図７において、本実施形態のパラレル−シリアル変換回路は、上述した第１実施形態の場合と同様なデータ変換部１１，１２を備える。このパラレル−シリアル変換回路には、２段目のデータ変換部１２から出力されるデータ信号Ｄｏｕｔのデータレートに対応した周波数Ｆを有する基準クロック信号ＣＬＫ（Ｆ）が外部より与えられる。この基準クロック信号ＣＬＫ（Ｆ）は、上述の図３に示した従来構成の場合と同様にして、分周回路４１に与えられ、周波数Ｆを２分の１に分周したクロック信号ＣＬＫ（Ｆ／２）が生成される。

この周波数Ｆ／２を有するクロック信号ＣＬＫ（Ｆ／２）は、フリップフロップ５１に与えられた後に２段目のデータ変換部１２に送られると共に、上記分周回路４１とは別の分周回路４２に与えられる。分周回路４２は、クロック信号ＣＬＫ（Ｆ／２）の周波数をさらに２分の１に分周したクロック信号ＣＬＫ（Ｆ／４）を生成する。この周波数Ｆ／４を有するクロック信号ＣＬＫ（Ｆ／４）は、フリップフロップ５２に与えられた後に１段目のデータ変換部１１に送られる。

各フリップフロップ５１，５２は、分周回路４１で分周される前の周波数Ｆを有するクロック信号ＣＬＫ（Ｆ）に従ってセットアップとホールドをそれぞれ実行する。この際、クロック信号ＣＬＫ（Ｆ）を各フリップフロップ５１，５２に与えるタイミングとして、フリップフロップ５２が先、フリップフロップ５１が後になるように、クロック信号ＣＬＫ（Ｆ）を各フリップフロップ５１，５２のクロック入力端子に導く経路の配線パターンが設計されている。ここでは、分周回路４１の入力側の分岐点ｂ_０よりリタイミング用クロック信号として取り出したクロック信号ＣＬＫ（Ｆ）が、フリップフロップ５２付近の分岐点ｂ_１に導かれた後に、フリップフロップ５２のクロック入力端子、フリップフロップ５１のクロック入力端子に順に与えられるように、クロック信号ＣＬＫ（Ｆ）の経路が形成されている。なお、上記分岐点ｂ_０，ｂ_１間の経路上、並びに、分岐点ｂ_１およびフリップフロップ５１のクロック入力端子間の経路上にはバッファ回路Ｂが配置されている。

上記のようにしてクロック信号ＣＬＫ（Ｆ）が各フリップフロップ５１，５２に与えられることにより、各フリップフロップ５１，５２から各データ変換部１２，１１に送られるクロック信号ＣＬＫ（Ｆ／２），ＣＬＫ（Ｆ／４）のリタイミングが行われる。このリタイミングは、クロック信号ＣＬＫ（Ｆ）が各フリップフロップ５１，５２に与えられる順序に従い、１段目のデータ変換部１１を動作させるクロック信号ＣＬＫ（Ｆ／４）のリタイミング後に、２段目のデータ変換部１２を動作させるクロック信号ＣＬＫ（Ｆ／２）のリタイミングが行われる。つまり、各段のデータ変換部１１，１２を動作させる各クロック信号（Ｆ／２），ＣＬＫ（Ｆ／４）のリタイミングが、データ変換部１１，１２側におけるデータ信号の伝搬方向と同じ方向について順に実施される。

これにより、上記フリップフロップ５２付近の分岐点ｂ_１からフリップフロップ５１に至るクロック信号ＣＬＫ（Ｆ）の伝搬経路、および、フリップフロップ５１から２段目のデータ変換部１２に至るクロック信号ＣＬＫ（Ｆ／２）の伝搬経路を合わせた経路Ｐ１の距離と、フリップフロップ５２から１段目のデータ変換部１１に至るクロック信号ＣＬＫ（Ｆ／４）の伝搬経路、および、１段目のデータ変換部１１から２段目のデータ変換部１２に至るデータ信号の伝搬経路を合わせた経路Ｐ２の距離とがほぼ同じになる。したがって、上述した第１実施形態の場合と同様に、パラレル−シリアル変換回路の電源電圧や温度の変動、回路の製造ばらつきなどが発生した場合に各経路Ｐ１，Ｐ２を伝搬する信号がそれぞれ受ける影響は同程度になるため、電源電圧の変動等に起因して生じる各信号の伝搬時間の遅延差の変動が抑制されるようになる。つまり、２段目のデータ変換部１２にパラレル入力されるデータ信号の位相と、該データ変換部１２に与えられるクロック信号ＣＬＫ（Ｆ／２）の位相との相対的な遅延差の絶対値は、電源電圧の変動等が発生した場合であっても、クロック信号ＣＬＫ（Ｆ／２）の１周期の整数倍近傍に維持される。

上記のように第２実施形態のパラレル−シリアル変換回路によれば、出力データ信号Ｄｏｕｔのデータレートに対応した周波数Ｆを有する基準クロック信号ＣＬＫ（Ｆ）が外部より与えられる場合に、該基準クロック信号ＣＬＫ（Ｆ）を分周回路４１，４２で分周してクロック信号ＣＬＫ（Ｆ／２），ＣＬＫ（Ｆ／４）を生成し、該各クロック信号ＣＬＫ（Ｆ／２），ＣＬＫ（Ｆ／４）をフリップフロップ５１，５２によりデータ伝搬方向に対応した順序でリタイミングして各段のデータ変換部１２，１１に与えるようにしても、上述した第１実施形態の場合と同様の効果を得ることができると共に、逓倍回路に比べて実現が容易で回路規模も小さな分周回路を用いてクロック信号の処理を行っているので、パラレル−シリアル変換回路の低コスト化および小型化を図ることも可能である。

なお、上記第２実施形態では、出力データ信号Ｄｏｕｔのデータレートに対応した周波数Ｆを有する基準クロック信号ＣＬＫ（Ｆ）が外部より与えられる場合について説明したが、例えば図８に示すように、２段目のデータ変換部１２にパラレル入力されるデータ信号のデータレートに対応した周波数Ｆ／２を有する基準クロック信号ＣＬＫ（Ｆ／２）が外部より与えられる場合にも、上記第２実施形態の構成を応用することが可能である。この場合、外部からの基準クロック信号ＣＬＫ（Ｆ／２）は、フリップフロップ５１に与えられると共に、分周回路４２で分周されてクロック信号ＣＬＫ（Ｆ／４）が生成され、該クロック信号ＣＬＫ（Ｆ／４）がフリップフロップ５２に与えられる。また、基準クロック信号ＣＬＫ（Ｆ／２）は、逓倍回路６１に与えられて２逓倍され、該逓倍回路６１から出力されるリタイミング用クロック信号ＣＬＫ（Ｆ）が分岐点ｂ_１を通って各フリップフロップ５２，５１に順に与えられることで、各クロック信号ＣＬＫ（Ｆ／２），ＣＬＫ（Ｆ／４）のリタイミングが行われる。

また、上述した第１および第２実施形態では、１段目のデータ変換部１１が４本のパラレルデータから２本のシリアルデータを生成し、２段目のデータ変換部１２が２本のパラレルデータから１本のシリアルデータを生成する２段構成について説明した。このような構成では、通常、２本のパラレルデータから１本のシリアルデータを生成する回路（図１）を一つの変換ユニットとして、複数の変換ユニットの組み合わせにより各段のデータ変換部が構成されるが（図５）、本発明における各段のデータ変換部の構成は上記の一例に限定されるものでない。すなわち、ｎを２以上の整数として、ｎ本のパラレルデータから１本のシリアルデータを生成する回路を一つの変換ユニットとすることも可能である。

具体的に、２段構成のパラレル−シリアル変換回路で考えると、１段目のデータ変換部にはｎ：１変換ユニットをｎ個並列に接続した構成を適用し、２段目のデータ変換部には１つのｎ：１変換ユニットを適用することになる。この場合、１段目のデータ変換部に与えられるクロック信号の周波数は、入力データ信号Ｄｉｎのデータレートに対応した周波数ｆ、若しくは、出力データ信号Ｄｏｕｔのデータレートに対応した周波数Ｆのｎ^２分の１となる。また、２段目のデータ変換部に与えられるクロック信号の周波数は、入力データ信号Ｄｉｎのデータレートに対応した周波数ｆのｎ倍、若しくは、出力データ信号Ｄｏｕｔのデータレートに対応した周波数Ｆのｎ分の１となる。

さらに、上述した第１および第２実施形態では、２段構成のパラレル−シリアル変換回路について説明したが、３段以上の構成にも本発明を応用することが可能である。具体的に、ｍを２以上の整数として、２：１変換ユニットの組み合わせによりｍ段のデータ変換部を構成する場合を考えると、１段目のデータ変換部が２^ｍ本のパラレルデータから２^{（ｍ−１）}本のシリアルデータを生成し、２段目のデータ変換部が２^{（ｍ−１）}本のパラレルデータから２^{（ｍ−２）}本のシリアルデータを生成し、以降同様にして、ｍ段目のデータ変換部が２本のパラレルデータから１本のシリアルデータを生成することになる。このようなｍ段構成についても、上述した第１または第２実施形態の場合と同様なクロック側の回路構成を適用することにより、電源電圧の変動等に起因して生じる遅延差の変動を抑制することができる。

以上の各実施形態に関して、さらに以下の付記を開示する。
（付記１） パラレル入力される複数本のデータ信号をクロック信号のタイミングに従ってシリアルのデータ信号に変換する複数のデータ変換部を備え、該各データ変換部を多段に接続して構成されるパラレル−シリアル変換回路において、
外部より与えられる基準クロック信号を周波数の異なるクロック信号に変換するクロック周波数変換部と、
前記基準クロック信号および前記クロック周波数変換部で周波数変換されたクロック信号のうちで周波数の対応するクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるように形成したクロック伝搬経路と、
を備えたことを特徴とするパラレル−シリアル変換回路。

（付記２） 付記１に記載のパラレル−シリアル変換回路であって、
前記基準クロック信号は、初段のデータ変換部にパラレル入力されるデータ信号のデータレートに対応した周波数を有し、
前記クロック周波数変換部は、前記基準クロック信号を逓倍することで２段目以降のデータ変換部を動作させるクロック信号を生成する逓倍回路を含み、
前記クロック伝搬経路は、前記基準クロック信号を初段のデータ変換部に与えると共に、前記逓倍回路で生成されたクロック信号を周波数の対応する２段目以降のデータ変換部に順次与えることを特徴とするパラレル−シリアル変換回路。

（付記３） 付記１に記載のパラレル−シリアル変換回路であって、
前記基準クロック信号は、最終段のデータ変換部から出力されるデータ信号のデータレートに対応した周波数を有し、
前記クロック周波数変換部は、前記基準クロック信号を分周することで各段のデータ変換部を動作させるクロック信号を生成する分周回路を含み、
前記クロック伝搬経路は、前記分周回路で生成されたクロック信号を周波数の対応するデータ変換部にそれぞれ導く各経路上に個別にフリップフロップを具備し、該各フリップフロップは、初段のデータ変換部に対応するフリップフロップから最終段のデータ変換部に対応するフリップフロップに順次与えられる前記基準クロック信号のタイミングに従って、前記分周回路で生成されたクロック信号をリタイミングすることを特徴とするパラレル−シリアル変換回路。

（付記４） 付記１に記載のパラレル−シリアル変換回路であって、
前記基準クロック信号は、最終段のデータ変換部にパラレル入力されるデータ信号のデータレートに対応した周波数を有し、
前記クロック周波数変換部は、前記基準クロック信号を分周することで最終段を除いた各段のデータ変換部を動作させるクロック信号を生成する分周回路、および、前記基準クロック信号を逓倍することで最終段のデータ変換部から出力されるデータ信号のデータレートに対応した周波数を有するリタイミング用クロック信号を生成する逓倍回路を含み、
前記クロック伝搬経路は、前記基準クロック信号を最終段のデータ変換部に導く経路上、および、前記分周回路で生成されたクロック信号を周波数の対応するデータ変換部にそれぞれ導く各経路上に個別にフリップフロップを具備し、該各フリップフロップは、前記逓倍回路で生成されたリタイミング用クロック信号が初段のデータ変換部に対応するフリップフロップから最終段のデータ変換部に対応するフリップフロップに順次与えられ、当該リタイミング用クロック信号のタイミングに従って、前記分周回路で生成されたクロック信号をリタイミングすることを特徴とするパラレル−シリアル変換回路。

（付記５） 付記１〜４のいずれか１つに記載のパラレル−シリアル変換回路であって、
前記各データ変換部は、ｎを２以上の整数として、ｎ本のパラレルデータから１本のシリアルデータを生成する変換ユニットを少なくとも１つ含むことを特徴とするパラレル−シリアル変換回路。

（付記６） 付記５に記載のパラレル−シリアル変換回路であって、
前記変換ユニットは、前記クロック伝搬経路を伝搬したクロック信号により動作する複数のフリップフロップおよび１つのセレクタを有し、前記各フリップフロップの組み合わせにより相対的な位相関係を調整したｎ本のパラレルデータのうちのいずれか１つを前記セレクタで順次選択することにより１本のシリアルデータを生成することを特徴とするパラレル−シリアル変換回路。

（付記７） 付記５または６に記載のパラレル−シリアル変換回路であって、
前記変換ユニットは、２本のパラレルデータから１本のシリアルデータを生成することを特徴とするパラレル−シリアル変換回路。

（付記８） 付記１〜７のいずれか１つに記載のパラレル−シリアル変換回路であって、
２段目以降の各データ変換部にパラレル入力されるデータ信号の位相と、当該データ変換部に与えられるクロック信号の位相との相対的な遅延差の絶対値が、当該データ変換部に与えられるクロック信号の１周期の整数倍になるように、前記クロック伝搬経路上および前段のデータ変換部との間のデータ伝搬経路上にバッファ回路を備えたことを特徴とするパラレル−シリアル変換回路。

１−１〜１−５，５１，５２…フリップフロップ
２…セレクタ
１１，１２…データ変換部
３１，６１…逓倍回路
４１，４２…分周回路
Ｂ…バッファ回路
ＣＬＫ…クロック信号
Ｄｉｎ…入力データ信号
Ｄｏｕｔ…出力データ信号
Ｐ１，Ｐ２…伝搬経路

Claims (6)

1. パラレル入力される複数本のデータ信号をクロック信号のタイミングに従ってシリアルのデータ信号に変換する複数のデータ変換部を備え、該各データ変換部を多段に接続して構成されるパラレル−シリアル変換回路において、
   外部より与えられる基準クロック信号を周波数の異なるクロック信号に変換するクロック周波数変換部と、
   前記基準クロック信号および前記クロック周波数変換部で周波数変換されたクロック信号のうちで周波数の対応するクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるようにするクロック伝搬経路と、
   を備えたことを特徴とするパラレル−シリアル変換回路。
2. 請求項１に記載のパラレル−シリアル変換回路であって、
   前記基準クロック信号は、初段のデータ変換部にパラレル入力されるデータ信号のデータレートに対応した周波数を有し、
   前記クロック周波数変換部は、前記基準クロック信号を逓倍することで２段目以降のデータ変換部を動作させるクロック信号を生成する逓倍回路を含み、
   前記クロック伝搬経路は、前記基準クロック信号を初段のデータ変換部に与えると共に、前記逓倍回路で生成されたクロック信号を周波数の対応する２段目以降のデータ変換部に順次与えることを特徴とするパラレル−シリアル変換回路。
3. 請求項１に記載のパラレル−シリアル変換回路であって、
   前記基準クロック信号は、最終段のデータ変換部から出力されるデータ信号のデータレートに対応した周波数を有し、
   前記クロック周波数変換部は、前記基準クロック信号を分周することで各段のデータ変換部を動作させるクロック信号を生成する分周回路を含み、
   前記クロック伝搬経路は、前記分周回路で生成されたクロック信号を周波数の対応するデータ変換部にそれぞれ導く各経路上に個別にフリップフロップを具備し、該各フリップフロップは、初段のデータ変換部に対応するフリップフロップから最終段のデータ変換部に対応するフリップフロップに順次与えられる前記基準クロック信号のタイミングに従って、前記分周回路で生成されたクロック信号をリタイミングすることを特徴とするパラレル−シリアル変換回路。
4. 請求項１に記載のパラレル−シリアル変換回路であって、
   前記基準クロック信号は、最終段のデータ変換部にパラレル入力されるデータ信号のデータレートに対応した周波数を有し、
   前記クロック周波数変換部は、前記基準クロック信号を分周することで最終段を除いた各段のデータ変換部を動作させるクロック信号を生成する分周回路、および、前記基準クロック信号を逓倍することで最終段のデータ変換部から出力されるデータ信号のデータレートに対応した周波数を有するリタイミング用クロック信号を生成する逓倍回路を含み、
   前記クロック伝搬経路は、前記基準クロック信号を最終段のデータ変換部に導く経路上、および、前記分周回路で生成されたクロック信号を周波数の対応するデータ変換部にそれぞれ導く各経路上に個別にフリップフロップを具備し、該各フリップフロップは、前記逓倍回路で生成されたリタイミング用クロック信号が初段のデータ変換部に対応するフリップフロップから最終段のデータ変換部に対応するフリップフロップに順次与えられ、当該リタイミング用クロック信号のタイミングに従って、前記分周回路で生成されたクロック信号をリタイミングすることを特徴とするパラレル−シリアル変換回路。
5. 請求項１〜４のいずれか１つに記載のパラレル−シリアル変換回路であって、
   前記各データ変換部は、ｎを２以上の整数として、ｎ本のパラレルデータから１本のシリアルデータを生成する変換ユニットを少なくとも１つ含むことを特徴とするパラレル−シリアル変換回路。
6. 請求項１〜５のいずれか１つに記載のパラレル−シリアル変換回路であって、
   ２段目以降の各データ変換部にパラレル入力されるデータ信号の位相と、当該データ変換部に与えられるクロック信号の位相との相対的な遅延差の絶対値が、当該データ変換部に与えられるクロック信号の１周期の整数倍になるように、前記クロック伝搬経路上および前段のデータ変換部との間のデータ伝搬経路上にバッファ回路を備えたことを特徴とするパラレル−シリアル変換回路。

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