KR101975576B1 - 복수의 제어 대상을 제어하는 제어 장치 - Google Patents

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Abstract

이중 시프트 레지스터 구조를 이용하여 복수의 제어 대상을 고속으로 제어할 수 있는 제어 장치에 관한 것으로, 직렬로 입력되는 환경 설정 비트를 제 1 클럭에 따라 시프트하여 병렬로 출력하는 환경 설정 시프트 레지스터; 제어 비트를 제 2 클럭에 따라 시프트하여 상기 복수의 제어 대상으로 출력하는 복수의 서브 시프트 레지스터; 및 상기 복수의 서브 시프트 레지스터 각각에 대응하여 구비되고 서로 직렬로 연결되어, 입력되는 상기 제어 비트를 직렬로 전달하되, 각각 상기 환경 설정 시프트 레지스터에서 출력되는 각 비트에 따라 선택적으로 상기 복수의 서브 시프트 레지스터를 경유하여 전달하는 복수의 셀렉터를 포함한다.

Description

복수의 제어 대상을 제어하는 제어 장치{CONTROL DEVICE FOR CONTROLLING A PLURALITY OF OGJECTS}
본 발명은 복수의 제어 대상을 제어하는 제어 장치에 관한 것으로, 보다 구체적으로 시프트 레지스터를 이용하여 복수의 제어 대상을 제어하는 제어 장치에 관한 것이다.
일반적으로 적은 수의 제어 신호로 복수의 제어 대상을 제어하기 위한 용도로 직렬 입력-병렬 출력의 시프트 레지스터를 사용할 수 있다. 복수의 제어 대상을 제어하는 활용 예는, 자동 판매기와 같이 복수의 모터를 제어하는 것을 생각할 수 있다. 직렬 입력-병렬 출력의 시프트 레지스터를 직렬로 연결함으로써 적은 수의 제어 신호로 다수의 제어 신호를 병렬로 만들 수 있다.
도 1은 통상적인 시프트 레지스터를 이용한 제어 장치를 나타낸 도면이다. 도 1을 참조하면, 통상적인 제어 장치는, 직렬 입력 데이터를 받아 병렬 출력 데이터로 출력하는 복수의 시프트 레지스터(SR:Shift Register)(110)가 직렬로 연결된다. 도 1에서 각 시프트 레지스터(110)가 8개의 출력 단자를 갖고 8 비트를 출력한다면, 각 시프트 레지스터(110)는 클럭의 상승 에지 또는 하강 에지에서 직렬 입력 데이터를 시프트하여 병렬로 8 비트의 출력 데이터를 제어 대상에게 출력하고, 마지막 출력 단자의 출력 데이터는 직렬로 연결된 인접 시프트 레지스터(110)로 들어가 종국적으로 마지막 시프트 레지스터까지 이동한다.
이러한 통상적인 제어 장치에서, 각 출력 데이터 중 하나라도 변경하기 위해서는 모든 데이터를 새로 입력해야 한다. 예를 들어, 도 1에서 8 비트의 8개의 시프트 레지스터(110)가 있을 때, 이 중 하나의 시프트 레지스터(110)의 출력 데이터를 변경하기 위해서는, 총 64 비트를 다시 입력해야 한다. 즉, 64 비트의 직렬 입력 데이터를 64 비트의 병렬 출력 데이터로 만들 때 64개의 클럭이 필요하고, 64 비트의 병력 출력 데이터 중에서 1개만 바꾸려 해도 64 비트의 직렬 입력 데이터를 다시 순차적으로 입력해야만 한다. 따라서 제어 장치의 출력 단자가 많아질수록 고속 제어가 어렵다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로, 이중 시프트 레지스터 구조를 이용하여 복수의 제어 대상을 고속으로 제어할 수 있는 제어 장치를 제공하는 데 목적이 있다.
일 실시예에 따른 복수의 제어 대상을 제어하는 제어 장치는, 직렬로 입력되는 환경 설정 비트를 제 1 클럭에 따라 시프트하여 병렬로 출력하는 환경 설정 시프트 레지스터; 제어 비트를 제 2 클럭에 따라 시프트하여 상기 복수의 제어 대상으로 출력하는 복수의 서브 시프트 레지스터; 및 상기 복수의 서브 시프트 레지스터 각각에 대응하여 구비되고 서로 직렬로 연결되어, 입력되는 상기 제어 비트를 직렬로 전달하되, 각각 상기 환경 설정 시프트 레지스터에서 출력되는 각 비트에 따라 선택적으로 상기 복수의 서브 시프트 레지스터를 경유하여 전달하는 복수의 셀렉터를 포함한다.
일 실시예에서, 상기 복수의 셀렉터 각각은, 상기 환경 설정 시프트 레지스터에서 출력되는 각 비트에 따라 통과 모드 및 선택 모드 중 하나로 동작하여, 통과 모드시 상기 입력되는 제어 비트를 직렬 연결된 인접 셀렉터로 전달하고, 선택 모드시 상기 입력되는 제어 비트를 대응하는 서브 시프트 레지스터를 경유시켜 직렬 연결된 인접 셀렉터로 전달할 수 있다.
일 실시예에서, 상기 제어 장치는, 상기 복수의 서브 시프트 레지스터 각각에 대응하여 구비되어, 제 3 클럭과 상기 환경 설정 시프트 레지스터에서 출력되는 각 비트를 입력으로 하여 상기 제 2 클럭을 출력하는 AND 게이트를 더 포함할 수 있다.
일 실시예에서, 상기 복수의 셀렉터 각각은, 상기 입력되는 제어 비트와, 상기 환경 설정 시프트 레지스터에서 출력되는 비트를 입력 신호로 하여 대응하는 서브 시프트 레지스터로 비트를 출력하는 제 1 AND 게이트; 상기 입력되는 제어 비트와, 상기 환경 설정 시프트 레지스터에서 출력되는 비트의 반전 비트를 입력 신호로 하여 비트를 출력하는 제 2 AND 게이트; 대응하는 서브 시프트 레지스터로부터 직렬로 출력되는 비트와 상기 환경 설정 시프트 레지스터에서 출력되는 비트를 입력 신호로 하여 비트를 출력하는 제 3 AND 게이트; 및 상기 제 2 AND 게이트 및 상기 제 3 AND 게이트의 출력 비트를 입력으로 하여 직렬 연결된 셀렉터로 비트를 출력하는 OR 게이트를 포함할 수 있다.
일 실시예에서, 상기 복수의 서브 시프트 레지스터 각각은, 복수의 출력 단자를 포함하여 상기 제어 비트를 상기 제 2 클럭에 따라 시프트하며 상기 복수의 출력 단자를 통해 병렬로 적어도 하나의 제어 대상에게 출력하고, 마지막 출력 단자의 출력은 대응하는 셀렉터에 입력될 수 있다.
일 실시예에서, 상기 환경 설정 시프트 레지스터 및 상기 서브 시프트 레지스터 중 적어도 하나는 복수의 D-플립플롭을 직렬로 연결한 것일 수 있다.
일 실시예에 따르면, 복수의 제어 대상을 제어하기 위한 출력 데이터를 제어하는 데 있어서 고속 제어를 가능하게 한다. 예를 들어, 8 비트의 8개의 시프트 레지스터를 직렬로 연결하여 총 64 비트의 병렬 출력 데이터를 만드는 종래의 제어 장치에서는 어느 한 시프트 레지스터의 병렬 출력 데이터를 제어하기 위해서는 64 비트의 직렬 입력 데이터를 다시 순차적으로 입력해야 하고 64개의 클럭이 필요한 반면, 본 발명의 일 실시예에 따르면 셀렉터 선택을 위한 8 비트의 환경 설정 비트와 8 비트의 제어 비트만 입력하면 되고, 16개의 클럭만 필요하여, 고속 제어를 가능하게 할 뿐만 아니라, 이후 시점에서 선택된 8 비트의 제어 비트를 변경할 때는, 이미 설정한 8 비트의 환경 설정 비트는 바꿀 필요 없이 해당 제어 비트인 8 비트만 변경하면 되므로 8 개의 클럭만이 소요되어 더욱 빠른 고속 제어가 가능하다.
도 1은 통상적인 시프트 레지스터를 이용한 제어 장치를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 복수의 제어 대상을 제어하는 제어 장치의 구성을 나타낸 도면이다.
도 3은 도 2의 제어 장치의 환경 설정 시프트 레지스터의 타이밍 챠트이다.
도 4는 도 3의 타이밍 차트를 표로 나타낸 도면이다.
도 5는 도 2의 제어 장치의 서브 시프트 레지스터의 타이밍 챠트이다.
도 6은 본 발명의 직렬 입력-병렬 출력의 시프트 레지스터의 일 실시예를 나타낸 도면이다.
도 7은 도 2의 셀렉터의 일 실시예를 나타낸 도면이다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 복수의 제어 대상을 제어하는 제어 장치의 구성을 나타낸 도면이다.
도 2를 참조하면, 일 실시예에 따른 제어 장치는, 적어도 하나 이상의 환경 설정 시프트 레지스터(CSR:Configuration Shift Register)(210), 복수의 셀렉터(SEL:Selector)(220), 복수의 서브 시프트 레지스터(SSR:Sub Shift Register)(230), 및 복수의 AND 게이트(240)를 포함한다.
환경 설정 시프트 레지스터(210)는, 직렬로 입력되는 환경 설정 비트를 클럭(CLK_CSR)에 따라 시프트하여 병렬로 출력한다. 본 실시예에서 환경 설정 시프트 레지스터(210)는 4 비트의 병렬 신호를 출력하는 직렬 입력-병렬 출력의 시프트 레지스터로서, 4개의 출력 단자(Q0, Q1, Q2, Q3)를 포함한다.
본 실시예에서 4개의 셀렉터(220)를 포함하기 때문에 환경 설정 시프트 레지스터(210)는 4 비트의 병렬 신호를 출력하는 직렬 입력-병렬 출력의 시프트 레지스터로 설명하지만 여기에 제한되는 것은 아니며, 셀렉터(220)의 개수에 따라 이에 대응하는 개수의 비트를 병렬로 출력하는 직렬 입력-병렬 출력의 시프트 레지스터를 사용할 수 있다. 환경 설정 시프트 레지스터(210)는 입력되는 클럭(CLK_CSR)의 상승 에지 또는 하강 에지에서, 입력되는 직렬 비트를 시프트하여 출력한다.
환경 설정 시프트 레지스터(210)는 셀렉터(220)의 동작 모드를 설정한다. 즉, 환경 설정 시프트 레지스터(210)에서 출력되는 비트가 0이면 셀렉터(220)는 통과 모드로 동작하고, 환경 설정 시프트 레지스터(210)에서 출력되는 비트가 1이면 셀렉터(220)는 선택 모드로 동작한다.
복수의 셀렉터(220)는 서브 시프트 레지스터(230)의 개수만큼 존재하고 서로 직렬로 연결된다. 복수의 셀렉터(220) 각각은, 환경 설정 시프트 레지스터(210)의 각 출력 단자(Q0, Q1, Q2, Q3)에 연결되어 환경 설정 시프트 레지스터(210)에서 출력되는 신호에 따라 통과 모드 또는 선택 모드로 동작한다. 통과 모드에서, 각 셀렉터(220)는 입력되는 직렬 제어 비트(D_SSR)를 대응하는 서브 시프트 레지스터(230)에 전달하지 않고 직렬로 연결된 인접 셀렉터(220)로 전달한다. 선택 모드에서, 각 셀렉터(220)는 입력되는 직렬 제어 비트(D_SSR)를 대응하는 서브 시프트 레지스터(230)로 경유시켜 직렬로 연결된 인접 셀렉터(220)로 전달한다. 즉 복수의 셀렉터(220) 각각은, 환경 설정 시프트 레지스터(210)에서 출력되는 신호에 따라 제어 비트(D-SSR)의 서브 시프트 레지스터(230) 경유 여부를 선택한다.
복수의 서브 시프트 레지스터(230)는 셀렉터(220)로부터 전달되는 직렬 제어 비트(D_SSR)를 클럭(CLK_SSR)에 따라 시프트하여 병렬로 출력하고 시프트되는 직렬 제어 비트(D_SSR)를 셀렉터(220)로 다시 전달한다. 본 실시예에서 각 서브 시프트 레지스터(230)는 4개의 출력 단자를 포함하여 4 비트의 병렬 신호를 출력한다. 각 서브 시프트 레지스터(230)의 출력 단자의 개수는 제어 대상에 따라 1개가 될 수도 있고 또는 그 이상이 될 수 있다.
복수의 서브 시프트 레지스터(230)는 셀렉터(220)를 매개로 하여 직렬로 연결될 수 있는 구조를 갖는다. 즉, 모든 셀렉터(220)가 선택 모드로 동작할 경우, 제 1 셀렉터(SEL 0)에 입력된 직렬 제어 비트는 제 1 서브 시프트 레지스터(SSR 0), 제 1 셀렉터(SEL 0), 제 2 셀렉터(SEL 1), 제 2 서브 시프트 레지스터(SSR 1), 제 2 셀렉터(SEL 1), 제 3 셀렉터(SEL 2), 제 3 서브 시프트 레지스터(SSR 2), 제 3 셀렉터(SEL 2), 제 4 셀렉터(SEL 3), 제 4 서브 시프트 레지스터(SSR 3), 제 4 셀렉터(SEL 3)의 순서로 순차적으로 시프트되면서, 각 서브 시프트 레지스터(230)에서 병렬로 출력된다. 또는 제 2 셀렉터(SEL 1)만 선택 모드로 동작하고 나머지 셀렉터(SEL 0, SEL 2, SEL 3)는 통과 모드로 동작할 경우, 제 1 셀렉터(SEL 0)에 입력되는 직렬 제어 비트는, 제 1 셀렉터(SEL 0)로부터 제 2 셀렉터(SEL 1), 제 2 서브 시프트 레지스터(SSR 1), 제 2 셀렉터(SEL 1), 제 3 셀렉터(SEL 2), 제 4 셀렉터(SEL 3)의 순서로 순차적으로 시프트되어 출력된다.
AND 게이트(240)는, 상기 복수의 서브 시프트 레지스터(230) 각각에 대응하여 복수 개 구비된다. AND 게이트(240)는, 서브 시프트 레지스터 동작 클럭(CLK_SSR)과 환경 설정 시프트 레지스터(210)에서 출력되는 신호를 논리 곱하여 최종 동작 클럭을 각 서브 시프트 레지스터(230)에 출력한다. 즉 AND 게이트(240)는 서브 시프트 레지스터 동작 클럭(CLK_SSR)과 환경 설정 시프트 레지스터(210)에서 출력되는 신호가 모두 1인 경우에만 1을 출력하는 논리 곱 소자로서, 통과 모드로 동작하는 셀렉터(220)에 대응하는 서브 시프트 레지스터(230)로는 항상 0이 출력되도록 하여 해당 서브 시프트 레지스터(230)가 동작하지 않도록 하는 것이다. 환경 설정 시프트 레지스터(210)에서 출력되는 신호가 1인 경우, AND 게이트(240)는 서브 시프트 레지스터 동작 클럭(CLK_SSR)에 동기화된 클럭을 해당하는 서브 시프트 레지스터(230)에게 출력하여, 해당 서브 시프트 레지스터(230)가 동작하도록 한다.
도 2를 참조한 실시예에서 하나의 환경 설정 시프트 레지스터(210)를 이용하는 것을 설명하였으나, 서브 시프트 레지스터(230)의 개수에 따라 복수 개의 환경 설정 시프트 레지스터(210)를 직렬로 연결하여 사용할 수도 있다. 예를 들어, 총 8개의 서브 시프트 레지스터(230)를 사용하는 경우, 4개의 병렬 출력 단자를 갖는 두 개의 환경 설정 시프트 레지스터(210)를 직렬로 연결하여 각 환경 설정 시프트 레지스터(210)가 4개의 서브 시프트 레지스터(230)를 담당하도록 하면 된다.
이하에서는 도 2를 참조하여 설명한 실시예의 제어 장치의 동작 원리를 보다 구체적으로 설명한다.
셀렉터(220)의 설정
도 3은 도 2의 제어 장치의 환경 설정 시프트 레지스터(210)의 타이밍 챠트이고, 도 4는 도 3의 타이밍 차트를 표로 나타낸 도면이다.
도 3 및 도 4를 참조하면, 4개의 셀렉터(220) 중에서 제 2 셀렉터(SEL 1)만을 선택 모드로 동작시키기 위해, 환경 설정 시프트 레지스터(210)에 4개의 클럭(CLK_CSR)을 입력하고, 또한 0010의 순서로 4개의 환경 설정 비트(D_CSR)를 입력한다. 즉 0을 먼저 입력하고, 다음으로 0을 입력하며 그 다음으로 1을 입력한 후 마지막으로 0을 순서대로 직렬 입력하는 것이다.
도 3 및 도 4를 참조하면, 환경 설정 시프트 레지스터(210)는 클럭(CLK_CSR)의 상승 에지에서 데이터를 시프트하는데, 첫 번째 클럭의 상승 에지에서 환경 설정 비트는 0이고 시프트 레지스터에는 모두 0이 기억되어 있으므로 데이터가 시프트되더라도 4개의 병렬 출력 단자(Q0, Q1, Q2, Q3)에서는 모두 0이 출력된다. 다음으로 두 번째 클럭의 상승 에지에서 환경 설정 비트는 역시 0이고 시프트 레지스터에 기억되어 있는 데이터는 모두 0이므로 4개의 병렬 출력 단자(Q0, Q1, Q2, Q3)에서는 모두 0이 출력된다. 세 번째 클럭의 상승 에지에서 환경 설정 비트는 1이므로 4개의 병렬 출력 단자(Q0, Q1, Q2, Q3) 중 첫 번째 출력 단자(Q0)에서 1이 출력되고 나머지 출력 단자(Q1, Q2, Q3)에서는 0이 출력된다. 마지막으로 네 번째 클럭의 상승 에지에서 환경 설정 비트는 0이므로, 첫 번째 출력 단자(Q0)에는 0이 기억되어 출력되고 기존에 첫 번째 출력 단자(Q0)에 기억되어 있던 데이터 1은 두 번째 출력 단자(Q1)로 시프트되어 출력되고 나머지 출력 단자(Q2, Q3)에서는 0이 출력된다. 이와 같이 클럭 입력 및 환경 설정 비트의 입력이 완료되면, 최종적으로 환경 설정 시프트 레지스터(210)의 4개의 병렬 출력 단자(Q0, Q1, Q2, Q3)에서 출력되는 비트는 0100의 순서이다. 따라서, 제 2 셀렉터(SEL 1)에만 1이 출력되고 나머지 셀렉터에는 0이 출력되어 제 2 셀렉터(SEL 1)만이 선택 모드로 동작한다.
서브 시프트 레지스터(230)의 설정
상술한 바와 같이 제 2 셀렉터(SEL 1)만을 선택 모드로 설정한 후, 제 2 셀렉터(SEL 1)에 대응하는 제 2 서브 시프트 레지스터(SSR 1)의 출력 신호를 설정할 수 있다. 도 5는 도 2의 제어 장치의 서브 시프트 레지스터(230)의 타이밍 챠트이다.
도 5를 참조하면, 서브 시프트 레지스터 동작 클럭(CLK_SSR)은 4개가 입력된다. 이 서브 시프트 레지스터 동작 클럭(CLK_SSR)은 환경 설정 시프트 레지스터(210)의 각 병렬 출력 단자(Q0, Q1, Q2, Q3)의 신호와 논리 곱되어 각 서브 시프트 레지스터(230)에 출력된다. 앞서 설명한 바와 같이, 환경 설정 시프트 레지스터(210)의 병렬 출력 단자(Q0, Q1, Q2, Q3) 중에서 두 번째 출력 단자(Q1)에서만 1이 출력되고 다른 출력 단자(Q0, Q2, Q3)들에서는 0이 출력되므로, 서브 시프트 레지스터 동작 클럭(CLK_SSR)은 오직 제 2 서브 시프트 레지스터(SSR 1)에만 출력된다. 그러므로, 도 5에 도시된 바와 같이, 제 2 서브 시프트 레지스터(SSR 1)를 제외한 나머지 모든 서브 시프트 레지스터(SSR 0, SSR 2, SSR 3)의 출력은 없다. 제 2 서브 시프트 레지스터(SSR 1)를 제외한 나머지 모든 서브 시프트 레지스터(SSR 0, SSR 2, SSR 3)에 기 설정된 비트가 있다면 그 비트가 출력될 것이다.
본 실시예에서 제 2 셀렉터(SEL 1)에 입력되는 직렬 제어 비트(D_SSR)는 1110으로서, 111이 순차적으로 입력된 후 마지막에 0이 입력된다. 제 2 서브 시프트 레지스터(SSR 1)에 입력되는 첫 번째 클럭의 상승 에지에서 직렬 제어 비트(D_SSR)는 1이므로 제 2 서브 시프트 레지스터(SSR 1)의 첫 번째 출력 단자(Q4)에 1이 출력되고 나머지 출력 단자(Q5, Q6, Q7)에는 0이 출력된다. 두 번째 클럭의 상승 에지에서, 직렬 제어 비트(D_SSR)는 1이므로 제 2 서브 시프트 레지스터(SSR 1)의 첫 번째 출력 단자(Q4)에 1이 출력되고 기존에 기억되어 있던 데이터 1은 시프트되어 두 번째 출력 단자(Q5)에 출력된다. 다음으로 세 번째 클럭의 상승 에지에서, 직렬 제어 비트(D_SSR)는 역시 1이므로 제 2 서브 시프트 레지스터(SSR 1)의 첫 번째 출력 단자(Q4)에 1이 출력되고, 기존에 기억되어 있던 데이터 1, 1은 각각 시프트되어 두 번째 출력 단자(Q5) 및 세 번째 출력 단자(Q6)에서 출력되고, 네 번째 출력 단자(Q7)에서는 여전히 0이 출력된다. 네 번째 클럭의 상승 에지에서, 직렬 제어 비트(D_SSR)는 0이므로 제 2 서브 시프트 레지스터(SSR 1)의 첫 번째 출력 단자(Q4)에 0이 출력되고, 기존에 기억되어 있던 데이터 1, 1, 1은 각각 시프트되어 두 번째 출력 단자(Q5), 세 번째 출력 단자(Q6) 및 네 번째 출력 단자(Q7)에서 출력된다. 이후 클럭이 없으므로 최종적으로 제 2 서브 시프트 레지스터(SSR 1)의 4개의 병렬 출력 단자(Q4, Q5, Q6, Q7)에서는 각각 0111이 출력된다.
종래의 제어 장치에서 4개의 병렬 출력 단자를 갖는 4개의 시프트 레지스터를 직렬로 연결한 후 두 번째 시프트 레지스터의 출력 신호를 제어하기 위해서는 16 비트의 직렬 입력 데이터를 다시 순차적으로 입력해야만 한다. 그러나 도 3 내지 도 5를 참조하여 설명한 바와 같이, 본 발명의 실시예에 따르면, 두 번째 시프트 레지스터의 출력 신호를 제어하기 위해, 환경 설정 시프트 레지스터(210)에 4 비트의 환경 설정 비트를 입력하여 제 2 셀렉터(SEL 1)만을 선택 모드로 설정한 후, 셀렉터(220)에 4 비트의 제어 비트만을 입력하면 되므로, 종래의 제어 장치에 비해 고속 제어가 가능하다.
도 6은 본 발명의 직렬 입력-병렬 출력의 시프트 레지스터의 일 실시예를 나타낸 도면이다. 앞서 도 2를 참조하여 설명한 환경 설정 시프트 레지스터(210) 및 서브 시프트 레지스터(230)는 복수의 병렬 출력 단자를 갖는 직렬 입력-병렬 출력의 시프트 레지스터로서, 도 6에 도시된 바와 같이, 병렬 출력 단자의 개수에 대응하는 복수의 D(Delay)-플립플롭(610)을 직렬로 연결하여 구현할 수 있다. D-플립플롭(610)은 한 개의 비트를 기억하는 논리 회로로서, 전원이 공급되는 한, 상태의 변화를 위한 클럭(CLR)이 발생할 때까지 현재의 상태를 유지한다.
도 7은 도 2의 셀렉터의 일 실시예를 나타낸 도면이다. 도 7을 참조하면, 셀렉터(220)는 제 1 AND 게이트(710), 제 2 AND 게이트(720), 제 3 AND 게이트(730) 및 OR 게이트(740)를 포함한다.
제 1 AND 데이트(710)는, 입력되는 제어 비트(Input)와, 상기 환경 설정 시프트 레지스터(210)의 병렬 출력 단자에서 출력되는 비트를 논리 곱한 비트를 서브 시프트 레지스터(230)로 출력한다. 따라서, 통과 모드로 설정된 셀렉터(220)에는 환경 설정 시프트 레지스터(210)로부터 0이 입력되므로, 제 1 AND 게이트(710)에 의해, 해당 셀렉터(220)에 대응하는 서브 시프트 레지스터(230)로는 제어 비트가 출력되지 않는다. 반면, 선택 모드로 설정된 셀렉터(220)에는 환경 설정 시프트 레지스터(210)로부터 1이 입력되므로, 제 1 AND 게이트(710)에 의해, 해당 셀렉터(220)에 대응하는 서브 시프트 레지스터(230)로는 제어 비트가 그대로 출력된다.
제 2 AND 게이트(720)는, 입력되는 제어 비트(Input)와, 상기 환경 설정 시프트 레지스터(210)의 병렬 출력 단자에서 출력되는 비트의 반전 비트를 논리 곱한 비트를 출력한다. 통과 모드로 설정된 셀렉터(220)에는 환경 설정 시프트 레지스터(210)로부터 0이 입력되고 제 2 AND 게이트(720)에 반전되어 1이 입력되므로, 제 2 AND 게이트(720)에 입력되는 제어 비트(Input)은 그대로 OR 게이트(740)를 통과하여 직렬 연결된 다른 셀렉터(220)로 출력된다(Output).
제 3 AND 게이트(730)는, 대응하는 서브 시프트 레지스터(230)로부터 직렬로 출력되는 비트와 상기 환경 설정 시프트 레지스터(210)에서 출력되는 비트를 논리 곱한 비트를 출력한다. 선택 모드로 설정된 셀렉터(220)에는 환경 설정 시프트 레지스터(210)로부터 1이 입력되므로, 따라서 서브 시프트 레지스터(230)로부터 직렬로 출력되는 비트는 제 3 AND 게이트(730) 및 OR 게이트(740)를 통과하여 직렬 연결된 다른 셀렉터(220)로 출력된다(Output).
OR 게이트(740)는, 상기 제 2 AND 게이트(720) 및 상기 제 3 AND 게이트(730)의 출력 비트 중 적어도 하나가 1이면 1을 출력하고, 모두 0이면 0을 출력한다. 셀렉터(220)가 통과 모드인 경우, 제 3 AND 게이트(730)의 출력은 0이므로, 제 2 AND 게이트(720)의 출력이 그대로 OR 게이트(740)의 출력으로 이어진다. 반대로, 셀렉터(220)가 선택 모드인 경우, 제 2 AND 게이트(720)의 출력은 0이므로, 제 3 AND 게이트(730)의 출력이 그대로 OR 게이트(740)의 출력으로 이어진다.
이상에서 설명한 실시예에서, 서브 시프트 레지스터(230) 각각은 복수의 병렬 출력 단자를 갖는 시프트 레지스터인 것으로 설명하였으나, 여기에 제한되는 것은 아니고, 각 서브 시프트 레지스터(230)는, 하나의 출력 단자를 갖는 시프트 레지스터, 예컨대 D-플립플롭일 수도 있다. 이 경우 각 서브 시프트 레지스터(230)는 하나의 출력 신호만을 출력한다.
본 명세서는 많은 특징을 포함하는 반면, 그러한 특징은 본 발명의 범위 또는 특허청구범위를 제한하는 것으로 해석되어서는 안 된다. 또한, 본 명세서에서 개별적인 실시예에서 설명된 특징들은 단일 실시예에서 결합되어 구현될 수 있다. 반대로, 본 명세서에서 단일 실시예에서 설명된 다양한 특징들은 개별적으로 다양한 실시예에서 구현되거나, 적절히 결합되어 구현될 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
210 : 환경 설정 시프트 레지스터
220 : 셀렉터
230 : 서브 시프트 레지스터
240, 710, 720, 730 : AND 게이트
740 : OR 게이트

Claims (6)

  1. 복수의 제어 대상을 제어하는 제어 장치에 있어서,
    직렬로 입력되는 환경 설정 비트를 제 1 클럭에 따라 시프트하여 병렬로 출력하는 환경 설정 시프트 레지스터;
    제어 비트를 제 2 클럭에 따라 시프트하여 상기 복수의 제어 대상으로 출력하는 복수의 서브 시프트 레지스터; 및
    상기 복수의 서브 시프트 레지스터 각각에 대응하여 구비되고 서로 직렬로 연결되어, 입력되는 상기 제어 비트를 직렬로 전달하되, 각각 상기 환경 설정 시프트 레지스터에서 출력되는 각 비트에 따라 선택적으로 상기 복수의 서브 시프트 레지스터를 경유하여 전달하는 복수의 셀렉터를 포함하고,
    상기 복수의 셀렉터 각각은,
    상기 환경 설정 시프트 레지스터에서 출력되는 각 비트에 따라 통과 모드 및 선택 모드 중 하나로 동작하여, 통과 모드시 상기 입력되는 제어 비트를 직렬 연결된 인접 셀렉터로 전달하고, 선택 모드시 상기 입력되는 제어 비트를 대응하는 서브 시프트 레지스터를 경유시켜 직렬 연결된 인접 셀렉터로 전달하는 것을 특징으로 하는 제어 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 서브 시프트 레지스터 각각에 대응하여 구비되어, 제 3 클럭과 상기 환경 설정 시프트 레지스터에서 출력되는 각 비트를 입력으로 하여 상기 제 2 클럭을 출력하는 AND 게이트를 더 포함하는 제어 장치.
  4. 제 1 항에 있어서,
    상기 복수의 셀렉터 각각은,
    상기 입력되는 제어 비트와, 상기 환경 설정 시프트 레지스터에서 출력되는 비트를 입력 신호로 하여 대응하는 서브 시프트 레지스터로 비트를 출력하는 제 1 AND 게이트;
    상기 입력되는 제어 비트와, 상기 환경 설정 시프트 레지스터에서 출력되는 비트의 반전 비트를 입력 신호로 하여 비트를 출력하는 제 2 AND 게이트;
    대응하는 서브 시프트 레지스터로부터 직렬로 출력되는 비트와 상기 환경 설정 시프트 레지스터에서 출력되는 비트를 입력 신호로 하여 비트를 출력하는 제 3 AND 게이트; 및
    상기 제 2 AND 게이트 및 상기 제 3 AND 게이트의 출력 비트를 입력으로 하여 직렬 연결된 셀렉터로 비트를 출력하는 OR 게이트를 포함하는 제어 장치.
  5. 제 1 항에 있어서,
    상기 복수의 서브 시프트 레지스터 각각은,
    복수의 출력 단자를 포함하여 상기 제어 비트를 상기 제 2 클럭에 따라 시프트하며 상기 복수의 출력 단자를 통해 병렬로 적어도 하나의 제어 대상에게 출력하고, 마지막 출력 단자의 출력은 대응하는 셀렉터에 입력되는 제어 장치.
  6. 제 1 항에 있어서,
    상기 환경 설정 시프트 레지스터 및 상기 서브 시프트 레지스터 중 적어도 하나는,
    복수의 D-플립플롭을 직렬로 연결한 제어 장치.
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