WO2015015905A1 - 論理演算装置 - Google Patents

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WO2015015905A1
WO2015015905A1 PCT/JP2014/065245 JP2014065245W WO2015015905A1 WO 2015015905 A1 WO2015015905 A1 WO 2015015905A1 JP 2014065245 W JP2014065245 W JP 2014065245W WO 2015015905 A1 WO2015015905 A1 WO 2015015905A1
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WO
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bit
output
unit
logical operation
memory device
Prior art date
Application number
PCT/JP2014/065245
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English (en)
French (fr)
Inventor
大塚　寛治
佐藤　陽一
隆幸 沖永
修一郎 東
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学校法人明星学苑
株式会社バッファローメモリ
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators

Definitions

  • the present invention relates to a logical operation device that performs a logical operation between bits included in an input bit string.
  • an exclusive OR operation device for multi-bit length data is configured by combining two-input exclusive OR circuits.
  • FIG. 11 shows an example of a logical operation device that calculates an exclusive OR of 32 bits.
  • the logical operation device that calculates the 32-bit exclusive OR includes four 8-input exclusive OR circuits 100 and three 2-input exclusive OR circuits 200. .
  • the 8-input exclusive OR circuit 100 includes seven 2-input exclusive OR circuits 200 therein.
  • Non-Patent Document 1 An example of a multi-input (3-input) exclusive OR gate is disclosed in Non-Patent Document 1.
  • the present invention has been made in view of the above circumstances, and provides a logical operation device capable of performing arithmetic processing in a relatively short time with a relatively small circuit configuration even for multi-bit data. This is one of its purposes.
  • the present invention for solving the problems of the above conventional example is a logical operation device, which accepts an input of a bit string having a bit length of N (N is an integer of N ⁇ 2) and represents the input bit string
  • a memory device for storing a lookup table formed by storing, in an address, multi-bit data including a bit representing a logical operation result between bits included in the input bit string, and the memory device; And an output means for outputting a bit included in data stored at an address represented by the received bit string.
  • arithmetic processing can be performed in a relatively short time with a relatively small circuit configuration.
  • the logical operation device 1 includes at least one logical operation unit 10 as illustrated in FIG.
  • the logical operation unit 10 basically includes an input buffer unit 11, a memory device 12, and an output unit 13.
  • the input buffer unit 11 accepts an input of a bit string having a bit length of N (N is an integer of N ⁇ 2) and supplies a signal represented by the bit string to the address bus of the memory device 12. That is, in this example, N corresponds to the address bus width of the memory device 12.
  • the memory device 12 is a semiconductor memory such as a nonvolatile memory or an SRAM (Static Random Access Memory), and includes memory cells of 2 N bits ⁇ L bits (L is an integer of L ⁇ 2).
  • Data “0XXXXXX” (here, X may be indefinite) including “0”, which is the sum operation result, is stored.
  • the address represented by the bit string “00000001” includes data “1XXXXXXXX” (X is indefinite) that includes “1”, which is the operation result of the exclusive OR of the bit string “00000001”, in the MSB (most significant bit). Good) is stored.
  • the output unit 13 reads the data stored in the address represented by the bit string output from the input buffer unit 11 among the data stored in the memory device 12.
  • the output unit 13 selectively outputs a bit including the logical operation result in the read data.
  • the output unit 13 since the logical operation result is included in the MSB, the output unit 13 stores the data stored in the memory device at the address represented by the bit string output by the input buffer unit 11. The read data is read, and the MSB bit of the data is output.
  • the memory device 12 includes a bit representing a logical operation result between each bit included in the input bit string at an address represented by the bit string input from the input buffer unit 11.
  • a look-up table is stored which stores multi-bit length data including the inverted bit as a part thereof.
  • Data “01XXXXXX” (here, X may be indefinite) including “0” that is the sum operation result and “1” that is the inverted bit of this operation result is stored in the next bit.
  • the address represented by the bit string “00000001” includes “1” that is the result of the exclusive OR of the bit string “00000001” in its MSB (most significant bit), and the next bit is the inverted bit.
  • Data “10XXXXXXX” (“X” may be indefinite) including “0” is stored.
  • the output unit 13 accepts a 1-bit signal input from the outside.
  • the output unit 13 reads the data stored in the address represented by the bit string output from the input buffer unit 11 among the data stored in the memory device 12, and the 1-bit signal input from the outside is “0”. "1” or "1”, the logical operation result or its inverted bit is selectively output from the data.
  • the output unit 13 is a bit string output from the input buffer unit 11 among the data stored in the memory device when the 1-bit signal input from the outside is “0”. The data stored at the address indicated by is read, and the MSB bit of the data is output.
  • the output unit 13 is stored in the address represented by the bit string output from the input buffer unit 11 among the data stored in the memory device.
  • the data is read, and the next bit of the MSB of the data (the bit storing the inverted bit of the logical operation result) is output.
  • This embodiment basically has the above configuration and operates as in the following example.
  • a plurality of logical operation units 10_1, 10_2,... 10_n are provided as illustrated in FIG.
  • the output unit 13_i of the i-th logic operation unit 10_i accepts the output bit of the i-1th logic operation unit 10_i-1 as an input from the outside.
  • the output unit 13_1 of the first logical operation unit 10_1 does not receive an external input (or fixes the external input to “0”, for example), and stores the data stored in the memory device 12. Of these, a bit representing the logical operation result (MSB in the above example) is output.
  • the output unit 13_1 of the logical operation unit 10_1 is stored in the address represented by the 8-bit long bit string (b1, b2,..., B8) input to the input buffer 11_1 among the data stored in the memory device 12_1. Read data. Then, the bits of the logical operation result (here, the operation result of the exclusive OR of the input 8-bit length bit string) included in the read data are output.
  • the output unit 13_2 of the next logical operation unit 10_2 is stored at the address represented by the 8-bit long bit string (b9, b10,..., B16) input to the input buffer 11_2 among the data stored in the memory device 12_2.
  • Read out data The output unit 13_2 selects and outputs either the bit of the logical operation result included in the read data or its inverted bit based on the bit output from the output unit 13_1 of the preceding logical operation unit 10_1. To do. Specifically, the output unit 13_2 outputs a logical operation result included in the read data when the bit output from the output unit 13_1 is “0”.
  • the output unit 13_2 outputs an inverted bit of the logical operation result when the bit output from the output unit 13_1 is “1”.
  • the output unit 13_i of the i-th logical operation unit 10_i uses the 8-bit length bit string (b8 (i-1) +1, b8) input to the input buffer 11_i among the data stored in the memory device 12_i. Read the data stored at the address indicated by (i-1) +2,..., b8i). Further, the output unit 13_i outputs either the bit of the logical operation result included in the read data or its inverted bit based on the bit output from the output unit 13_i-1 of the preceding logical operation unit 10_i-1. Select and output. Specifically, the output unit 13_i outputs a logical operation result included in the read data when the bit output from the output unit 13_i-1 is “0”. The output unit 13_i outputs an inverted bit of the logical operation result when the bit output from the output unit 13_i-1 is “1”.
  • the output unit 13_n of the n-th logical operation unit 10_n includes an 8-bit length bit string (b8 (n-1) +1, b8 () input to the input buffer 11_n among the data stored in the memory device 12_n. n-1) +2,... b8n) reads data stored at the address indicated.
  • the output unit 13_n outputs either the bit of the logical operation result included in the read data or its inverted bit based on the bit output from the output unit 13_n-1 of the preceding logical operation unit 10_n-1. Select and output. Specifically, the output unit 13_n outputs a logical operation result included in the read data when the bit output from the output unit 13_n ⁇ 1 is “0”.
  • the output unit 13_n outputs an inverted bit of the logical operation result when the bit output from the output unit 13_n-1 is “1”.
  • the output unit 13_n of the nth logical operation unit 10_n outputs a logical operation result (exclusive OR in this example) of each bit included in the data D having a length of 8 ⁇ n bits.
  • the present embodiment is not limited to this.
  • the memory device 12 may be used in a time division manner.
  • the logical operation device 1 according to the embodiment of the present invention relating to this example includes n three-state buffer units 20, a memory device 12, a clock supply unit 25, and an output unit 30. It is comprised including.
  • Including components having the same configurations as those already described are denoted by the same reference numerals and description thereof is omitted.
  • the memory device 12 stores the data illustrated in FIG.
  • the three-state buffer 21 includes an input terminal X, an output terminal Y, and a gate terminal G, respectively.
  • the three-state buffer 21 sets the state of the output terminal Y to the high impedance state “Z” regardless of what is input to the input terminal X while the input of the gate terminal G is “0”.
  • the three-state buffer 21 in which the output terminal Y has a high impedance is the same as an insulated state (a state in which the connection is disconnected).
  • 8n three-state buffers 21 are a group from the first three-state buffer 21_1 to the eighth three-state buffer 21_8, and from the ninth three-state buffer 21_9 to the sixteenth.
  • the groups up to the three-state buffer 21_16 are divided into eight groups.
  • the same signal is input from the clock supply unit 25 to the gate terminals G of the three-state buffers 21 belonging to the same group. This signal will be described later.
  • the value of each bit is input to the input terminal X_i of the i-th three-state buffer 21_i in order from the MSB side (or LSB side) of the data D of 8 ⁇ n bit length to be subjected to logical operation.
  • the output terminal Y_i of the i-th three-state buffer 21_i is connected to the (i (mod 8) -th pin of the address bus of the memory device 12.
  • (i mod k) means the remainder when i is divided by k.
  • the clock supply unit 25 generates and outputs a clock signal CLK that periodically repeats rising and falling.
  • the rise or fall timing of the sub clock signal ⁇ i is as follows.
  • the clock signal CLK falls until the nth fall, such as at the time of the fall.
  • the example of FIG. 6 shows an example in which the sub-clock signal ⁇ 0 is controlled to fall at the rising timing of the clock signal CLK immediately before the time of n / 2 + 1 times from the time point t9, that is, the third falling time.
  • the clock supply unit 25 supplies the subclock signal ⁇ 1 from the first three-state buffer 21_1 to the eighth three-state buffer 21_8, and the subclock signal ⁇ 2 from the ninth three-state buffer 21_9 to the sixteenth.
  • the sub clock ⁇ i is supplied to each of the eight three-state buffers 21 _ ([i / 8] +1).
  • [*] means the maximum integer not exceeding *.
  • the operation of the three-state buffer 21 and the clock supply unit 25 receives an input of a bit string of M (M is an integer of M> N) bit length, extracts an N-bit bit string from the bit string, Dividing means for outputting the extracted N-bit bit string to the memory device 12 in a time division manner is realized.
  • the output unit 31 of the output unit 30 is the timing at which the clock signal CLK input from the clock supply unit 25 falls, and the sub clock signal ⁇ n (n is the number of bits 8n to be subjected to a logical operation, and the memory device 12 At a timing at which the address bus width divided by 8) does not fall, a 1-bit signal output from the flip-flop circuit unit 32 is received and held in a buffer (not shown).
  • the output unit 31 reads data stored at an address represented by the bit string output from the three-state buffer 21 among the data stored in the memory device 12 at the next timing when the clock signal CLK rises.
  • the output unit 31 selectively selects either the logical operation result or its inverted bit from the read data depending on whether the 1-bit signal held in the buffer is “0” or “1”. Output.
  • the output unit 31 outputs the MSB bit (logical operation result) of the data read from the memory device 12 to the switch unit 33 when the bit held in the buffer is “0”. To do. In addition, when the bit held in the buffer is “1”, the output unit 31 switches the next bit of the MSB (bit storing the inverted bit of the logical operation result) in the data read from the memory device 12. To the unit 33. The output unit 31 continues this output until the clock signal CLK falls next time.
  • the output unit 31 controls a switch unit 33 which will be described later. Specifically, the output unit 31 rises a sub clock signal ⁇ n output from the clock supply unit 25 (n is a value obtained by dividing the number of bits 8n to be subjected to logical operation by 8 which is the address bus width of the memory device 12). At the timing, the output destination of the switch unit 33 described later is set to output to the outside. Then, the output destination of the switch unit 33 is set in the flip-flop circuit unit 32 at the timing when the clock signal CLK output from the clock supply unit 25 rises.
  • the output unit 31 holds a bit of “0” in the buffer regardless of the output of the flip-flop circuit unit 32 at the timing when the sub clock signal ⁇ n output from the clock supply unit 25 falls. This operation is hereinafter referred to as an output unit reset operation.
  • the flip-flop circuit unit 32 includes, for example, a D-type flip-flop circuit. Specifically, in the flip-flop circuit 24, the D terminal (input terminal) receives the output of the output unit 31. The C terminal (clock terminal) receives the clock signal CLK from the clock supply unit 25. The flip-flop circuit unit 32 holds a bit input to the D terminal, which is an input terminal, and outputs a signal of the bit to the output terminal Q at the timing when the clock signal CLK rises. This output is continued even when the clock signal CLK falls. A bit output from the output terminal Q is input to the output unit 31 as an output from the flip-flop circuit unit 32.
  • the switch unit 33 accepts control from the output unit 31 and selectively outputs the 1-bit information input from the output unit 31 to either the flip-flop circuit unit 32 or the outside.
  • the logical operation device 1 operates as follows. That is, when the reset operation of the output unit is performed (time t0 in FIG. 6), the output unit 31 holds the bit “0” in the buffer. Next, at the timing when the clock signal CLK output from the clock supply unit 25 rises (time t1 in FIG. 6), the three-state buffers 21_1 to 21_8 use the input bits b1, b2,. To supply.
  • the output unit 31 reads the data stored in the address represented by the bit string output from the three-state buffers 21_1 to 21_8 among the data stored in the memory device 12. At this time, since the buffer of the output unit 31 holds the bit “0”, the output unit 31 calculates the MSB bit (logical operation result) of the data read from the memory device 12 in the first operation. Output as the result R1.
  • the output R 1 is output to the flip-flop circuit unit 32 via the switch unit 33 and is held in the flip-flop circuit unit 32.
  • the outputs of the three-state buffers 21_1 to 21_8 become high impedance.
  • the output unit 31 receives the previous calculation result R1 from the flip-flop circuit unit 32 and holds it in the buffer.
  • the three-state buffers 21_9 to 21_16 transfer the input bits b9, b10,... B16 to the address bus of the memory device 12. To supply.
  • the output unit 31 reads the data stored in the address represented by the bit string output from the three-state buffers 21_9 to 21_16 among the data stored in the memory device 12.
  • the output unit 31 When the buffer holds a bit of “0” (when the operation result R 1 is “0”), the output unit 31 outputs the MSB bit (logic) of the data read from the memory device 12. The calculation result is output as the second calculation result R2.
  • the output unit 31 when the buffer holds the bit “1” (when the operation result R1 is “1”), the output unit 31 outputs the next bit of the MSB in the data read from the memory device 12. (The inverted bit of the logical operation result) is output as the second operation result R2.
  • the output R 2 is output to the flip-flop circuit unit 32 via the switch unit 33 and is held in the flip-flop circuit unit 32.
  • the output unit 31 sets the output destination of the switch unit 33 to output to the outside at the timing when the sub clock signal ⁇ n output from the clock supply unit 25 rises.
  • the output unit 31 stores the data stored in the memory device 12 at the address indicated by the bit string output from the three-state buffers 21_ (8 ⁇ (n ⁇ 1) +1) to 21_ (8n). Read data.
  • the buffer holds a bit of “0” (when the calculation result Rn ⁇ 1 is “0”), the output unit 31 stores the MSB bit in the data read from the memory device 12.
  • the (logical operation result) is output as the operation result R.
  • the output unit 31 outputs the next MSB of the data read from the memory device 12. (The inverted bit of the logical operation result) is output as the operation result R. This output is supplied to the outside via the switch unit 33.
  • the output unit 31 performs the reset operation of the output unit at the next timing when the clock signal CLK falls, and further sets the output destination of the switch unit 33 in the flip-flop circuit unit 32 at the next timing when the clock signal CLK rises.
  • the output unit 31 accesses the memory device using the previously output bit at the timing when the N-bit bit string is output in a time division manner. It functions as a means for selectively outputting one of the logical operation result between them and the inverted bit.
  • the output unit 31 outputs the logical operation result (exclusive OR in this example) of each bit included in the data D having a length of 8 ⁇ n bits as the operation result R.
  • the example of the output unit in the case of performing the operation in a time division manner is not limited to this example. That is, since the data that can be stored in each address of the memory device 12 is 8 bits, it is possible to make the following configuration by utilizing this bit width.
  • the logical operation device 1 includes 8 ⁇ n three-state buffers 21 (here, the address bus width N of the memory device 12 is 8). (Similar to the example illustrated in FIG. 5, the three-state buffer unit 20 is configured with eight units each), the memory device 12, the clock supply unit 25, and the output unit 40.
  • the output unit 40 includes four selector units 41a, b, c, and d (1/2 of the data bus width L of the memory device 12).
  • components having the same configurations as those already described are denoted by the same reference numerals and description thereof is omitted.
  • bit string a1, a2 from the MSB side at the position indicated by the 8-bit long address A (represented by the bit string a1, a2,... A8). ,... A set of a logical operation result based on a8 and its inverted bit are repeatedly arranged. That is, in this example, the logical operation result is stored in the odd-numbered bit of the data stored at the position of each address, and the inverted bit of the bit in the odd-numbered bit is stored in the even-numbered bit.
  • the selector unit 41a of the output unit 40 is connected to signal lines of d1 which is the MSB and d2 which is the next bit of the MSB in the data bus of the memory device 12.
  • the selector unit 41a accepts a 1-bit signal input from the outside.
  • the selector unit 41a stores the data stored in the memory device 12 at the address represented by the bit string output from the three-state buffer 21 at the timing when the sub clock signal ⁇ 1 input from the clock supply unit 25 rises. Read and latch the data. The selector unit 41a selects one bit of the MSB representing the logical operation result or the inverse of the read data depending on whether the 1-bit signal received from the outside is “0” or “1”. Any one bit of the next MSB representing the bit is selectively latched and output.
  • the selector unit 41 a selects the MSB bit (the logical operation result output by the signal line d 1) from the data read from the memory device 12. Latch and output.
  • the selector unit 41a outputs the bit next to the MSB (output of the signal line d2 representing the inverted bit of the logical operation result) in the data read from the memory device 12. Select, latch, and output.
  • the selector unit 41b is connected to each signal line of d3 on the MSB side of the data bus of the memory device 12 and d4 which is the next bit.
  • the selector unit 41b accepts a 1-bit signal output from the selector unit 41a.
  • the selector unit 41b stores the data stored in the memory device 12 at the address represented by the bit string output from the three-state buffer 21 at the timing when the sub clock signal ⁇ 2 input from the clock supply unit 25 rises. Read and latch the data. Depending on whether the 1-bit signal received from the selector unit 41a is “0” or “1”, the selector unit 41b has 1 bit on the MSB side representing the logical operation result among the read data, Alternatively, one of the next 1 bits representing the inverted bit is selectively latched and output.
  • the selector unit 41b when the bit received from the selector unit 41a is “0”, the selector unit 41b is the MSB side bit (the logical operation result output from the signal line d3) of the data read from the memory device 12. Is selected, latched, and output.
  • the selector unit 41b represents a bit (inverted logical operation result) of the data read from the memory device 12 and represented by the signal line d4 next to the signal line d3. (Represents bit) is selected, latched, and output.
  • the selector unit 41c is connected to each signal line of d5 on the MSB side of the data bus of the memory device 12 and d6 which is the next bit.
  • the selector unit 41c accepts a 1-bit signal output from the selector unit 41b.
  • the selector unit 41c is stored at the address represented by the bit string output from the three-state buffer 21 among the data stored in the memory device 12 at the timing when the sub clock signal ⁇ 3 input from the clock supply unit 25 rises. Read and latch the data.
  • the selector unit 41c selects the MSB side bit (the logical operation result output by the signal line d5) from the data read from the memory device 12. To latch and output.
  • the selector unit 41c has a bit (inverted bit of the logical operation result) represented by the signal line d6 next to the signal d5 in the data read from the memory device 12. Is selected, latched, and output.
  • each signal line of d7 on the MSB side and d8 which is the next bit in the data bus of the memory device 12 is connected to the selector unit 41d.
  • the selector unit 41d accepts a 1-bit signal output from the selector unit 41c.
  • the selector unit 41d is stored at the address represented by the bit string output from the three-state buffer 21 among the data stored in the memory device 12 at the timing when the sub clock signal ⁇ 4 input from the clock supply unit 25 rises. Read and latch the data.
  • the selector unit 41d selects the MSB side bit (the logical operation result output by the signal line d7) from the data read from the memory device 12. To latch and output.
  • the selector unit 41c has a bit (inverted bit of the logical operation result) represented by the signal line d8 next to the signal d7 in the data read from the memory device 12. Is selected, latched, and output.
  • the output of the selector unit 41d is output to the outside.
  • the logical operation device 1 operates as follows. After the output of the selector unit 41d (time t0 in FIG. 6), the three-state buffer 21_1 at the next timing (time t1 in FIG. 6) at which the clock signal CLK and the sub clock signal ⁇ 1 output from the clock supply unit 25 rise. 21_8 supply the input bits b1, b2,..., B8 to the address bus of the memory device 12.
  • the selector unit 41a of the output unit 40 reads the data stored in the address represented by the bit string output from the three-state buffers 21_1 to 21_8 among the data stored in the memory device 12.
  • the selector unit 41a includes a latch, and the MSB bit (data bus signal line d1) is output from the data read from the memory device 12 at a timing when the sub clock signal ⁇ 1 rises (time t1 in FIG. 6). Data, that is, a logical operation result) is latched and output as an operation result R1.
  • the output R1 is output to the selector unit 41b.
  • the selector unit 41b accepts this output R1.
  • the three-state buffers 21_9 to 21_16 store the input bits b9, b10,. To the address bus of the memory device 12.
  • the selector unit 41b reads out data stored in the address represented by the bit string output from the three-state buffers 21_9 to 21_16 among the data stored in the memory device 12. Then, when the bit input from the selector unit 41a is “0” (when the calculation result R1 is “0”), the selector unit 41b includes the MSB side bits of the data read from the memory device 12. (The output of the signal line d3 on the data bus, that is, the logical operation result) is latched and output at the timing (time t3 in FIG. 6) when the subclock signal ⁇ 2 rises as the operation result R2.
  • the selector unit 41b receives the d4 signal out of the data read from the memory device 12 when the bit input from the selector unit 41a is “1” (when the calculation result R1 is “1”).
  • the output of the line (inverted bit of the logical operation result) is latched and output at the timing (time t3 in FIG. 6) when the subclock signal ⁇ 2 rises as the operation result R2.
  • This output R2 is accepted by the selector unit 41c.
  • the selector unit 41c operates in the same manner.
  • the selector unit 41d Of the data stored in the memory device 12, the data stored in the address represented by the bit string output from the three-state buffers 21_25 to 21_32 is read.
  • the selector unit 41d includes the MSB side bits of the data read from the memory device 12. (Output on the d7 signal line on the data bus, ie, logical operation result) is latched and output as the operation result R at the timing when the subclock signal ⁇ 4 rises. Further, the selector unit 41d receives the d8 signal out of the data read from the memory device 12 when the bit input from the selector unit 41c is “1” (when the calculation result R3 is “1”). The line output (inverted bit of the logical operation result) is latched and output as the operation result R at the timing when the subclock signal ⁇ 4 rises.
  • each selector unit 41 included in the output unit 40 uses the previously output bit at the timing when the bit string of N bits is output in a time-sharing manner. It functions as means for selectively outputting one of a logical operation result between bits taken out by accessing the device and its inverted bit.
  • the bit that is obtained by accessing the memory device using the previously output bit is extracted. It functions as a means for selectively outputting one of the logical operation result between them and the inverted bit.
  • the present embodiment is not limited to this.
  • a logical operation result using a signal line d output from the memory device 12 (a bit string represented by an address input to the memory device 12). May be connected to an inverted logic (NOT) circuit 51 to obtain an inverted bit of a logical operation result using a bit string represented by an address input to the memory device 12.
  • NOT inverted logic
  • the output unit 31 or the output unit 40 selects either the signal line d or the output of the inverting logic circuit 51 using the output of the previous stage (the output unit 40 latches it). Will be output.
  • the address bus width is 8 bits
  • n 4
  • 8 logical operation devices 1 are arranged in parallel, and the output is further input to an 8-input logical operation circuit. Then, a logical operation of N ⁇ n ⁇ 8 bit length may be performed.
  • FIG. 10 shows a look-up in the memory device 12
  • the 1-bit output output by each logical operation device 1 is input to the same 8-input exclusive OR circuit 100 as illustrated in FIG. 11, and the exclusive OR operation is performed.
  • the result is 1 bit.

Abstract

【課題】比較的小規模な回路構成で、また比較的短時間に演算処理を行うことができる論理演算装置を提供する。 【解決手段】Ｎ（Ｎは、Ｎ≧２の整数）ビット長のビット列の入力を受け入れて、当該入力されるビット列が表すアドレスに、当該入力されるビット列に含まれる各ビット間の論理演算結果を表すビットをその一部に含む多ビット長のデータを格納してなるルックアップテーブルを記憶するメモリデバイス１２を含み、メモリデバイス１２にアクセスし、受け入れたビット列が表すアドレスに格納されたデータに含まれるビットを出力する論理演算装置である。

Description

論理演算装置
　本発明は、入力されるビット列に含まれるビット間の論理演算を行う論理演算装置に関する。
　情報処理技術、情報通信技術の発展・普及に伴い、より高速で、より大容量の情報処理技術が要求されている。例えば近年では、情報処理時の誤り訂正処理において、より多数ビット長のデータの誤り訂正を可能にすることが求められている。
　この誤り訂正の際には、入力ビットのパリティチェック等のため、入力されたビット間の排他的論理和（ＸＯＲまたはＥＯＲ）を求めることが必要となる。従来、多ビット長のデータに関する排他的論理和の演算装置は、２入力の排他的論理和回路を組み合わせて構成されていた。例えば、図１１は、３２ビット長の排他的論理和を演算する論理演算装置の例を示したものである。
　図１１に例示するように、この３２ビット長の排他的論理和を演算する論理演算装置は、４つの８入力排他的論理和回路１００と、３つの２入力排他的論理和回路２００とを含む。また８入力排他的論理和回路１００は内部に、７つの２入力排他的論理和回路２００を含んでなる。
　なお、多入力（３入力）の排他的論理和ゲートの例が、非特許文献１に開示されている。
inet："74LVC1G386 3-input EXCLUSIVE-OR gate"、[online]、2007年9月3日、[平成25年7月16日検索]、インターネット<URL: http://www.jp.nxp.com/documents/data_sheet/74LVC1G386.pdf>
　しかしながら、近年ではますます多ビット長のデータ処理が要求されており、２入力排他的論理和回路の組み合わせによっては回路規模が大きくなり、また多段ゲートに構成することで演算処理時間も長くなってしまうという問題点があった。
　本発明は上記実情に鑑みて為されたもので、多ビット長のデータであっても比較的小規模な回路構成で、比較的短時間に演算処理を行うことができる論理演算装置を提供することを、その目的の一つとする。
　上記従来例の問題点を解決するための本発明は、論理演算装置であって、Ｎ（Ｎは、Ｎ≧２の整数）ビット長のビット列の入力を受け入れて、前記入力されるビット列が表すアドレスに、当該入力されるビット列に含まれる各ビット間の論理演算結果を表すビットをその一部に含む多ビット長のデータを格納してなるルックアップテーブルを記憶するメモリデバイスと、前記メモリデバイスにアクセスし、前記受け入れたビット列が表すアドレスに格納されたデータに含まれるビットを出力する出力手段と、を含むこととしたものである。
　本発明によると、比較的小規模な回路構成で、また比較的短時間に演算処理を行うことができる。
本発明の実施の形態に係る論理演算装置の構成例を表すブロック図である。 本発明の実施の形態に係る論理演算装置が備えるルックアップテーブルの内容例を表す説明図である。 本発明の実施の形態に係る論理演算装置が備えるルックアップテーブルのもう一つの内容例を表す説明図である。 本発明の実施の形態のもう一つの例に係る論理演算装置の構成例を表すブロック図である。 本発明の実施の形態のまた別の例に係る論理演算装置の構成例を表すブロック図である。 本発明の実施の形態に係る論理演算装置のクロック供給部が出力する信号の例を表すタイミングチャート図である。 本発明の実施の形態のさらに別の例に係る論理演算装置の構成例を表すブロック図である。 本発明の実施の形態に係る論理演算装置が備えるまた別のルックアップテーブルの内容例を表す説明図である。 本発明の実施の形態に係る論理演算装置の出力段における別の回路例を表す説明図である。 本発明の実施の形態に係る論理演算装置を用いた、さらに多ビット長のビット列に係る論理演算を行う装置の例を表す説明図である。 従来の３２ビット長の排他的論理和を演算する論理演算装置の例を表す説明図である。
　本発明の実施の形態について図面を参照しながら説明する。本発明の実施の形態に係る論理演算装置１は、図１に例示するように少なくとも一つの論理演算ユニット１０を含む。またこの論理演算ユニット１０は、入力バッファ部１１と、メモリデバイス１２と、出力部１３とを含んで基本的に構成される。
　入力バッファ部１１は、Ｎ（Ｎは、Ｎ≧２の整数）ビット長のビット列の入力を受け入れて、このビット列の表す信号を、メモリデバイス１２のアドレスバスに供給する。すなわち、ここでの例では、Ｎはメモリデバイス１２のアドレスバス幅にも相当する。
　メモリデバイス１２は、具体的には不揮発性メモリやＳＲＡＭ（Static Random Access Memory）等の半導体メモリであり、２Nビット×Ｌビット（Ｌは、Ｌ≧２の整数）のメモリセルを備える。このメモリデバイス１２は、その入力バッファ部１１から入力されるビット列が表すアドレスに、当該入力されるビット列に含まれる各ビット間の論理演算結果を表すビットをその一部に含む多ビット長のデータを格納してなるルックアップテーブルを格納している。以下の例では、１つのアドレスによって特定される位置に、Ｌ＝８ビットのデータが格納されるものとして説明する。
　具体的に、このルックアップテーブルは図２に例示するように、Ｎ＝８ビット長のビット列「００００００００」が表すアドレスには、そのＭＳＢ（最上位ビット）に当該ビット列「００００００００」の排他的論理和の演算結果である「０」を含んだデータ「０ＸＸＸＸＸＸＸ」（ここでＸは不定でよい）が格納される。また、ビット列「０００００００１」が表すアドレスには、そのＭＳＢ（最上位ビット）に当該ビット列「０００００００１」の排他的論理和の演算結果である「１」を含んだデータ「１ＸＸＸＸＸＸＸ」（Ｘは不定でよい）が格納される。
　出力部１３は、メモリデバイス１２が格納しているデータのうち、入力バッファ部１１が出力するビット列が表すアドレスに格納されているデータを読み出す。この出力部１３は当該読み出したデータのうち、上記論理演算結果が含まれるビットを選択的に出力する。本実施の形態の上述の例では、ＭＳＢに論理演算結果が含まれるので、この出力部１３は、メモリデバイスが格納しているデータのうち、入力バッファ部１１が出力するビット列が表すアドレスに格納されているデータを読み出し、当該データのうちのＭＳＢのビットを出力する。
　また本実施の形態の別の例では、メモリデバイス１２は、その入力バッファ部１１から入力されるビット列が表すアドレスに、当該入力されるビット列に含まれる各ビット間の論理演算結果を表すビットと、その反転ビットとをその一部に含む多ビット長のデータを格納してなるルックアップテーブルを格納している。
　具体的に、このルックアップテーブルは図３に例示するように、Ｎ＝８ビット長のビット列「００００００００」が表すアドレスには、そのＭＳＢ（最上位ビット）に当該ビット列「００００００００」の排他的論理和の演算結果である「０」を含み、その次のビットにこの演算結果の反転ビットである「１」を含んだデータ「０１ＸＸＸＸＸＸ」（ここでＸは不定でよい）が格納される。また、ビット列「０００００００１」が表すアドレスには、そのＭＳＢ（最上位ビット）に当該ビット列「０００００００１」の排他的論理和の演算結果である「１」を含み、次のビットにその反転ビットである「０」を含んだデータ「１０ＸＸＸＸＸＸ」（Ｘは不定でよい）が格納される。
　この例では、出力部１３は、外部から１ビットの信号の入力を受け入れる。そして出力部１３は、メモリデバイス１２が格納しているデータのうち、入力バッファ部１１が出力するビット列が表すアドレスに格納されているデータを読み出し、外部から入力された１ビットの信号が「０」であるか「１」であるかにより、当該データのうち、上記論理演算結果またはその反転ビットのいずれかを選択的に出力する。本実施の形態の一例では、この出力部１３は、外部から入力された１ビットの信号が「０」であるときには、メモリデバイスが格納しているデータのうち、入力バッファ部１１が出力するビット列が表すアドレスに格納されているデータを読み出し、当該データのうちのＭＳＢのビットを出力する。また出力部１３は、外部から入力された１ビットの信号が「１」であるときには、メモリデバイスが格納しているデータのうち、入力バッファ部１１が出力するビット列が表すアドレスに格納されているデータを読み出し、当該データのうちのＭＳＢの次のビット（論理演算結果の反転ビットが格納されているビット）を出力する。
　本実施の形態は基本的に以上の構成を備えており、次の例のように動作する。本実施の形態の以下の例では図４に例示するように、複数の論理演算ユニット１０＿１，１０＿２…１０＿ｎを備えるものとする。また、ｉ番目の論理演算ユニット１０＿ｉの出力部１３＿ｉは、ｉ－１番目の論理演算ユニット１０＿ｉ－１の出力ビットを、外部からの入力として受け入れる。なお、先頭の論理演算ユニット１０＿１の出力部１３＿１は、外部からの入力を受けずに（あるいは外部からの入力を「０」に固定するなどして）、メモリデバイス１２が格納しているデータのうち論理演算結果を表すビット（上述の例ではＭＳＢ）を出力することとする。
　また本実施の形態のこの例では、排他的論理和の計算の対象として８×ｎ（メモリデバイス１２のアドレスバス幅の整数ｎ倍）ビット長のデータＤ（そのｉ番目のビットをｂi（ｉ＝１，２，…８ｎ）とする）の入力を受け入れる。そしてＭＳＢ側（あるいはＬＳＢ側）から順に８ビット（メモリデバイス１２のアドレスバス幅）ずつ、それぞれ論理演算ユニット１０＿１，１０＿２…１０＿ｎのバッファ部１１＿１，１１＿２，…１１＿ｎに出力する。
　論理演算ユニット１０＿１の出力部１３＿１は、メモリデバイス１２＿１が格納しているデータのうち、入力バッファ１１＿１に入力された８ビット長のビット列（ｂ1，ｂ2，…ｂ8）が表すアドレスに格納されているデータを読み出す。そして当該読み出したデータに含まれる論理演算結果（ここでは、入力された８ビット長のビット列の排他的論理和の演算結果とする）のビットを出力する。
　次の論理演算ユニット１０＿２の出力部１３＿２は、メモリデバイス１２＿２が格納しているデータのうち、入力バッファ１１＿２に入力された８ビット長のビット列（ｂ9，ｂ10，…ｂ16）が表すアドレスに格納されているデータを読み出す。またこの出力部１３＿２は、前段の論理演算ユニット１０＿１の出力部１３＿１が出力するビットに基づいて、当該読み出したデータに含まれる論理演算結果のビットまたはその反転ビットのいずれか一方を選択して出力する。具体的に出力部１３＿２は、出力部１３＿１が出力するビットが「０」であるときには、読み出したデータに含まれる論理演算結果を出力する。また出力部１３＿２は出力部１３＿１が出力するビットが「１」であるときには、論理演算結果の反転ビットを出力する。
　以下、ｉ番目の論理演算ユニット１０＿ｉの出力部１３＿ｉは、メモリデバイス１２＿ｉが格納しているデータのうち、入力バッファ１１＿ｉに入力された８ビット長のビット列（ｂ8(i-1)+1，ｂ8(i-1)+2，…ｂ8i）が表すアドレスに格納されているデータを読み出す。またこの出力部１３＿ｉは、前段の論理演算ユニット１０＿ｉ－１の出力部１３＿ｉ－１が出力するビットに基づいて、当該読み出したデータに含まれる論理演算結果のビットまたはその反転ビットのいずれか一方を選択して出力する。具体的に出力部１３＿ｉは、出力部１３＿ｉ－１が出力するビットが「０」であるときには、読み出したデータに含まれる論理演算結果を出力する。また出力部１３＿ｉは出力部１３＿ｉ－１が出力するビットが「１」であるときには、論理演算結果の反転ビットを出力する。
　そしてｎ番目の論理演算ユニット１０＿ｎの出力部１３＿ｎは、メモリデバイス１２＿ｎが格納しているデータのうち、入力バッファ１１＿ｎに入力された８ビット長のビット列（ｂ8(n-1)+1，ｂ8(n-1)+2，…ｂ8n）が表すアドレスに格納されているデータを読み出す。またこの出力部１３＿ｎは、前段の論理演算ユニット１０＿ｎ－１の出力部１３＿ｎ－１が出力するビットに基づいて、当該読み出したデータに含まれる論理演算結果のビットまたはその反転ビットのいずれか一方を選択して出力する。具体的に出力部１３＿ｎは、出力部１３＿ｎ－１が出力するビットが「０」であるときには、読み出したデータに含まれる論理演算結果を出力する。また出力部１３＿ｎは出力部１３＿ｎ－１が出力するビットが「１」であるときには、論理演算結果の反転ビットを出力する。
　こうしてｎ番目の論理演算ユニット１０＿ｎの出力部１３＿ｎは、８×ｎビット長のデータＤに含まれる各ビットの論理演算結果（ここでの例では排他的論理和）を出力することとなる。
　さらにここでは複数の論理演算ユニット１０、つまりはメモリデバイス１２を並列的に用いる例について述べたが、本実施の形態はこれに限られない。本実施の形態の別の例では、メモリデバイス１２を時分割的に利用してもよい。この例に係る本発明の実施の形態に係る論理演算装置１は、図５に例示するように、ｎ個のスリーステートバッファ部２０と、メモリデバイス１２と、クロック供給部２５と、出力ユニット３０とを含んで構成される。またスリーステートバッファ部２０はそれぞれＮ（ここでの例ではＮ＝８）個のスリーステートバッファ２１を含み、出力ユニット３０は、出力部３１と、フリップフロップ回路部３２と、スイッチ部３３とを含む。ここで、既に説明したものと同様の構成をとるものについては同じ符号を付して説明を省略する。なお、この例ではメモリデバイス１２には、図３に例示したデータが格納されているものとする。
　スリーステートバッファ２１は、それぞれ入力端子Ｘと出力端子Ｙとゲート端子Ｇとを備える。このスリーステートバッファ２１は、ゲート端子Ｇの入力が「０」である間、入力端子Ｘにどのような入力があったとしても、出力端子Ｙの状態をハイ・インピーダンス状態「Ｚ」とする。出力端子Ｙがハイ・インピーダンスとなったスリーステートバッファ２１は、当該出力端子Ｙの接続先からみると、絶縁された状態と同じ（接続が切離された状態）となる。
　本実施の形態のこの例では、８ｎ個のスリーステートバッファ２１が第１番目のスリーステートバッファ２１＿１から第８番目のスリーステートバッファ２１＿８までのグループ、第９番目のスリーステートバッファ２１＿９から第１６番目のスリーステートバッファ２１＿１６までのグループ…というように、８つずつのグループに分けられる。そして同じグループに属するスリーステートバッファ２１のゲート端子Ｇには、クロック供給部２５から同じ信号が入力される。この信号については後に述べる。また、ｉ番目のスリーステートバッファ２１＿ｉの入力端子Ｘ＿ｉには、論理演算の対象となる８×ｎビット長のデータＤのＭＳＢ側（あるいはＬＳＢ側）から順に各ビットの値が入力される。
　またｉ番目のスリーステートバッファ２１＿ｉの出力端子Ｙ＿ｉは、メモリデバイス１２のアドレスバスのうち（ｉ mod ８）番目のピンに接続される。ここで（ｉ mod ｋ）は、ｉをｋで除したときの余りを意味する。
　クロック供給部２５は、図６に示すように、定期的に立ち上がりと立ち下りとを繰返すクロック信号ＣＬＫを生成してこれを出力する。またこのクロック供給部２５は、ｎ個（ｎは論理演算の対象となるビット数８ｎを、メモリデバイス１２のアドレスバス幅である８で除した値）のサブクロック信号φi（ｉ＝１，２，…ｎ）を生成する。図６には、ｎ＝４の場合のサブクロック信号φ1，φ2，φ3，φ4と、φ0とを例示している。
　このサブクロック信号φiの立ち上がり、または立ち下りタイミングは次のようになる。すなわち、所定の時点（例えばｔ2）からｊ回目にクロック信号ＣＬＫが立ち上る際、ｉ＝（ｊ mod ｎ）＋１のサブクロック信号φiが立ち上がり、ｊ回目にクロック信号ＣＬＫが立ち下る際に、ｉ＝（ｊ mod ｎ）＋１のサブクロック信号φiが立ち下るようにしておく。この際、ｉ≠（ｊ mod ｎ）＋１なるサブクロック信号φiはＬの状態を維持するものとする。
　例えば図６（ｎ＝４の例を表す）において、所定の時点であるｔ2の後、１回目にクロック信号ＣＬＫが立ち上る際（時点ｔ3）、ｉ＝（１ mod ４）＋１＝２であるサブクロック信号φ2が立ち上がり、所定の時点であるｔ2の後、１回目にクロック信号ＣＬＫが立ち下る際（時点ｔ4）、ｉ＝（１ mod ４）＋１＝２であるサブクロック信号φ2が立ち下る。
　またクロック供給部２５は次のようなサブクロック信号φ0を生成する。すなわち、このφ0は、所定の時点からｊ回目にクロック信号ＣＬＫが立ち上がる際に（ｊ mod ｎ）＝０であれば立ち上がり、その後のクロック信号ＣＬＫのｎ／２＋１回目または（ｎ－１）／２＋１回目の立ち下り時など、その後、クロック信号ＣＬＫがｎ回目に立ち下るまでに立ち下るようにする。
　具体的に図６の例では、所定の時点であるｔ2の後、４回目のクロック信号ＣＬＫの立ち上がり時（時点ｔ9）に、（４ mod ４）＝０となるので、クロック供給部２５は、この時点でサブクロック信号φ0が立ち上るように制御する。また、クロック供給部２５は、その後（時点ｔ9の後）、クロック信号ＣＬＫのｎ／２＋１回目または（ｎ－１）／２＋１回目の立ち下り時（ここではｎ／２＋１＝３回目とする）の立ち下り時（時点ｔ14）までにサブクロック信号φ0が立ち下るように制御する。図６の例では時点ｔ9からｎ／２＋１回目、つまり３回目の立ち下り時の直前のクロック信号ＣＬＫの立ち上がりタイミングにてサブクロック信号φ0が立ち下るように制御した例を示している。
　ここでクロック供給部２５は、サブクロック信号φ1を第１番目のスリーステートバッファ２１＿１から第８番目のスリーステートバッファ２１＿８に供給し、サブクロック信号φ2を第９番目のスリーステートバッファ２１＿９から第１６番目のスリーステートバッファ２１＿１６に供給し…というように、サブクロックφiを、８つのスリーステートバッファ２１＿（［ｉ／８］＋１）にそれぞれ供給する。ここで［＊］は＊を超えない最大の整数を意味するものとする。
　これらスリーステートバッファ２１と、クロック供給部２５との動作により、Ｍ（Ｍは、Ｍ＞Ｎなる整数）ビット長のビット列の入力を受けて、当該ビット列からＮビットのビット列を抽出して、当該抽出したＮビットのビット列を時分割的にメモリデバイス１２に対して出力する分割手段が実現される。
　出力ユニット３０の出力部３１は、クロック供給部２５から入力されるクロック信号ＣＬＫが立ち下るタイミングであり、かつ、サブクロック信号φn（ｎは論理演算の対象となるビット数８ｎを、メモリデバイス１２のアドレスバス幅である８で除した値）が立ち下らないタイミングにおいて、フリップフロップ回路部３２が出力する１ビットの信号の入力を受け入れてバッファ（不図示）に保持する。そして出力部３１は、次にクロック信号ＣＬＫが立ち上るタイミングでメモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１が出力するビット列が表すアドレスに格納されているデータを読み出す。出力部３１は、バッファに保持した１ビットの信号が「０」であるか「１」であるかにより、当該読み出したデータのうち、上記論理演算結果またはその反転ビットのいずれかを選択的に出力する。
　本実施の形態の一例では、この出力部３１は、バッファに保持したビットが「０」であるときには、メモリデバイス１２から読み出したデータのうちＭＳＢのビット（論理演算結果）をスイッチ部３３に出力する。またこの出力部３１は、バッファに保持したビットが「１」であるときには、メモリデバイス１２から読み出したデータのうちＭＳＢの次のビット（論理演算結果の反転ビットが格納されているビット）をスイッチ部３３に出力する。出力部３１は、この出力を、次にクロック信号ＣＬＫが立ち下るまで継続する。
　またこの出力部３１は、後に説明するスイッチ部３３を制御する。具体的に出力部３１は、クロック供給部２５が出力するサブクロック信号φn（ｎは論理演算の対象となるビット数８ｎを、メモリデバイス１２のアドレスバス幅である８で除した値）が立ち上がるタイミングで、後に説明するスイッチ部３３の出力先を、外部への出力に設定する。そして次にクロック供給部２５が出力するクロック信号ＣＬＫが立ち上るタイミングでスイッチ部３３の出力先をフリップフロップ回路部３２に設定する。
　さらに出力部３１は、クロック供給部２５が出力するサブクロック信号φnが立ち下るタイミングでは、フリップフロップ回路部３２の出力に関わらず、バッファに「０」のビットを保持する。この動作を、以下では、出力部のリセット動作と呼ぶ。
　フリップフロップ回路部３２は、例えばＤ型のフリップフロップ回路を含んで構成される。このフリップフロップ回路２４では具体的にＤ端子（入力端子）が出力部３１の出力を受け入れる。また、Ｃ端子（クロック端子）は、クロック供給部２５からクロック信号ＣＬＫの入力を受ける。そしてこのフリップフロップ回路部３２は、クロック信号ＣＬＫが立ち上るタイミングで、入力端子であるＤ端子に入力されるビットを保持して出力端子Ｑに当該ビットの信号を出力する。この出力は、クロック信号ＣＬＫが立ち下るタイミングでも継続される。またこの出力端子Ｑから出力されるビットが、フリップフロップ回路部３２からの出力として出力部３１に入力される。
　スイッチ部３３は、出力部３１からの制御を受け入れて、出力部３１から入力された１ビットの情報を、フリップフロップ回路部３２または外部のいずれかに対して選択的に出力する。
　本実施の形態のこの例に係る論理演算装置１の動作を次に説明する。ここでは例えば論理演算としての排他的論理和の計算の対象としてＭ＝Ｎ×ｎ（メモリデバイス１２のアドレスバス幅Ｎの整数ｎ倍）ビット長のデータＤ（そのｉ番目のビットをｂi（ｉ＝１，２，…Ｎ×ｎ）とする）の入力を受け入れる。そしてＭＳＢ側（あるいはＬＳＢ側）から順にｉ番目のビットを、それぞれ第ｉ番目のスリーステートバッファ２１＿ｉに入力する。
　そして論理演算装置１は次のように動作する。すなわち、出力部のリセット動作が行われたとき（図６の時刻ｔ0）に、出力部３１は「０」のビットをバッファに保持する。次にクロック供給部２５の出力するクロック信号ＣＬＫが立ち上るタイミング（図６の時刻ｔ1）において、スリーステートバッファ２１＿１から２１＿８が、入力されたビットｂ1，ｂ2，…ｂ8を、メモリデバイス１２のアドレスバスに供給する。
　出力部３１は、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１＿１から２１＿８が出力するビット列が表すアドレスに格納されているデータを読み出す。このとき、出力部３１のバッファは「０」のビットを保持しているので、この出力部３１は、メモリデバイス１２から読み出したデータのうちＭＳＢのビット（論理演算結果）を第１回目の演算結果Ｒ1として出力する。この出力Ｒ1はスイッチ部３３を介してフリップフロップ回路部３２に出力されて、フリップフロップ回路部３２において保持される。
　次にクロック供給部２５の出力するクロック信号ＣＬＫが立ち下るタイミング（図６の時刻ｔ2）になると、スリーステートバッファ２１＿１から２１＿８の出力はハイ・インピーダンスとなる。そして出力部３１はフリップフロップ回路部３２から前回の演算結果Ｒ1を受け入れてバッファに保持する。
　次にクロック供給部２５の出力するクロック信号ＣＬＫが立ち上るタイミング（図６の時刻ｔ3）では、スリーステートバッファ２１＿９から２１＿１６が、入力されたビットｂ9，ｂ10，…ｂ16を、メモリデバイス１２のアドレスバスに供給する。
　出力部３１は、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１＿９から２１＿１６が出力するビット列が表すアドレスに格納されているデータを読み出す。そして出力部３１は、そのバッファが「０」のビットを保持しているとき（演算結果Ｒ1が「０」であったとき）には、メモリデバイス１２から読み出したデータのうちＭＳＢのビット（論理演算結果）を第２回目の演算結果Ｒ2として出力する。また出力部３１は、そのバッファが「１」のビットを保持しているとき（演算結果Ｒ1が「１」であったとき）には、メモリデバイス１２から読み出したデータのうちＭＳＢの次のビット（論理演算結果の反転ビット）を第２回目の演算結果Ｒ2として出力する。この出力Ｒ2はスイッチ部３３を介してフリップフロップ回路部３２に出力されて、フリップフロップ回路部３２において保持される。
　以下同様に動作し、クロック供給部２５の出力するサブクロック信号φnが立ち上るタイミングにおいて出力部３１は、スイッチ部３３の出力先を外部への出力に設定する。またこのとき出力部３１は、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１＿（８×（ｎ－１）＋１）から２１＿（８ｎ）が出力するビット列が表すアドレスに格納されているデータを読み出す。そして出力部３１は、そのバッファが「０」のビットを保持しているとき（演算結果Ｒn-1が「０」であったとき）には、メモリデバイス１２から読み出したデータのうちＭＳＢのビット（論理演算結果）を演算結果Ｒとして出力する。また出力部３１は、そのバッファが「１」のビットを保持しているとき（演算結果Ｒn-1が「１」であったとき）には、メモリデバイス１２から読み出したデータのうちＭＳＢの次のビット（論理演算結果の反転ビット）を演算結果Ｒとして出力する。この出力は、スイッチ部３３を介して外部に供給される。
　出力部３１は、次にクロック信号ＣＬＫが立ち下るタイミングで出力部のリセット動作を行い、さらに次にクロック信号ＣＬＫが立ち上るタイミングではスイッチ部３３の出力先をフリップフロップ回路部３２に設定する。
　このように、本実施の形態のこの例では、出力部３１が、時分割的にＮビットのビット列が出力されるタイミングにおいて、前回出力したビットを用いて、メモリデバイスにアクセスして取り出したビット間の論理演算結果と、その反転ビットとの一方を選択的に出力する手段として機能している。
　こうしてｎ回目には出力部３１は、８×ｎビット長のデータＤに含まれる各ビットの論理演算結果（ここでの例では排他的論理和）を演算結果Ｒとして出力することとなる。
　さらにこのように時分割的に演算を行う場合の出力ユニットの例は、この例に限られない。すなわちメモリデバイス１２の各アドレスに格納可能なデータは８ビットであるため、このビット幅を活用して次のように構成することも可能である。
　本実施の形態のさらに別の例に係る論理演算装置１は、図７に例示するように、８×ｎ個（ここではメモリデバイス１２のアドレスバス幅Ｎ＝８としている）のスリーステートバッファ２１（図５に例示したものと同様、８個ずつでスリーステートバッファ部２０を構成する）と、メモリデバイス１２と、クロック供給部２５と、出力ユニット４０とを含んで構成される。また出力ユニット４０は、４つ（メモリデバイス１２のデータバス幅Ｌの１／２）のセレクタ部４１ａ，ｂ，ｃ，ｄを含んで構成されている。ここで、既に説明したものと同様の構成をとるものについては同じ符号を付して説明を省略する。
　またこの例におけるメモリデバイス１２には、図８に例示するように、８ビット長のアドレスＡ（ビット列ａ1，ａ2，…ａ8で表される）が示す位置に、ＭＳＢ側から、ビット列ａ1，ａ2，…ａ8に基づく論理演算結果と、その反転ビットとの組が繰返し配される。つまりこの例では、各アドレスの位置に格納されるデータの奇数ビット目にはそれぞれ論理演算結果が格納され、偶数ビット目には、奇数ビット目にあるビットの反転ビットが格納される。
　出力ユニット４０のセレクタ部４１ａには、メモリデバイス１２のデータバスのうち、ＭＳＢであるｄ1と、ＭＳＢの次のビットであるｄ2との各信号線が接続される。またこのセレクタ部４１ａは、外部から入力される１ビットの信号を受け入れる。
　そしてセレクタ部４１ａは、クロック供給部２５から入力されるサブクロック信号φ1が立ち上がるタイミングで、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１が出力するビット列が表すアドレスに格納されているデータを読み出してラッチする。このセレクタ部４１ａは、外部から受け入れた１ビットの信号が「０」であるか「１」であるかにより、当該読み出したデータのうち、上記論理演算結果を表すＭＳＢの１ビット、またはその反転ビットを表すＭＳＢの次の１ビットのいずれかを選択的にラッチして出力する。
　ここでの例では、セレクタ部４１ａは、外部から受け入れたビットが「０」であるときには、メモリデバイス１２から読み出したデータのうちＭＳＢのビット（信号線ｄ1が出力する論理演算結果）を選択してラッチし、出力する。またこのセレクタ部４１ａは、外部から受け入れたビットが「１」であるときには、メモリデバイス１２から読み出したデータのうちＭＳＢの次のビット（論理演算結果の反転ビットを表す信号線ｄ2の出力）を選択してラッチし、出力する。
　またセレクタ部４１ｂには、メモリデバイス１２のデータバスのうち、ＭＳＢ側のｄ3と、その次のビットであるｄ4との各信号線が接続される。またこのセレクタ部４１ｂは、セレクタ部４１ａが出力する１ビットの信号を受け入れる。
　そしてセレクタ部４１ｂは、クロック供給部２５から入力されるサブクロック信号φ2が立ち上がるタイミングで、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１が出力するビット列が表すアドレスに格納されているデータを読み出してラッチする。このセレクタ部４１ｂは、セレクタ部４１ａから受け入れた１ビットの信号が「０」であるか「１」であるかにより、当該読み出したデータのうち、上記論理演算結果を表すＭＳＢ側の１ビット、またはその反転ビットを表すその次の１ビットのいずれかを選択的にラッチして出力する。
　ここでの例では、セレクタ部４１ｂは、セレクタ部４１ａから受け入れたビットが「０」であるときには、メモリデバイス１２から読み出したデータのうちＭＳＢ側のビット（信号線ｄ3が出力する論理演算結果）を選択してラッチし、出力する。またこのセレクタ部４１ｂは、セレクタ部４１ａから受け入れたビットが「１」であるときには、メモリデバイス１２から読み出したデータのうち上記信号線ｄ3の次の信号線ｄ4の表すビット（論理演算結果の反転ビットを表す）を選択してラッチし、出力する。
　セレクタ部４１ｃには、メモリデバイス１２のデータバスのうち、ＭＳＢ側のｄ5と、その次のビットであるｄ6との各信号線が接続される。またこのセレクタ部４１ｃは、セレクタ部４１ｂが出力する１ビットの信号を受け入れる。
　そしてセレクタ部４１ｃは、クロック供給部２５から入力されるサブクロック信号φ3が立ち上がるタイミングで、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１が出力するビット列が表すアドレスに格納されているデータを読み出してラッチする。ここでの例におけるセレクタ部４１ｃはセレクタ部４１ｂから受け入れたビットが「０」であるときには、メモリデバイス１２から読み出したデータのうちＭＳＢ側のビット（信号線ｄ5が出力する論理演算結果）を選択してラッチし、出力する。またこのセレクタ部４１ｃは、セレクタ部４１ｂから受け入れたビットが「１」であるときには、メモリデバイス１２から読み出したデータのうち上記信号ｄ5の次の信号線ｄ6の表すビット（論理演算結果の反転ビットを表す）を選択してラッチし、出力する。
　さらにセレクタ部４１ｄには、メモリデバイス１２のデータバスのうち、ＭＳＢ側のｄ7と、その次のビットであるｄ8との各信号線が接続される。またこのセレクタ部４１ｄは、セレクタ部４１ｃが出力する１ビットの信号を受け入れる。
　そしてセレクタ部４１ｄは、クロック供給部２５から入力されるサブクロック信号φ4が立ち上がるタイミングで、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１が出力するビット列が表すアドレスに格納されているデータを読み出してラッチする。ここでの例におけるセレクタ部４１ｄはセレクタ部４１ｃから受け入れたビットが「０」であるときには、メモリデバイス１２から読み出したデータのうちＭＳＢ側のビット（信号線ｄ7が出力する論理演算結果）を選択してラッチし、出力する。またこのセレクタ部４１ｃは、セレクタ部４１ｂから受け入れたビットが「１」であるときには、メモリデバイス１２から読み出したデータのうち上記信号ｄ7の次の信号線ｄ8の表すビット（論理演算結果の反転ビットを表す）を選択してラッチし、出力する。このセレクタ部４１ｄの出力は、外部に出力される。
　本実施の形態のこの例に係る論理演算装置１の動作を次に説明する。ここでは例えば論理演算としての排他的論理和の計算の対象としてＭ＝Ｎ×ｎ（メモリデバイス１２のアドレスバス幅Ｎの整数ｎ倍）ビット長のデータＤ（そのｉ番目のビットをｂi（ｉ＝１，２，…Ｎ×ｎ）とする）の入力を受け入れる。そしてＭＳＢ側（あるいはＬＳＢ側）から順にｉ番目のビットを、それぞれ第ｉ番目のスリーステートバッファ２１＿ｉに入力する。
　そして論理演算装置１は次のように動作する。セレクタ部４１ｄの出力があった後（図６の時刻ｔ０）、次にクロック供給部２５の出力するクロック信号ＣＬＫ及びサブクロック信号φ1が立ち上るタイミング（図６の時刻ｔ１）において、スリーステートバッファ２１＿１から２１＿８が、入力されたビットｂ1，ｂ2，…ｂ8を、メモリデバイス１２のアドレスバスに供給する。
　このとき、出力ユニット４０のセレクタ部４１ａが、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１＿１から２１＿８が出力するビット列が表すアドレスに格納されているデータを読み出す。なお、ここでセレクタ部４１ａには外部から「０」の信号が入力されているものとする。セレクタ部４１ａは、ラッチを備え、このラッチがサブクロック信号φ1の立ち上るタイミング（図６の時刻ｔ１）においてメモリデバイス１２から読み出したデータのうちＭＳＢのビット（データバスの信号線ｄ1を介して出力されるデータ、つまり論理演算結果）を演算結果Ｒ1としてラッチし、出力する。この出力Ｒ1はセレクタ部４１ｂに出力される。
　セレクタ部４１ｂは、この出力Ｒ1を受け入れておく。次にクロック供給部２５の出力するクロック信号ＣＬＫと、サブクロック信号φ2とが立ち上るタイミング（図６の時刻ｔ３）において、スリーステートバッファ２１＿９から２１＿１６が、入力されたビットｂ9，ｂ10，…ｂ16を、メモリデバイス１２のアドレスバスに供給する。
　そしてセレクタ部４１ｂは、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１＿９から２１＿１６が出力するビット列が表すアドレスに格納されているデータを読み出す。そしてセレクタ部４１ｂは、セレクタ部４１ａから入力されたビットが「０」であるとき（演算結果Ｒ1が「０」であったとき）には、メモリデバイス１２から読み出したデータのうちＭＳＢ側のビット（データバス上、ｄ3の信号線の出力、つまり論理演算結果）を演算結果Ｒ2として、サブクロック信号φ2が立ち上るタイミング（図６の時刻ｔ３）においてラッチし、出力する。またこのセレクタ部４１ｂは、セレクタ部４１ａから入力されたビットが「１」であるとき（演算結果Ｒ1が「１」であったとき）には、メモリデバイス１２から読み出したデータのうちｄ4の信号線の出力（論理演算結果の反転ビット）を演算結果Ｒ2として、サブクロック信号φ2が立ち上るタイミング（図６の時刻ｔ３）においてラッチし、出力する。この出力Ｒ2は、セレクタ部４１ｃによって受け入れられる。
　以下セレクタ部４１ｃ…も同様に動作する。そしてクロック供給部２５の出力するサブクロック信号φ4が立ち上るタイミングにおいてスリーステートバッファ２１＿２５から２１＿３２が、入力されたビットｂ25，ｂ26，…ｂ32を、メモリデバイス１２のアドレスバスに供給すると、セレクタ部４１ｄは、メモリデバイス１２が格納しているデータのうち、スリーステートバッファ２１＿２５から２１＿３２が出力するビット列が表すアドレスに格納されているデータを読み出す。
　そしてセレクタ部４１ｄは、セレクタ部４１ｃから入力されたビットが「０」であるとき（演算結果Ｒ3が「０」であったとき）には、メモリデバイス１２から読み出したデータのうちＭＳＢ側のビット（データバス上、ｄ7の信号線の出力、つまり論理演算結果）を演算結果Ｒとしてサブクロック信号φ4が立ち上るタイミングにおいてラッチし、出力する。またこのセレクタ部４１ｄは、セレクタ部４１ｃから入力されたビットが「１」であるとき（演算結果Ｒ3が「１」であったとき）には、メモリデバイス１２から読み出したデータのうちｄ8の信号線の出力（論理演算結果の反転ビット）を演算結果Ｒとしてサブクロック信号φ4が立ち上るタイミングにおいてラッチし、出力する。
　このように、本実施の形態のこの例では、出力ユニット４０に含まれる各セレクタ部４１が、時分割的にＮビットずつのビット列が出力されるタイミングにおいて、前回出力したビットを用いて、メモリデバイスにアクセスして取り出したビット間の論理演算結果と、その反転ビットとの一方を選択的に出力する手段として機能している。そして４回目には出力ユニット４０が、８×４＝３２ビット長のデータＤに含まれる各ビットの論理演算結果（ここでの例では排他的論理和）を演算結果Ｒとして出力することとなる。
　このように、本実施の形態のこの例では、出力ユニット４０が、時分割的にＮビットのビット列が出力されるタイミングにおいて、前回出力したビットを用いて、メモリデバイスにアクセスして取り出したビット間の論理演算結果と、その反転ビットとの一方を選択的に出力する手段として機能している。
　さらに本実施の形態のここまでの説明において、図３に示したルックアップテーブルを利用する場合、出力部３１または出力ユニット４０が前段の出力を利用してメモリデバイス１２から読み出したデータの奇数ビット目を出力するか偶数ビット目を出力するかを切替えることとしていた。しかしながら本実施の形態はこれに限られず、例えば図９に例示するように、メモリデバイス１２から出力される信号線ｄ（メモリデバイス１２に入力されるアドレスで表されるビット列を用いた論理演算結果が出力される信号線）に反転論理（ＮＯＴ）回路５１を接続して、メモリデバイス１２に入力されるアドレスで表されるビット列を用いた論理演算結果の反転ビットを得てもよい。この場合、出力部３１または出力ユニット４０は、上記信号線ｄと、反転論理回路５１の出力とのいずれかを、前段の出力を利用して選択して（出力ユニット４０ではそれをラッチし）、出力することとなる。
　さらに本実施の形態の図４，図５，または図７に例示した論理演算装置１のように、メモリデバイスのアドレスバス幅Ｎのｎ倍長（例えばアドレスバス幅８ビット、ｎ＝４ならば３２ビット長）のビット列の入力を受け、その論理演算結果１ビットを出力するときには、これらの論理演算装置１を例えば８個分並列に配し、その出力をさらに８入力の論理演算回路に入力して、Ｎ×ｎ×８ビット長の論理演算を行うようにしてもよい。
　具体的に図１０は、アドレスバス幅８ビット、ｎ＝４の３２ビット長のビット列の入力を受けて、その論理演算結果としての排他的論理和を演算するよう、メモリデバイス１２内のルックアップテーブルを設定した図４，図５，または図７に例示した論理演算装置１を、８個並列に配した場合を示す。
　この図１０の例では、各論理演算装置１が出力する１ビットの出力を、それぞれ図１１に例示したものと同じ８入力排他的論理和回路１００に入力して、その排他的論理和の演算結果１ビットを得ている。この回路構成によると、比較的小規模な回路構成により、８×４×８＝２５６ビット長のビット列に含まれる各ビット間の排他的論理和が得られる。
　１　論理演算装置、１０　論理演算ユニット、１１　入力バッファ部、１２　メモリデバイス、１３，３１　出力部、２０　スリーステートバッファ部、２１　スリーステートバッファ、２５　クロック供給部、３０，４０　出力ユニット、３２　フリップフロップ回路部、３３　スイッチ部、４１　セレクタ部、５１　論理反転回路、１００　８入力排他的論理和回路、２００　２入力排他的論理和回路。
 

Claims (4)

  1. 　Ｎ（Ｎは、Ｎ≧２の整数）ビット長のビット列の入力を受け入れて、前記入力されるビット列が表すアドレスに、当該入力されるビット列に含まれる各ビット間の論理演算結果を表すビットをその一部に含む多ビット長のデータを格納してなるルックアップテーブルを記憶するメモリデバイスと、
    　前記メモリデバイスにアクセスし、前記受け入れたビット列が表すアドレスに格納されたデータに含まれるビットを出力する出力手段と、
    　を含む論理演算装置。
  2. 　請求項１記載の論理演算装置であって、
    　前記メモリデバイスに格納されたデータには、前記入力されるビット列に含まれる各ビット間の論理演算結果と、その反転ビットとが含まれ、
    　前記出力手段は、当該ビット間の論理演算結果と、その反転ビットとの一方を選択的に出力する論理演算装置。
  3. 　請求項２記載の論理演算装置であって、
    　Ｍ（Ｍは、Ｍ＞Ｎなる整数）ビット長のビット列の入力を受けて、当該Ｍビット長のビット列からＮビットのビット列を抽出して、当該抽出したＮビットのビット列を時分割的に前記メモリデバイスに出力する分割手段をさらに含み、
    　時分割的に前記Ｎビットのビット列が出力されるタイミングにおいて、前記出力手段が、前回出力したビットを用いて、メモリデバイスにアクセスして取り出したビット間の論理演算結果と、その反転ビットとの一方を選択的に出力する論理演算装置。
  4. 　請求項１から３のいずれか一項に記載の論理演算装置であって、
    　前記メモリデバイスに格納された論理演算結果は、入力ビット列に含まれる各ビット間の排他的論理和の演算結果である論理演算装置。
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