JPH09292990A - 論理演算ユニット - Google Patents
論理演算ユニットInfo
- Publication number
- JPH09292990A JPH09292990A JP8130855A JP13085596A JPH09292990A JP H09292990 A JPH09292990 A JP H09292990A JP 8130855 A JP8130855 A JP 8130855A JP 13085596 A JP13085596 A JP 13085596A JP H09292990 A JPH09292990 A JP H09292990A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- input
- data
- logical operation
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 通信処理等に現れるビット間演算処理におい
て、従来のカスタムＬＳＩやゲートアレイのみによって
実現した場合における非柔軟性、ＦＰＧＡのみによって
実現した場合における機能変更の低速性、プロセッサを
利用した場合における莫大なクロック消費を排除するこ
とができる論理演算ユニットを提供することを目的とす
るものである。 【解決手段】 ｎビットのデータ入力ポートに入力され
たｎビットデータの各ビット毎に有効／無効を設定し、
入力側マスキング回路において有効と設定されたビット
データのみを演算対象として、ビット間論理演算を行
い、出力されるｍビット出力について、各ビット毎に有
効／無効を設定し、ここで有効と設定されたビット位置
のデータのみを保持するｍビットの出力側ラッチ、また
はユニット外部に出力するｍビットのデータ出力ポート
を設ける。
て、従来のカスタムＬＳＩやゲートアレイのみによって
実現した場合における非柔軟性、ＦＰＧＡのみによって
実現した場合における機能変更の低速性、プロセッサを
利用した場合における莫大なクロック消費を排除するこ
とができる論理演算ユニットを提供することを目的とす
るものである。 【解決手段】 ｎビットのデータ入力ポートに入力され
たｎビットデータの各ビット毎に有効／無効を設定し、
入力側マスキング回路において有効と設定されたビット
データのみを演算対象として、ビット間論理演算を行
い、出力されるｍビット出力について、各ビット毎に有
効／無効を設定し、ここで有効と設定されたビット位置
のデータのみを保持するｍビットの出力側ラッチ、また
はユニット外部に出力するｍビットのデータ出力ポート
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、論理演算ユニット
に関するものである。
に関するものである。
【０００２】
【従来の技術】まず、本発明の有力な適用領域の１つで
ある通信処理について説明する。なお、本発明は、様々
なビット間演算が行われる処理領域に幅広く適用できる
ものである。
ある通信処理について説明する。なお、本発明は、様々
なビット間演算が行われる処理領域に幅広く適用できる
ものである。
【０００３】様々な通信処理の中でも、伝送路を流れる
ディジタル信号を直接扱うレイヤでは、ビット間の論理
演算が多用される。一方、高速信号のリアルタイム処理
を達成するためには、伝送路をシリアルに流れるディジ
タル信号を、処理回路の入口でパラレル信号に展開す
る。しかし、このシリアル信号からパラレル信号に変換
する過程では、ビット間演算が全く行われていない。
ディジタル信号を直接扱うレイヤでは、ビット間の論理
演算が多用される。一方、高速信号のリアルタイム処理
を達成するためには、伝送路をシリアルに流れるディジ
タル信号を、処理回路の入口でパラレル信号に展開す
る。しかし、このシリアル信号からパラレル信号に変換
する過程では、ビット間演算が全く行われていない。
【０００４】次に、現状における処理手段について説明
する。論理演算を実現する手段としては、布線論理によ
る処理とプログラム論理による処理との２つの処理が知
られている。「布線論理による処理」とは、ＮＡＮＤ素
子やＮＯＲ素子等、複数の論理素子をメタル配線を介し
て互いに接続し、所望の機能を実現する処理である。こ
の場合、論理素子間の配線を自由に決定することができ
るので、ビット間論理演算において、演算の対象となる
ビットデータがパラレル展開によってどのような位置に
割り付けられていても、対応することができる。また、
特定の演算を少ないクロック数で処理できるので、高速
ディジタル信号処理の分野において、布線論理による処
理が極めてよく利用されている。カスタムＬＳＩ、ゲー
トアレイ、ＦＰＧＡ等が、上記布線論理による処理回路
を提供するデバイスとして挙げられる。
する。論理演算を実現する手段としては、布線論理によ
る処理とプログラム論理による処理との２つの処理が知
られている。「布線論理による処理」とは、ＮＡＮＤ素
子やＮＯＲ素子等、複数の論理素子をメタル配線を介し
て互いに接続し、所望の機能を実現する処理である。こ
の場合、論理素子間の配線を自由に決定することができ
るので、ビット間論理演算において、演算の対象となる
ビットデータがパラレル展開によってどのような位置に
割り付けられていても、対応することができる。また、
特定の演算を少ないクロック数で処理できるので、高速
ディジタル信号処理の分野において、布線論理による処
理が極めてよく利用されている。カスタムＬＳＩ、ゲー
トアレイ、ＦＰＧＡ等が、上記布線論理による処理回路
を提供するデバイスとして挙げられる。
【０００５】一方、「プログラム論理による処理」と
は、処理の手順を示すプログラムをメモリに予め蓄え、
必要に応じてプログラムを逐一解読し、メモリまたはレ
ジスタに格納されている処理対象のデータを、汎用的な
算術演算や論理演算を提供する算術論理演算ユニットに
与え、処理を行い、その結果をメモリまたはレジスタに
書き戻すという一連の単純作業を繰り返すことによっ
て、所望の機能を実現する処理である。このようなプロ
グラム論理による処理を実現するデバイスは、一般にプ
ロセッサと呼ばれ、１サイクルで扱うデータの単位は８
ビットの倍数である。以後、この１サイクルで扱うデー
タの単位を、「ワード」と呼ぶ。
は、処理の手順を示すプログラムをメモリに予め蓄え、
必要に応じてプログラムを逐一解読し、メモリまたはレ
ジスタに格納されている処理対象のデータを、汎用的な
算術演算や論理演算を提供する算術論理演算ユニットに
与え、処理を行い、その結果をメモリまたはレジスタに
書き戻すという一連の単純作業を繰り返すことによっ
て、所望の機能を実現する処理である。このようなプロ
グラム論理による処理を実現するデバイスは、一般にプ
ロセッサと呼ばれ、１サイクルで扱うデータの単位は８
ビットの倍数である。以後、この１サイクルで扱うデー
タの単位を、「ワード」と呼ぶ。
【０００６】プロセッサで提供される論理演算は、デー
タのシフト、ローテートの他に、２つのデータ間の同ビ
ット位置同士で実行されるＡＮＤ、ＯＲ、ＥＯＲ等であ
る。したがって、ビット間演算において演算の対象とな
るビットデータが、１データ内に存在している場合や、
２つのデータ間でも異なるビット位置に割り付けられた
場合等では、データのシフト処理を前もって行う等、複
数の基本演算を組み合わせ、目的とする処理を実現す
る。プロセッサ自体の動作速度は近年極めて高速化して
いるが、上記のビット間演算のような演算粒度の小さい
処理が存在する高速信号処理の分野では、プログラム論
理による処理の利用は少ない。
タのシフト、ローテートの他に、２つのデータ間の同ビ
ット位置同士で実行されるＡＮＤ、ＯＲ、ＥＯＲ等であ
る。したがって、ビット間演算において演算の対象とな
るビットデータが、１データ内に存在している場合や、
２つのデータ間でも異なるビット位置に割り付けられた
場合等では、データのシフト処理を前もって行う等、複
数の基本演算を組み合わせ、目的とする処理を実現す
る。プロセッサ自体の動作速度は近年極めて高速化して
いるが、上記のビット間演算のような演算粒度の小さい
処理が存在する高速信号処理の分野では、プログラム論
理による処理の利用は少ない。
【０００７】
【発明が解決しようとする課題】次に、パラレル展開し
たディジタル信号をビット間で演算する場合における従
来方法の欠点について説明する。
たディジタル信号をビット間で演算する場合における従
来方法の欠点について説明する。
【０００８】なお、本明細書における「論理演算ユニッ
ト」は、可能な論理演算関数や処理対象データの形態が
１つに固定された専用演算回路ではなく、複数パターン
の論理演算のうちで、外部から指定された演算を実行す
る演算回路である。
ト」は、可能な論理演算関数や処理対象データの形態が
１つに固定された専用演算回路ではなく、複数パターン
の論理演算のうちで、外部から指定された演算を実行す
る演算回路である。
【０００９】カスタムＬＳＩやマスクプログラマブルゲ
ートアレイのみによって機能を実現する場合、機能を確
定した上で専用回路を設計・製作するので、回路の汎用
性は全く無く、論理演算ユニットとしての多用性がない
という問題がある。
ートアレイのみによって機能を実現する場合、機能を確
定した上で専用回路を設計・製作するので、回路の汎用
性は全く無く、論理演算ユニットとしての多用性がない
という問題がある。
【００１０】ＦＰＧＡ等のフイールドプログラマブルな
デバイスのみによって機能を実現する場合、インシステ
ムプログラミング手段によって回路機能の変更が可能で
あるが、システム動作中高速に回路を再プログラムする
ことができないので、論理演算ユニットとしての使用
は、厳しく制限を受けるという問題がある。
デバイスのみによって機能を実現する場合、インシステ
ムプログラミング手段によって回路機能の変更が可能で
あるが、システム動作中高速に回路を再プログラムする
ことができないので、論理演算ユニットとしての使用
は、厳しく制限を受けるという問題がある。
【００１１】プロセッサによるプログラム処理によって
機能を実現する場合、各プロセッサが持つ固有のワード
幅から外れる単位で処理すると、オーバーヘッドが大き
くなる。たとえば、任意位置におけるビット間演算に対
して、通常の算術論理演算ユニットは、汎用的な命令を
組み合わせて処理する方法しか持たないので、多大なク
ロック数を消費することになる。これでは、ディジタル
信号の超高速処理の要求に応えることはできないという
問題がある。
機能を実現する場合、各プロセッサが持つ固有のワード
幅から外れる単位で処理すると、オーバーヘッドが大き
くなる。たとえば、任意位置におけるビット間演算に対
して、通常の算術論理演算ユニットは、汎用的な命令を
組み合わせて処理する方法しか持たないので、多大なク
ロック数を消費することになる。これでは、ディジタル
信号の超高速処理の要求に応えることはできないという
問題がある。
【００１２】本発明は、通信処理等に現れるビット間演
算処理において、従来のカスタムＬＳＩやゲートアレイ
のみによって実現した場合における非柔軟性、ＦＰＧＡ
のみによって実現した場合における機能変更の低速性、
プロセッサを利用した場合における莫大なクロック消費
を排除することができる論理演算ユニットを提供するこ
とを目的とするものである。
算処理において、従来のカスタムＬＳＩやゲートアレイ
のみによって実現した場合における非柔軟性、ＦＰＧＡ
のみによって実現した場合における機能変更の低速性、
プロセッサを利用した場合における莫大なクロック消費
を排除することができる論理演算ユニットを提供するこ
とを目的とするものである。
【００１３】
【課題を解決するための手段】請求項１記載発明は、ｎ
ビットのデータ入力ポートに入力されたｎビットデータ
の各ビット毎に有効／無効を設定するｎビットの入力側
マスキング回路と、上記入力側マスキング回路において
有効と設定されたビットデータのみを演算対象として、
ビット間論理演算を行う最大ｎビット入力ｍビット出力
の論理演算実行部と、上記論理演算実行部から出力され
るｍビット出力について、各ビット毎に有効／無効を設
定するｍビットの出力側マスキング回路と、上記出力側
マスキング回路において有効と設定されたビット位置の
データのみを保持するｍビットの出力側ラッチ、または
ユニット外部に出力するｍビットのデータ出力ポートと
を有し、入力されるｎビットデータから任意の組み合わ
せのビット間演算を行い、ｍビットのうちの１つまたは
複数の任意のビット位置に出力する論理演算ユニットで
ある。
ビットのデータ入力ポートに入力されたｎビットデータ
の各ビット毎に有効／無効を設定するｎビットの入力側
マスキング回路と、上記入力側マスキング回路において
有効と設定されたビットデータのみを演算対象として、
ビット間論理演算を行う最大ｎビット入力ｍビット出力
の論理演算実行部と、上記論理演算実行部から出力され
るｍビット出力について、各ビット毎に有効／無効を設
定するｍビットの出力側マスキング回路と、上記出力側
マスキング回路において有効と設定されたビット位置の
データのみを保持するｍビットの出力側ラッチ、または
ユニット外部に出力するｍビットのデータ出力ポートと
を有し、入力されるｎビットデータから任意の組み合わ
せのビット間演算を行い、ｍビットのうちの１つまたは
複数の任意のビット位置に出力する論理演算ユニットで
ある。
【００１４】請求項２記載発明は、請求項１記載の論理
演算ユニットにおいて、上記ｎビットデータ入力ポート
と上記ｎビット入力側マスキング回路とのセットが、任
意のビット幅で複数のポート、マスキング回路に区切ら
れた構成をとり、単一入力データ内でのビット間演算だ
けでなく、複数の任意ビット幅入力データ間で、任意の
組み合わせのビット間演算を行う論理演算ユニットであ
る。
演算ユニットにおいて、上記ｎビットデータ入力ポート
と上記ｎビット入力側マスキング回路とのセットが、任
意のビット幅で複数のポート、マスキング回路に区切ら
れた構成をとり、単一入力データ内でのビット間演算だ
けでなく、複数の任意ビット幅入力データ間で、任意の
組み合わせのビット間演算を行う論理演算ユニットであ
る。
【００１５】請求項３記載発明は、請求項１または請求
項２記載の論理演算ユニットにおいて、上記入力ポート
から入力されるｎビットのデータをｍセットに分岐する
分岐回路が設けられ、上記論理演算ユニットがｍセット
設けられ、上記分岐回路から出力されるｍセットのｎビ
ットデータのそれぞれが、上記ｍセットの論理演算ユニ
ットのそれぞれに入力され、上記ｍセットの論理演算ユ
ニットのそれぞれから出力される１ビットの演算結果を
パック回路が束ねてｍビット幅にパックし、出力データ
の各ビット毎に独立の上記論理演算ユニットを割り当
て、並列処理を行う論理演算ユニットである。
項２記載の論理演算ユニットにおいて、上記入力ポート
から入力されるｎビットのデータをｍセットに分岐する
分岐回路が設けられ、上記論理演算ユニットがｍセット
設けられ、上記分岐回路から出力されるｍセットのｎビ
ットデータのそれぞれが、上記ｍセットの論理演算ユニ
ットのそれぞれに入力され、上記ｍセットの論理演算ユ
ニットのそれぞれから出力される１ビットの演算結果を
パック回路が束ねてｍビット幅にパックし、出力データ
の各ビット毎に独立の上記論理演算ユニットを割り当
て、並列処理を行う論理演算ユニットである。
【００１６】請求項４記載の発明は、請求項１〜請求項
３のいずれか１項の論理演算ユニットにおいて、上記ｎ
ビットのデータ入力ポートと上記ｎビットの入力側マス
キング回路との間に、上記ｎビットデータを保持するｎ
ビットの入力側ラッチを有する論理演算ユニットであ
る。
３のいずれか１項の論理演算ユニットにおいて、上記ｎ
ビットのデータ入力ポートと上記ｎビットの入力側マス
キング回路との間に、上記ｎビットデータを保持するｎ
ビットの入力側ラッチを有する論理演算ユニットであ
る。
【００１７】
【発明の実施の形態および実施例】図１は、本発明の一
実施例である８ビット入力８ビット出力機能回路ＦＣ１
を示すブロック図であり、請求項１に記載の論理演算ユ
ニットを含む機能回路を示すブロック図である。
実施例である８ビット入力８ビット出力機能回路ＦＣ１
を示すブロック図であり、請求項１に記載の論理演算ユ
ニットを含む機能回路を示すブロック図である。
【００１８】８ビット入力８ビット出力機能回路ＦＣ１
は、ｎビットの入力側マスキング回路ＩＭと、最大ｎビ
ット入力ｍビット出力の論理演算実行部ＡＥと、ｍビッ
トの出力側マスキング回路ＯＭと、データ出力ポート１
３とを有し、入力されるｎビットデータから任意の組み
合わせのビット間演算を行い、ｍビットのうちの１つま
たは複数の任意のビット位置に出力する論理演算ユニッ
トである。
は、ｎビットの入力側マスキング回路ＩＭと、最大ｎビ
ット入力ｍビット出力の論理演算実行部ＡＥと、ｍビッ
トの出力側マスキング回路ＯＭと、データ出力ポート１
３とを有し、入力されるｎビットデータから任意の組み
合わせのビット間演算を行い、ｍビットのうちの１つま
たは複数の任意のビット位置に出力する論理演算ユニッ
トである。
【００１９】上記入力側ラッチは、ｎビットのデータ入
力ポート１１に入力されるｎビットデータを保持するｎ
ビットの入力側ラッチである。入力側マスキング回路Ｉ
Ｍは、上記入力側ラッチから出力されるｎビットデータ
について、各ビット毎に有効／無効を設定するｎビット
の入力側マスキング回路であり、４入力１出力セレクタ
ＳＩ０、ＳＩ１、ＳＩ２、ＳＩ３、ＳＩ４、ＳＩ５、Ｓ
Ｉ６、ＳＩ７を有するものである。
力ポート１１に入力されるｎビットデータを保持するｎ
ビットの入力側ラッチである。入力側マスキング回路Ｉ
Ｍは、上記入力側ラッチから出力されるｎビットデータ
について、各ビット毎に有効／無効を設定するｎビット
の入力側マスキング回路であり、４入力１出力セレクタ
ＳＩ０、ＳＩ１、ＳＩ２、ＳＩ３、ＳＩ４、ＳＩ５、Ｓ
Ｉ６、ＳＩ７を有するものである。
【００２０】論理演算実行部ＡＥは、入力側マスキング
回路ＩＭにおいて有効と設定されたビットデータのみを
演算対象として、ビット間論理演算を行う最大ｎビット
入力ｍビット出力の論理演算実行部である。
回路ＩＭにおいて有効と設定されたビットデータのみを
演算対象として、ビット間論理演算を行う最大ｎビット
入力ｍビット出力の論理演算実行部である。
【００２１】出力側マスキング回路ＯＭは、論理演算実
行部ＡＥから出力されるｍビット出力について、各ビッ
ト毎に有効／無効を設定するｍビットの出力側マスキン
グ回路であり、４入力１出力セレクタＳＯ０、ＳＯ１、
ＳＯ２、ＳＯ３、ＳＯ４、ＳＯ５、ＳＯ６、ＳＯ７を有
する。
行部ＡＥから出力されるｍビット出力について、各ビッ
ト毎に有効／無効を設定するｍビットの出力側マスキン
グ回路であり、４入力１出力セレクタＳＯ０、ＳＯ１、
ＳＯ２、ＳＯ３、ＳＯ４、ＳＯ５、ＳＯ６、ＳＯ７を有
する。
【００２２】データ出力ポート１３は、出力側マスキン
グ回路ＯＭにおいて有効と設定されたビット位置のデー
タのみをユニット外部に出力するｍビットのデータ出力
ポートである。また、データ出力ポート１３の代わり
に、出力側マスキング回路ＯＭにおいて有効と設定され
たビット位置のデータのみを保持するｍビットの出力側
ラッチを設けるようにしてもよい。
グ回路ＯＭにおいて有効と設定されたビット位置のデー
タのみをユニット外部に出力するｍビットのデータ出力
ポートである。また、データ出力ポート１３の代わり
に、出力側マスキング回路ＯＭにおいて有効と設定され
たビット位置のデータのみを保持するｍビットの出力側
ラッチを設けるようにしてもよい。
【００２３】なお、ここでは、入力データのビット幅ｎ
を８にし、出力データのビット幅ｍも８にする。したが
って、入力側のポート１１、マスク情報作りおよび出力
側のポート１３、マスク情報１４の幅は、いずれも８に
なる。また、入力／出力側ともにラッチを使用しない構
成とし、論理演算実行部ＡＥによって提供されるビット
間演算関数を、次の４種類としてある。
を８にし、出力データのビット幅ｍも８にする。したが
って、入力側のポート１１、マスク情報作りおよび出力
側のポート１３、マスク情報１４の幅は、いずれも８に
なる。また、入力／出力側ともにラッチを使用しない構
成とし、論理演算実行部ＡＥによって提供されるビット
間演算関数を、次の４種類としてある。
【００２４】関数（ａ）： 全ての有効ビットを演算対
象とする論理積（「Ａｌｌ ＡＮＤ」という） 関数（ｂ）： 全ての有効ビットを演算対象とする論理
和（「Ａｌｌ ＯＲ」という） 関数（ｃ）： 全ての有効ビットを演算対象とする排他
的論理和（「ＡｌｌＸＯＲ」という） 関数（ｄ）： 全ての有効ビットについてそれぞれの論
理否定（「Ａｌｌ ＮＯＴ」という） これらの関数を実現する手段は、布線論理を提供するど
のようなデバイスでもよい。
象とする論理積（「Ａｌｌ ＡＮＤ」という） 関数（ｂ）： 全ての有効ビットを演算対象とする論理
和（「Ａｌｌ ＯＲ」という） 関数（ｃ）： 全ての有効ビットを演算対象とする排他
的論理和（「ＡｌｌＸＯＲ」という） 関数（ｄ）： 全ての有効ビットについてそれぞれの論
理否定（「Ａｌｌ ＮＯＴ」という） これらの関数を実現する手段は、布線論理を提供するど
のようなデバイスでもよい。
【００２５】たとえば、今回のように必要な論理関数が
予め分かっている場合には、カスタムＬＳＩやマスクプ
ログラマブルゲートアレイを使用すれば、ハードウェア
リソースを最小限に抑えることができる。また、ＦＰＧ
Ａを利用すれば、後から回路の変更が可能になる。
予め分かっている場合には、カスタムＬＳＩやマスクプ
ログラマブルゲートアレイを使用すれば、ハードウェア
リソースを最小限に抑えることができる。また、ＦＰＧ
Ａを利用すれば、後から回路の変更が可能になる。
【００２６】図１では、上記関数（ａ）、（ｂ）、
（ｃ）、（ｄ）のそれぞれを、「００」、「０１」、
「１０」、「１１」とエンコードし、Ｆｕｎｃｔｉｏｎ
Ｄｅｃｏｄｅｒで４ビット幅に展開する構成としてあ
る。もちろん、「０００１」、「００１０」、「０１０
０」、「１０００」のようなデコード後の表現を直接用
いてもよい。
（ｃ）、（ｄ）のそれぞれを、「００」、「０１」、
「１０」、「１１」とエンコードし、Ｆｕｎｃｔｉｏｎ
Ｄｅｃｏｄｅｒで４ビット幅に展開する構成としてあ
る。もちろん、「０００１」、「００１０」、「０１０
０」、「１０００」のようなデコード後の表現を直接用
いてもよい。
【００２７】８ビット幅の入力側マスク情報１２と、出
力側マスク情報１４と、エンコードした２ビット幅の関
数指定情報１５とを保持するようにするために、たとえ
ばＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ等の状態を保
持できる素子を利用する。
力側マスク情報１４と、エンコードした２ビット幅の関
数指定情報１５とを保持するようにするために、たとえ
ばＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ等の状態を保
持できる素子を利用する。
【００２８】入力ポート１１から入力された８ビットデ
ータは、まず、ビット位置毎に入力側マスキング回路Ｉ
Ｍに入力される。
ータは、まず、ビット位置毎に入力側マスキング回路Ｉ
Ｍに入力される。
【００２９】図２は、上記実施例における８ビット入力
側マスキング回路ＩＭの構成を示す図である。
側マスキング回路ＩＭの構成を示す図である。
【００３０】ビット位置毎に独立動作する４入力１出力
セレクタＳＩ０〜ＳＩ７の選択動作は、次の条件判定シ
ーケンス〜に従う。 ・条件判定シーケンス： 入力側マスキング情報２１
から対象ビットの有効「１」または無効「０」を判定
し、「１」の場合は端子２５を選択する。すなわち、入
力されたビット情報がそのまま出力され、演算対象とな
る。 ・条件判定シーケンス： 入力側マスキング情報２１
が「０」の場合で、Ａｌｌ ＡＮＤ２６が「１」の場
合、端子２２を選択する。すなわち、全ビットの論理積
演算に際して、Ｗｉｄｅ−ＡＮＤ素子１６にデータ
「１」を与えることによって、このビット位置の情報を
無効化する。 ・条件判定シーケンス： 入力側マスキング情報２１
が「０」の場合で、Ａｌｌ ＯＲ２７が「１」の場合、
端子２３を選択する。すなわち、全ビットの論理和演算
に際し、Ｗｉｄｅ−ＯＲ素子１７にデータ「０」を与え
ることによって、このビット位置の情報を無効化する。 ・条件判定シーケンス： 入力側マスキング情報２１
が「０」の場合で、Ａｌｌ ＸＯＲ２８が「１」の場
合、端子２３を選択する。すなわち、全ビットの排他的
論理和演算に際し、Ｗｉｄｅ−ＸＯＲ素子１８にデータ
「１」を与えることによって、このビット位置の情報を
無効化する。 ・条件判定シーケンス： 入力側マスキング情報が
「０」の場合で、ＡｌｌＮＯＴ２９が「１」の場合は、
端子２４を選択する。すなわち、全ビットの論理否定演
算に際し、入力されたビットの論理否定をＮＯＴ素子１
９に与えることによってキャンセルし、このビット位置
の情報を無効化する。
セレクタＳＩ０〜ＳＩ７の選択動作は、次の条件判定シ
ーケンス〜に従う。 ・条件判定シーケンス： 入力側マスキング情報２１
から対象ビットの有効「１」または無効「０」を判定
し、「１」の場合は端子２５を選択する。すなわち、入
力されたビット情報がそのまま出力され、演算対象とな
る。 ・条件判定シーケンス： 入力側マスキング情報２１
が「０」の場合で、Ａｌｌ ＡＮＤ２６が「１」の場
合、端子２２を選択する。すなわち、全ビットの論理積
演算に際して、Ｗｉｄｅ−ＡＮＤ素子１６にデータ
「１」を与えることによって、このビット位置の情報を
無効化する。 ・条件判定シーケンス： 入力側マスキング情報２１
が「０」の場合で、Ａｌｌ ＯＲ２７が「１」の場合、
端子２３を選択する。すなわち、全ビットの論理和演算
に際し、Ｗｉｄｅ−ＯＲ素子１７にデータ「０」を与え
ることによって、このビット位置の情報を無効化する。 ・条件判定シーケンス： 入力側マスキング情報２１
が「０」の場合で、Ａｌｌ ＸＯＲ２８が「１」の場
合、端子２３を選択する。すなわち、全ビットの排他的
論理和演算に際し、Ｗｉｄｅ−ＸＯＲ素子１８にデータ
「１」を与えることによって、このビット位置の情報を
無効化する。 ・条件判定シーケンス： 入力側マスキング情報が
「０」の場合で、ＡｌｌＮＯＴ２９が「１」の場合は、
端子２４を選択する。すなわち、全ビットの論理否定演
算に際し、入力されたビットの論理否定をＮＯＴ素子１
９に与えることによってキャンセルし、このビット位置
の情報を無効化する。
【００３１】上記条件判定シーケンス〜は、論理素
子を用いた布線論理によって、容易に実現できる。つま
り、４入力１出力セレクタＳＩ０〜ＳＩ７のそれぞれ
は、論理素子を用いた布線論理によって、容易に実現で
きる。
子を用いた布線論理によって、容易に実現できる。つま
り、４入力１出力セレクタＳＩ０〜ＳＩ７のそれぞれ
は、論理素子を用いた布線論理によって、容易に実現で
きる。
【００３２】上記実施例は、無効化したいビット位置の
情報を、指定された関数に応じて、演算に影響が出ない
ように、入力側マスキング回路ＩＭで加工して出力する
ので、入力ビット全てに対して一律に演算を行う論理素
子を、論理演算実行部ＡＥとして使用することができ
る。すなわち、上記関数（ａ）〜（ｃ）については、８
ビット全てを入力するＷｉｄｅ Ｇａｔｅ１６〜１８を
接続し、関数（ｄ）は８ビット全てにＮＯＴ Ｇａｔｅ
１９を接続する。また、上記関数（ａ）〜（ｃ）は１ビ
ット出力になるので、これを８ビットに分岐する。
情報を、指定された関数に応じて、演算に影響が出ない
ように、入力側マスキング回路ＩＭで加工して出力する
ので、入力ビット全てに対して一律に演算を行う論理素
子を、論理演算実行部ＡＥとして使用することができ
る。すなわち、上記関数（ａ）〜（ｃ）については、８
ビット全てを入力するＷｉｄｅ Ｇａｔｅ１６〜１８を
接続し、関数（ｄ）は８ビット全てにＮＯＴ Ｇａｔｅ
１９を接続する。また、上記関数（ａ）〜（ｃ）は１ビ
ット出力になるので、これを８ビットに分岐する。
【００３３】論理演算実行部ＡＥから出力される４種類
の論理演算結果は、各ビット位置毎に、出力側マスキン
グ回路ＯＭに入力される。出力側マスキング回路ＯＭの
仕事は、各ビットの有効／無効を示すＷｒｉｔｅ Ｅｎ
ａｂｌｅの設定と、指定された関数の演算結果を選択し
て出力することである。
の論理演算結果は、各ビット位置毎に、出力側マスキン
グ回路ＯＭに入力される。出力側マスキング回路ＯＭの
仕事は、各ビットの有効／無効を示すＷｒｉｔｅ Ｅｎ
ａｂｌｅの設定と、指定された関数の演算結果を選択し
て出力することである。
【００３４】図３は、上記実施例における８ビット出力
側マスキング回路ＯＭの構成を示す図である。
側マスキング回路ＯＭの構成を示す図である。
【００３５】Ｗｒｉｔｅ Ｅｎａｂｌｅは、入力側マス
キング情報が有効「１」であるときに「１」を出力し、
無効「０」であるときに「０」を出力する。したがっ
て、出力側マスキング情報１４をそのままＷｒｉｔｅ
Ｅｎａｂｌｅの状態としてよい。各ビットの４入力１出
力セレクタＳＯ０、ＳＯ１、ＳＯ２、ＳＯ３、ＳＯ４、
ＳＯ５、ＳＯ６、ＳＯ７のそれぞれにおける選択動作
は、次の条件判定シーケンス〜に従う。 ・条件判定シーケンス： Ａｌｌ ＡＮＤ３６が
「１」の場合、端子３２を選択する。すなわち、Ｗｉｄ
ｅ−ＡＮＤ素子の結果を選択し、出力する。 ・条件判定シーケンス： Ａｌｌ ＯＲ３７が「１」
の場合は、端子３３を選択する。すなわち、Ｗｉｄｅ−
ＯＲ素子の結果を選択し、出力する。 ・条件判定シーケンス： Ａｌｌ ＸＯＲ３８が
「１」の場合、端子３４を選択する。すなわち、Ｗｉｄ
ｅ−ＸＯＲ素子の結果を選択し、出力する。 ・条件判定シーケンス： Ａｌｌ ＮＯＴ３９が
「１」の場合、端子３５を選択する。すなわち、ＮＯＴ
素子の結果を選択し、出力する。
キング情報が有効「１」であるときに「１」を出力し、
無効「０」であるときに「０」を出力する。したがっ
て、出力側マスキング情報１４をそのままＷｒｉｔｅ
Ｅｎａｂｌｅの状態としてよい。各ビットの４入力１出
力セレクタＳＯ０、ＳＯ１、ＳＯ２、ＳＯ３、ＳＯ４、
ＳＯ５、ＳＯ６、ＳＯ７のそれぞれにおける選択動作
は、次の条件判定シーケンス〜に従う。 ・条件判定シーケンス： Ａｌｌ ＡＮＤ３６が
「１」の場合、端子３２を選択する。すなわち、Ｗｉｄ
ｅ−ＡＮＤ素子の結果を選択し、出力する。 ・条件判定シーケンス： Ａｌｌ ＯＲ３７が「１」
の場合は、端子３３を選択する。すなわち、Ｗｉｄｅ−
ＯＲ素子の結果を選択し、出力する。 ・条件判定シーケンス： Ａｌｌ ＸＯＲ３８が
「１」の場合、端子３４を選択する。すなわち、Ｗｉｄ
ｅ−ＸＯＲ素子の結果を選択し、出力する。 ・条件判定シーケンス： Ａｌｌ ＮＯＴ３９が
「１」の場合、端子３５を選択する。すなわち、ＮＯＴ
素子の結果を選択し、出力する。
【００３６】上記条件判定シーケンス〜も、論理素
子を用いた布線論理で容易に実現できる。つまり、４入
力１出力セレクタＳＯ０〜ＳＯ７のそれぞれは、論理素
子を用いた布線論理によって、容易に実現できる。
子を用いた布線論理で容易に実現できる。つまり、４入
力１出力セレクタＳＯ０〜ＳＯ７のそれぞれは、論理素
子を用いた布線論理によって、容易に実現できる。
【００３７】上記実施例によれば、入力ポートから入力
されるｎビットのデータのうちで、任意の位置のビット
情報を、入力側マスキング回路ＩＭによって取り出す機
構を備えているので、この入力側マスキング回路ＩＭに
設定するマスク情報次第で、あらゆる組み合わせのビッ
トデータを生成することが可能である。
されるｎビットのデータのうちで、任意の位置のビット
情報を、入力側マスキング回路ＩＭによって取り出す機
構を備えているので、この入力側マスキング回路ＩＭに
設定するマスク情報次第で、あらゆる組み合わせのビッ
トデータを生成することが可能である。
【００３８】また、ここで生成されたビットデータを、
適用したい処理に特有のビット間演算関数のみをサポー
トした論理演算実行部ＡＥに入力することによって、目
的とするビット間論理演算の結果を、小規模なハードウ
ェアで得ることができる。
適用したい処理に特有のビット間演算関数のみをサポー
トした論理演算実行部ＡＥに入力することによって、目
的とするビット間論理演算の結果を、小規模なハードウ
ェアで得ることができる。
【００３９】さらに、論理演算実行部ＡＥから出力され
るｍビットの結果についても、任意の位置のビット情報
を出力側マスキング回路ＯＭによって取り出し、出力ポ
ートに出力する機構を備えているので、この出力側マス
キング回路ＯＭに設定するマスク情報次第で、希望する
ビット位置のみに演算結果を出力したり、処理結果に対
するフィルタリング処理が可能になる。
るｍビットの結果についても、任意の位置のビット情報
を出力側マスキング回路ＯＭによって取り出し、出力ポ
ートに出力する機構を備えているので、この出力側マス
キング回路ＯＭに設定するマスク情報次第で、希望する
ビット位置のみに演算結果を出力したり、処理結果に対
するフィルタリング処理が可能になる。
【００４０】また、入力側／出力側の各ポートと各マス
キング回路ＩＭ、ＯＭとの間に設けられたラッチ回路に
よって、必要な期間だけ入力データと出力データとを、
論理演算ユニット内部に留める処置によって、同一デー
タに対する複数の連続ビット間演算処理や、複数の処理
結果のｍビットデータヘのパッキング処理等が可能であ
る。
キング回路ＩＭ、ＯＭとの間に設けられたラッチ回路に
よって、必要な期間だけ入力データと出力データとを、
論理演算ユニット内部に留める処置によって、同一デー
タに対する複数の連続ビット間演算処理や、複数の処理
結果のｍビットデータヘのパッキング処理等が可能であ
る。
【００４１】図４は、ディジタル通信システムのスクラ
ンブル処理において、伝送データと合成されるスクラン
ブルパタンを生成するスクランブルパタン生成回路ＳＰ
を示す図であり、請求項３に記載の論理演算ユニットを
含む機能回路で構成した実施例で実現できることを説明
する図である。
ンブル処理において、伝送データと合成されるスクラン
ブルパタンを生成するスクランブルパタン生成回路ＳＰ
を示す図であり、請求項３に記載の論理演算ユニットを
含む機能回路で構成した実施例で実現できることを説明
する図である。
【００４２】ここで「スクランブル」とは、伝送された
ビット列を、ランダムなパタンに変換する処理であり、
スクランブルパタンの生成多項式は、Ｘ7 ＋Ｘ6 ＋１で
表される。すなわち、シリアルデータの時刻ｔにおける
スクランブルパタンは、時刻ｔ−７のときのパタンと、
時刻ｔ−６のときのパタンとの排他的論理和によって計
算される。シリアルデータを８ビットにパラレル展開し
た場合のスクランブルパタンは、次の式から計算でき
る。
ビット列を、ランダムなパタンに変換する処理であり、
スクランブルパタンの生成多項式は、Ｘ7 ＋Ｘ6 ＋１で
表される。すなわち、シリアルデータの時刻ｔにおける
スクランブルパタンは、時刻ｔ−７のときのパタンと、
時刻ｔ−６のときのパタンとの排他的論理和によって計
算される。シリアルデータを８ビットにパラレル展開し
た場合のスクランブルパタンは、次の式から計算でき
る。
【００４３】時刻ｔのときのｘビット位置のパタンを、
Ｄｘ（ｔ）とすると、 Ｄ７（ｔ）＝Ｄ６（ｔ−１） xor Ｄ５（ｔ−１） Ｄ６（ｔ）＝Ｄ５（ｔ−１） xor Ｄ４（ｔ−１） Ｄ５（ｔ）＝Ｄ４（ｔ−１） xor Ｄ３（ｔ−１） Ｄ４（ｔ）＝Ｄ３（ｔ−１） xor Ｄ２（ｔ−１） Ｄ３（ｔ）＝Ｄ２（ｔ−１） xor Ｄ１（ｔ−１） Ｄ２（ｔ）＝Ｄ１（ｔ−１） xor Ｄ０（ｔ−１） Ｄ１（ｔ）＝Ｄ７（ｔ−１） xor Ｄ５（ｔ−１） Ｄ０（ｔ）＝Ｄ６（ｔ−１） xor Ｄ４（ｔ−１） である。
Ｄｘ（ｔ）とすると、 Ｄ７（ｔ）＝Ｄ６（ｔ−１） xor Ｄ５（ｔ−１） Ｄ６（ｔ）＝Ｄ５（ｔ−１） xor Ｄ４（ｔ−１） Ｄ５（ｔ）＝Ｄ４（ｔ−１） xor Ｄ３（ｔ−１） Ｄ４（ｔ）＝Ｄ３（ｔ−１） xor Ｄ２（ｔ−１） Ｄ３（ｔ）＝Ｄ２（ｔ−１） xor Ｄ１（ｔ−１） Ｄ２（ｔ）＝Ｄ１（ｔ−１） xor Ｄ０（ｔ−１） Ｄ１（ｔ）＝Ｄ７（ｔ−１） xor Ｄ５（ｔ−１） Ｄ０（ｔ）＝Ｄ６（ｔ−１） xor Ｄ４（ｔ−１） である。
【００４４】ここで、上記Ｄ１（ｔ）とＤ０（ｔ）との
導出法について説明する。一般に、時刻ｔにおけるスク
ランブルパタンは、時刻ｔ−１におけるスクランブルパ
タンと時刻ｔ−６におけるスクランブルパタンとの排他
的論理和で計算されるから、Ｄ１（ｔ）＝Ｄ０（ｔ−
１） xor Ｄ７（ｔ）であり、Ｄ０（ｔ−１） xor Ｄ
７（ｔ）＝｛Ｄ７（ｔ−１） xor Ｄ６（ｔ−１）｝xo
r ｛Ｄ６（ｔ−１） xor Ｄ５（ｔ−１）｝＝Ｄ７
（ｔ−１） xor Ｄ５（ｔ−１）である。したがって、
上記のように、 Ｄ１（ｔ）＝Ｄ７（ｔ−１） xor Ｄ５（ｔ−１） になる。また、Ｄ０（ｔ）＝Ｄ７（ｔ） xor Ｄ６
（ｔ）であり、Ｄ７（ｔ） xor Ｄ６（ｔ）＝｛Ｄ６
（ｔ−１） xor Ｄ５（ｔ−１）｝ xor｛Ｄ５（ｔ−
１） xor Ｄ４（ｔ−１）｝＝Ｄ６（ｔ−１） xor Ｄ
４（ｔ−１）である。したがって、上記のように、 Ｄ０（ｔ）＝Ｄ６（ｔ−１） xor Ｄ４（ｔ−１） になる。
導出法について説明する。一般に、時刻ｔにおけるスク
ランブルパタンは、時刻ｔ−１におけるスクランブルパ
タンと時刻ｔ−６におけるスクランブルパタンとの排他
的論理和で計算されるから、Ｄ１（ｔ）＝Ｄ０（ｔ−
１） xor Ｄ７（ｔ）であり、Ｄ０（ｔ−１） xor Ｄ
７（ｔ）＝｛Ｄ７（ｔ−１） xor Ｄ６（ｔ−１）｝xo
r ｛Ｄ６（ｔ−１） xor Ｄ５（ｔ−１）｝＝Ｄ７
（ｔ−１） xor Ｄ５（ｔ−１）である。したがって、
上記のように、 Ｄ１（ｔ）＝Ｄ７（ｔ−１） xor Ｄ５（ｔ−１） になる。また、Ｄ０（ｔ）＝Ｄ７（ｔ） xor Ｄ６
（ｔ）であり、Ｄ７（ｔ） xor Ｄ６（ｔ）＝｛Ｄ６
（ｔ−１） xor Ｄ５（ｔ−１）｝ xor｛Ｄ５（ｔ−
１） xor Ｄ４（ｔ−１）｝＝Ｄ６（ｔ−１） xor Ｄ
４（ｔ−１）である。したがって、上記のように、 Ｄ０（ｔ）＝Ｄ６（ｔ−１） xor Ｄ４（ｔ−１） になる。
【００４５】すなわち、現時刻の各ビットのスクランブ
ルパタンは、前の時刻における８ビットスクランブルパ
タンのビット間排他的論理和演算で全て計算できる。
ルパタンは、前の時刻における８ビットスクランブルパ
タンのビット間排他的論理和演算で全て計算できる。
【００４６】次に、スクランブルパタン生成回路ＳＰの
実現方法について説明する。
実現方法について説明する。
【００４７】スクランブルパタン生成回路ＳＰは、一種
の論理演算ユニットであり、機能回路４１〜４８で構成
されている。つまり、スクランブルパタン生成回路ＳＰ
は、上記入力ポートから入力されるｎビットのデータを
ｍセットに分岐する分岐回路と、上記分岐回路から出力
されるｍセットのｎビットデータをそれぞれの入力とす
るｍセットの上記論理演算ユニット（８ビット入力８ビ
ット出力機能回路ＦＣ１）と、上記ｍセットの論理演算
ユニットのそれぞれから出力される１ビットの演算結果
を束ねてｍビット幅にパックするパック回路とを有し、
出力データの各ビット毎に独立の上記論理演算ユニット
を割り当て、並列処理を行う論理演算ユニットである。
の論理演算ユニットであり、機能回路４１〜４８で構成
されている。つまり、スクランブルパタン生成回路ＳＰ
は、上記入力ポートから入力されるｎビットのデータを
ｍセットに分岐する分岐回路と、上記分岐回路から出力
されるｍセットのｎビットデータをそれぞれの入力とす
るｍセットの上記論理演算ユニット（８ビット入力８ビ
ット出力機能回路ＦＣ１）と、上記ｍセットの論理演算
ユニットのそれぞれから出力される１ビットの演算結果
を束ねてｍビット幅にパックするパック回路とを有し、
出力データの各ビット毎に独立の上記論理演算ユニット
を割り当て、並列処理を行う論理演算ユニットである。
【００４８】各ビット位置のスクランブルパタンを同時
に計算できるように演算ユニットを並列化した機能回路
４１〜４８のそれぞれは、図１、図２、図３で説明した
８ビット入力８ビット出力機能回路ＦＣ１と同じもので
ある。
に計算できるように演算ユニットを並列化した機能回路
４１〜４８のそれぞれは、図１、図２、図３で説明した
８ビット入力８ビット出力機能回路ＦＣ１と同じもので
ある。
【００４９】上記８ビットパラレルスクランブルパタン
の計算式を参照し、入力側マスク情報１２のうちで、演
算に必要なビット位置に「１」を立てる。また、関数指
定情報１５として「１０」を設定し、有効ビット間の排
他的論理和演算を指定した。ｘビット位置の演算結果が
ｘビット位置に出力されるように、出力側マスク情報１
４を設定する。ただし、図４に示すスクランブルパタン
生成回路ＳＰを、スクランブルパタン生成専用回路とし
て使用する（多機能演算ユニットセットとして使用しな
い）場合、関数機能として排他的論理和のみを設定し、
関数指定情報１５を省略するようにしてもよい。また、
出力データのビット幅ｍが１となっているので、出力側
マスク情報１４も省略可能である。
の計算式を参照し、入力側マスク情報１２のうちで、演
算に必要なビット位置に「１」を立てる。また、関数指
定情報１５として「１０」を設定し、有効ビット間の排
他的論理和演算を指定した。ｘビット位置の演算結果が
ｘビット位置に出力されるように、出力側マスク情報１
４を設定する。ただし、図４に示すスクランブルパタン
生成回路ＳＰを、スクランブルパタン生成専用回路とし
て使用する（多機能演算ユニットセットとして使用しな
い）場合、関数機能として排他的論理和のみを設定し、
関数指定情報１５を省略するようにしてもよい。また、
出力データのビット幅ｍが１となっているので、出力側
マスク情報１４も省略可能である。
【００５０】出力側マスキング回路ＯＭから出力される
８ビットデータのうちで、Ｗｒｉｔｅ Ｅｎａｂｌｅに
なっている１ビットのみを抜き出す回路を、８ビット入
力８ビット出力機能回路ＦＣ１に付加すれば、スクラン
ブルパタン生成回路ＳＰにおける機能回路４１〜４８を
作ることができる。ここで、上記Ｗｒｉｔｅ Ｅｎａｂ
ｌｅとなっている１ビットのみを抜き出す回路は、論理
素子を組み合わせれば、容易に実現できる。
８ビットデータのうちで、Ｗｒｉｔｅ Ｅｎａｂｌｅに
なっている１ビットのみを抜き出す回路を、８ビット入
力８ビット出力機能回路ＦＣ１に付加すれば、スクラン
ブルパタン生成回路ＳＰにおける機能回路４１〜４８を
作ることができる。ここで、上記Ｗｒｉｔｅ Ｅｎａｂ
ｌｅとなっている１ビットのみを抜き出す回路は、論理
素子を組み合わせれば、容易に実現できる。
【００５１】図４に示すスクランブルパタン生成回路Ｓ
Ｐでは、現時刻のスクランブルパタンを、次の時刻の演
算対象データとして供給することができるように、入力
側ラッチと出力側ラッチとを共通化してある。実用のた
めには、スクランブルパタンを初期化する回路が他に必
要になる。
Ｐでは、現時刻のスクランブルパタンを、次の時刻の演
算対象データとして供給することができるように、入力
側ラッチと出力側ラッチとを共通化してある。実用のた
めには、スクランブルパタンを初期化する回路が他に必
要になる。
【００５２】スクランブルパタン生成回路ＳＰによれ
ば、出力されるビット数と同数の演算ユニットを用意
し、各ビット毎の演算を独立かつ同時に処理することに
よって、共通の入力データから複数パタンのビット間演
算を行ない、それぞれ異なるビット位置に出力する場合
に、処理時間が短縮される。
ば、出力されるビット数と同数の演算ユニットを用意
し、各ビット毎の演算を独立かつ同時に処理することに
よって、共通の入力データから複数パタンのビット間演
算を行ない、それぞれ異なるビット位置に出力する場合
に、処理時間が短縮される。
【００５３】上記各実施例においては、ｎビットのデー
タ入力ポートとｎビットの入力側マスキング回路とが直
接接続されているが、ｎビットのデータ入力ポートとｎ
ビットの入力側マスキング回路との間に、ｎビットデー
タを保持するｎビットの入力側ラッチを設けるようにし
てもよい。このようにｎビットの入力側ラッチを設けれ
ば、同じデータに対する演算を複数クロック実行するこ
とができる。なお、多機能回路として上記実施例を利用
する場合、必ずしもｎビットの入力側ラッチを設ける必
要はないが、ｎビットの入力側ラッチを設けなければ、
演算の度に必ず入力ポートからデータを入力する必要が
ある。
タ入力ポートとｎビットの入力側マスキング回路とが直
接接続されているが、ｎビットのデータ入力ポートとｎ
ビットの入力側マスキング回路との間に、ｎビットデー
タを保持するｎビットの入力側ラッチを設けるようにし
てもよい。このようにｎビットの入力側ラッチを設けれ
ば、同じデータに対する演算を複数クロック実行するこ
とができる。なお、多機能回路として上記実施例を利用
する場合、必ずしもｎビットの入力側ラッチを設ける必
要はないが、ｎビットの入力側ラッチを設けなければ、
演算の度に必ず入力ポートからデータを入力する必要が
ある。
【００５４】また、データ出力側においても、上記のデ
ータ入力側の場合と同様に、ラッチを設けないようにし
てもよく、ラッチを設けるようにしてもよい。
ータ入力側の場合と同様に、ラッチを設けないようにし
てもよく、ラッチを設けるようにしてもよい。
【００５５】図５は、上記実施例におけるプロセッサ用
ビット間論理演算ユニットＡＵを示すブロック図であ
り、請求項２に記載の論理演算ユニットを含むプロセッ
サ用ビット間論理演算ユニットを示すブロック図であ
る。
ビット間論理演算ユニットＡＵを示すブロック図であ
り、請求項２に記載の論理演算ユニットを含むプロセッ
サ用ビット間論理演算ユニットを示すブロック図であ
る。
【００５６】プロセッサ用ビット間論理演算ユニットＡ
Ｕは、入力側ラッチＲA 、ＲB と、入力側マスキング回
路ＩＭ２と、論理演算実行部ＡＥ２と、出力側マスキン
グ回路ＯＭ２と、出力側ラッチＲC とを有する。
Ｕは、入力側ラッチＲA 、ＲB と、入力側マスキング回
路ＩＭ２と、論理演算実行部ＡＥ２と、出力側マスキン
グ回路ＯＭ２と、出力側ラッチＲC とを有する。
【００５７】つまり、プロセッサ用ビット間論理演算ユ
ニットＡＵは、ｎビット入力側ラッチとｎビット入力側
マスキング回路とのセットが、任意のビット幅で複数の
ポート、ラッチ、マスキング回路に区切られた構成をと
り、単一入力データ内でのビット間演算だけでなく、複
数の任意ビット幅入力データ間で、任意の組み合わせの
ビット間演算を行う論理演算ユニットである。
ニットＡＵは、ｎビット入力側ラッチとｎビット入力側
マスキング回路とのセットが、任意のビット幅で複数の
ポート、ラッチ、マスキング回路に区切られた構成をと
り、単一入力データ内でのビット間演算だけでなく、複
数の任意ビット幅入力データ間で、任意の組み合わせの
ビット間演算を行う論理演算ユニットである。
【００５８】プロセッサ用ビット間論理演算ユニットＡ
Ｕにおいて、その入力データの全ビット幅ｎを１６と
し、これを８ビット＋８ビットの２ポートに分けた構成
を採用し、出力データのビット幅ｍを８としてある。し
たがって、入力側ラッチＲA と、入力側ラッチＲB と、
入力側マスク情報５１と、入力側マスク情報５２と、出
力側ラッチＲC と、マスク情報５４との各ビット幅は、
いずれも８である。
Ｕにおいて、その入力データの全ビット幅ｎを１６と
し、これを８ビット＋８ビットの２ポートに分けた構成
を採用し、出力データのビット幅ｍを８としてある。し
たがって、入力側ラッチＲA と、入力側ラッチＲB と、
入力側マスク情報５１と、入力側マスク情報５２と、出
力側ラッチＲC と、マスク情報５４との各ビット幅は、
いずれも８である。
【００５９】論理演算実行部ＡＥ２において提供される
ビット間演算関数は、図１に示す８ビット入力８ビット
出力機能回路ＦＣ１で説明したビット間演算関数と同一
の４種（全有効ビットの論理積、論理和、排他的論理
和、各有効ビットの論理否定）である。したがって、論
理演算実行部ＡＥ２における関数指定情報５３のビット
幅は、２である。
ビット間演算関数は、図１に示す８ビット入力８ビット
出力機能回路ＦＣ１で説明したビット間演算関数と同一
の４種（全有効ビットの論理積、論理和、排他的論理
和、各有効ビットの論理否定）である。したがって、論
理演算実行部ＡＥ２における関数指定情報５３のビット
幅は、２である。
【００６０】図１、図２、図３で説明した８ビット入力
８ビット出力機能回路ＦＣ１を拡張して、プロセッサ用
ビット間論理演算ユニットＡＵを実現することができ
る。すなわち、８ビットのラッチＲA 、ＲB を設け、図
２に示す入力側マスキング回路ＩＭを２セット用意し、
これら２セットの入力側マスキング回路ＩＭによって入
力マスキング回路ＩＭ２を構成し、この入力マスキング
回路ＩＭ２が出力する合計１６ビットのビット信号入力
５８に対応できるように、図１に示す論理演算実行部Ａ
Ｅにおける各論理素子１６、１７、１８、１９を変更し
たものを論理演算実行部ＡＥ２とし、さらに、出力側マ
スキング回路ＯＭに８ビットのラッチＲCを付加する。
このようにして、プロセッサ用ビット間論理演算ユニッ
トＡＵが構成される。
８ビット出力機能回路ＦＣ１を拡張して、プロセッサ用
ビット間論理演算ユニットＡＵを実現することができ
る。すなわち、８ビットのラッチＲA 、ＲB を設け、図
２に示す入力側マスキング回路ＩＭを２セット用意し、
これら２セットの入力側マスキング回路ＩＭによって入
力マスキング回路ＩＭ２を構成し、この入力マスキング
回路ＩＭ２が出力する合計１６ビットのビット信号入力
５８に対応できるように、図１に示す論理演算実行部Ａ
Ｅにおける各論理素子１６、１７、１８、１９を変更し
たものを論理演算実行部ＡＥ２とし、さらに、出力側マ
スキング回路ＯＭに８ビットのラッチＲCを付加する。
このようにして、プロセッサ用ビット間論理演算ユニッ
トＡＵが構成される。
【００６１】図５に示す演算ユニットＡＵをプロセッサ
のデータパス上に実装するには、８ビット＋８ビットの
２入力ポートを、データパスの２つのソースバスに接続
し、８ビット出力ポートをデスティネーションバスに接
続すればよい。プロセッサの制御部またはインストラク
ションデコード部からの制御信号によって、演算ユニッ
トＡＵの制御を全て実行する。
のデータパス上に実装するには、８ビット＋８ビットの
２入力ポートを、データパスの２つのソースバスに接続
し、８ビット出力ポートをデスティネーションバスに接
続すればよい。プロセッサの制御部またはインストラク
ションデコード部からの制御信号によって、演算ユニッ
トＡＵの制御を全て実行する。
【００６２】各ラッチＲA 、ＲB 、ＲC を、他の汎用レ
ジスタと同様にプログラムで指定できるようにする。演
算ユニットＡＵをプログラム制御可能にするために、命
令の符号形式（オペコード）の拡張を行う。
ジスタと同様にプログラムで指定できるようにする。演
算ユニットＡＵをプログラム制御可能にするために、命
令の符号形式（オペコード）の拡張を行う。
【００６３】複数入力論理演算ユニットＡＵによれば、
入力ポートと入力側ラッチと入力側マスキング回路との
セットを複数設けることによって、複数の独立したデー
タ同士の間における任意のビット間論理演算が可能であ
る。また、複数の演算対象データをそれぞれ独立に扱う
ので、新規データと固定データとの間でビット間論理演
算を行う場合に、固定データ分に関して毎回入力する必
要がなくなる。
入力ポートと入力側ラッチと入力側マスキング回路との
セットを複数設けることによって、複数の独立したデー
タ同士の間における任意のビット間論理演算が可能であ
る。また、複数の演算対象データをそれぞれ独立に扱う
ので、新規データと固定データとの間でビット間論理演
算を行う場合に、固定データ分に関して毎回入力する必
要がなくなる。
【００６４】図６は、プロセッサ用ビット間論理演算ユ
ニットＡＵをプログラム制御するための命令の符号形式
（オペコード）の一例を示す図である。
ニットＡＵをプログラム制御するための命令の符号形式
（オペコード）の一例を示す図である。
【００６５】図６において、「通常Ｏｐｅｒａｔｉｏｎ
型命令」で示される形式は、汎用プロセッサにおけるレ
ジスタ−レジスタ間ＡＬＵ演算のオペコードの典型を示
したものである。すなわち、ラッチＲA 割り当てソース
６２で指定されるレジスタと、ラッチＲB 割り当てソー
ス６３で指定されるレジスタとから、それぞれデータを
読み出し、それらをＡＬＵに入力し、Ｏｐｅｒａｔｏｒ
６１とＦｕｎｃｔｉｏｎ６５とで指定される演算を行
い、その結果を、ラッチＲC 割り当てソース６４で指定
されるレジスタに書き戻す作業を指示するものである。
型命令」で示される形式は、汎用プロセッサにおけるレ
ジスタ−レジスタ間ＡＬＵ演算のオペコードの典型を示
したものである。すなわち、ラッチＲA 割り当てソース
６２で指定されるレジスタと、ラッチＲB 割り当てソー
ス６３で指定されるレジスタとから、それぞれデータを
読み出し、それらをＡＬＵに入力し、Ｏｐｅｒａｔｏｒ
６１とＦｕｎｃｔｉｏｎ６５とで指定される演算を行
い、その結果を、ラッチＲC 割り当てソース６４で指定
されるレジスタに書き戻す作業を指示するものである。
【００６６】今回は、この形式のオペコードを、汎用レ
ジスタとプロセッサ用ビット間論理演算ユニットＡＵ内
のレジスタとの間におけるレジスタ−レジスタ転送用途
にも使用する。すなわち、ラッチＲA 割り当てソース６
２で指定されるレジスタのデータを、ラッチＲA に転送
し、ラッチＲB 割り当てソース６３で指定されるレジス
タのデータ、ラッチＲB に転送し、ラッチＲC のデータ
をラッチＲC 割り当てソース６４で指定されるレジスタ
に転送する作業を指示する目的で、上記形式のオペコー
ドを使う。
ジスタとプロセッサ用ビット間論理演算ユニットＡＵ内
のレジスタとの間におけるレジスタ−レジスタ転送用途
にも使用する。すなわち、ラッチＲA 割り当てソース６
２で指定されるレジスタのデータを、ラッチＲA に転送
し、ラッチＲB 割り当てソース６３で指定されるレジス
タのデータ、ラッチＲB に転送し、ラッチＲC のデータ
をラッチＲC 割り当てソース６４で指定されるレジスタ
に転送する作業を指示する目的で、上記形式のオペコー
ドを使う。
【００６７】このときに、Ｏｐｅｒａｔｏｒ６１とＦｕ
ｎｃｔｉｏｎ６５とによって、転送の種類を指定する。
たとえば、ラッチＲA とラッチＲC とに関する転送のみ
を指示し、ラッチＲB へのデータ転送を禁止する命令で
ある。このようなポート毎の独立制御を行う命令を用意
することによって、複数用意した入力ポートのうちの一
部を、定数保持用または内部状態保持用として固定する
ことが可能になる。
ｎｃｔｉｏｎ６５とによって、転送の種類を指定する。
たとえば、ラッチＲA とラッチＲC とに関する転送のみ
を指示し、ラッチＲB へのデータ転送を禁止する命令で
ある。このようなポート毎の独立制御を行う命令を用意
することによって、複数用意した入力ポートのうちの一
部を、定数保持用または内部状態保持用として固定する
ことが可能になる。
【００６８】ビット間論理演算対応ユニットＡＵに設定
される入力側マスク情報５１、５２と、出力側マスク情
報５４と、関数指定情報５３とは、図６中の「Ｂｉｔ
Ｏｐｅｒａｔｉｏｎ型命令」で示される新たな形式を利
用して値を設定する。すなわち、Mask.In.１ ６６は、
入力側マスク情報５１を指定し、Mask.In.２ ６７は、
入力側情報５２を指定し、Mask.Out６８は、出力側マス
ク情報５４を指定し、B.F ６９は、関数指定情報５３を
指定する領域とする。
される入力側マスク情報５１、５２と、出力側マスク情
報５４と、関数指定情報５３とは、図６中の「Ｂｉｔ
Ｏｐｅｒａｔｉｏｎ型命令」で示される新たな形式を利
用して値を設定する。すなわち、Mask.In.１ ６６は、
入力側マスク情報５１を指定し、Mask.In.２ ６７は、
入力側情報５２を指定し、Mask.Out６８は、出力側マス
ク情報５４を指定し、B.F ６９は、関数指定情報５３を
指定する領域とする。
【００６９】Ｏｐｅｒａｔｏｒ６１０の欄には、ビット
間論理演算対応ユニットに対するオペコードであること
を明示するフラグの他に、演算継続／完了を示すフラグ
を与える。これは、他の算術論理演算ユニットに対する
オペコードと区別できるようにするためと、同一ビット
データ（入力側ラッチＲA 、ＲB にロードされたデー
タ）に対する論理演算の繰り返し実行を可能にするため
の措置である。
間論理演算対応ユニットに対するオペコードであること
を明示するフラグの他に、演算継続／完了を示すフラグ
を与える。これは、他の算術論理演算ユニットに対する
オペコードと区別できるようにするためと、同一ビット
データ（入力側ラッチＲA 、ＲB にロードされたデー
タ）に対する論理演算の繰り返し実行を可能にするため
の措置である。
【００７０】任意のビット間論理演算処理への要求に対
し、図５に示すプロセッサ用ビット間論理演算ユニツト
ＡＵと、図６に示す形式のオペコードとを用いて、次の
ようなシーケンスで処理を実現する。
し、図５に示すプロセッサ用ビット間論理演算ユニツト
ＡＵと、図６に示す形式のオペコードとを用いて、次の
ようなシーケンスで処理を実現する。
【００７１】処理シーケンス’： 図６の「通常Ｏｐ
ｅｒａｔｉｏｎ型命令」形式のオペコードを用いて、ユ
ニット内部の各ラッチと汎用レジスタとの間を接続す
る。このときに、ラッチＲA とラッチＲB とについて
は、レジスタからのデータ転送を直ちに実施するが、ラ
ッチＲC は、転送先のレジスタとの接続を確保した状態
でデータ転送は保留する。
ｅｒａｔｉｏｎ型命令」形式のオペコードを用いて、ユ
ニット内部の各ラッチと汎用レジスタとの間を接続す
る。このときに、ラッチＲA とラッチＲB とについて
は、レジスタからのデータ転送を直ちに実施するが、ラ
ッチＲC は、転送先のレジスタとの接続を確保した状態
でデータ転送は保留する。
【００７２】処理シーケンス’： 図６の「Ｂｉｔ
Ｏｐｅｒａｔｉｏｎ型命令」形式のオペコードを用い
て、ユニット内部の各マスク情報と関数指定情報とにつ
いてセット＆演算実行を行う。この動作は、Ｏｐｅｒａ
ｔｏｒ欄の演算継続／完了フラグが継続中を示す間だけ
繰り返し、完了フラグが検出された場合、その時点のオ
ペコードで指定された演算を完了した後に、上記処理シ
ーケンス’で保留にしていたラッチＲC のデータ転送
を実施して、一連のビット間演算を終了する。
Ｏｐｅｒａｔｉｏｎ型命令」形式のオペコードを用い
て、ユニット内部の各マスク情報と関数指定情報とにつ
いてセット＆演算実行を行う。この動作は、Ｏｐｅｒａ
ｔｏｒ欄の演算継続／完了フラグが継続中を示す間だけ
繰り返し、完了フラグが検出された場合、その時点のオ
ペコードで指定された演算を完了した後に、上記処理シ
ーケンス’で保留にしていたラッチＲC のデータ転送
を実施して、一連のビット間演算を終了する。
【００７３】図５で説明したプロセッサ用ビット間論理
演算ユニットＡＵと、図６で例示したオペコードとを組
み合わせることによって、通信処理で頻出する伝送信号
と内部状態との間のビット間演算処理を、蓄積プログラ
ム処理方式のプロセッサで高速に行うことが可能とな
る。
演算ユニットＡＵと、図６で例示したオペコードとを組
み合わせることによって、通信処理で頻出する伝送信号
と内部状態との間のビット間演算処理を、蓄積プログラ
ム処理方式のプロセッサで高速に行うことが可能とな
る。
【００７４】また、上記各実施例において、ビット間論
理演算機能を規定する論理演算実行部ＡＥを、カスタム
ＬＳＩまたはマスクプログラマブルゲートアレイによっ
て必要な論理回路とその選択機構を作り込み、実行時に
回路を選択する構成によって、最小限のバードウェアリ
ソースで所望の機能に完全対応する論理演算ユニットを
提供することが可能である。
理演算機能を規定する論理演算実行部ＡＥを、カスタム
ＬＳＩまたはマスクプログラマブルゲートアレイによっ
て必要な論理回路とその選択機構を作り込み、実行時に
回路を選択する構成によって、最小限のバードウェアリ
ソースで所望の機能に完全対応する論理演算ユニットを
提供することが可能である。
【００７５】さらに、論理回路の実現手段にフィールド
でプログラム可能なデバイスを使用し、処理実行前に必
要な論理回路をユーザプログラムすれば、あらゆる論理
演算関数を現場で即座に実現できる極めて柔軟性の高い
論理演算ユニットを提供することが可能である。いずれ
の場合も、処理中の機能の変更はマスク情報のｎ＋ｍビ
ットと回路の選択状態を示すための数ビットのメモリま
たはその複数セット分で行うので、高速な機能の変更が
可能である。
でプログラム可能なデバイスを使用し、処理実行前に必
要な論理回路をユーザプログラムすれば、あらゆる論理
演算関数を現場で即座に実現できる極めて柔軟性の高い
論理演算ユニットを提供することが可能である。いずれ
の場合も、処理中の機能の変更はマスク情報のｎ＋ｍビ
ットと回路の選択状態を示すための数ビットのメモリま
たはその複数セット分で行うので、高速な機能の変更が
可能である。
【００７６】また、上記各実施例において、蓄積プログ
ラム処理方式プロセッサのデータバスに組み込み、プロ
グラムによって各マスキング情報および関数指定情報を
与えて本ユニットを制御することによって、プロセッサ
が持つ固有のワード幅の制約にとらわれない柔軟なビッ
ト間演算が可能になる。したがって、従来ではソースデ
ータのシフト処理が必要であったビット間演算でも、オ
ペコードに含まれるマスク情報によってダイレクトに演
算可能となり、消費クロック数を極めて削減することが
可能になる。
ラム処理方式プロセッサのデータバスに組み込み、プロ
グラムによって各マスキング情報および関数指定情報を
与えて本ユニットを制御することによって、プロセッサ
が持つ固有のワード幅の制約にとらわれない柔軟なビッ
ト間演算が可能になる。したがって、従来ではソースデ
ータのシフト処理が必要であったビット間演算でも、オ
ペコードに含まれるマスク情報によってダイレクトに演
算可能となり、消費クロック数を極めて削減することが
可能になる。
【００７７】
【発明の効果】本発明によれば、通信処理等に現れるビ
ット間演算処理において、従来のカスタムＬＳＩやゲー
トアレイのみによって実現した場合における非柔軟性を
排除でき、ＦＰＧＡのみによって実現した場合における
機能変更の低速性を排除でき、プロセッサを利用した場
合における莫大なクロック消費を排除することができる
という効果を奏する。
ット間演算処理において、従来のカスタムＬＳＩやゲー
トアレイのみによって実現した場合における非柔軟性を
排除でき、ＦＰＧＡのみによって実現した場合における
機能変更の低速性を排除でき、プロセッサを利用した場
合における莫大なクロック消費を排除することができる
という効果を奏する。
【図１】本発明の一実施例である８ビット入力８ビット
出力機能回路ＦＣ１を示すブロック図であり、請求項１
に記載の論理演算ユニットを含む機能回路を示すブロッ
ク図である。
出力機能回路ＦＣ１を示すブロック図であり、請求項１
に記載の論理演算ユニットを含む機能回路を示すブロッ
ク図である。
【図２】上記実施例における８ビット入力側マスキング
回路ＩＭの構成図である。
回路ＩＭの構成図である。
【図３】上記実施例における８ビット出力側マスキング
回路ＯＭの構成図である。
回路ＯＭの構成図である。
【図４】ディジタル通信システムのスクランブル処理に
おいて、伝送データと合成されるスクランブルパタンを
生成するスクランブルパタン生成回路ＳＰを示す図であ
り、請求項３に記載の論理演算ユニットを含む機能回路
で構成した実施例で実現できることを説明する図であ
る。
おいて、伝送データと合成されるスクランブルパタンを
生成するスクランブルパタン生成回路ＳＰを示す図であ
り、請求項３に記載の論理演算ユニットを含む機能回路
で構成した実施例で実現できることを説明する図であ
る。
【図５】上記実施例におけるプロセッサ用ビット間論理
演算ユニットＡＵを示すブロック図であり、請求項２に
記載の論理演算ユニットを含むプロセッサ用ビット間論
理演算ユニットを示すブロック図である。
演算ユニットＡＵを示すブロック図であり、請求項２に
記載の論理演算ユニットを含むプロセッサ用ビット間論
理演算ユニットを示すブロック図である。
【図６】プロセッサ用ビット間論理演算ユニットＡＵを
プログラム制御するための命令の符号形式（オペコー
ド）の一例を示す図である。
プログラム制御するための命令の符号形式（オペコー
ド）の一例を示す図である。
ＦＣ１…８ビット入力８ビット出力機能回路、 １１…入力ポート、 １２…入力側マスク情報、 １３…出力ポート、 １４…出力側マスク情報、 １５…関数指定情報、 １６…Ｗｉｄｅ−ＡＮＤ Ｇａｔｅ、 １７…Ｗｉｄｅ−ＯＲ Ｇａｔｅ、 １８…Ｗｉｄｅ−ＳＯＲ Ｇａｔｅ、 １９…ＮＯＴ Ｇａｔｅ、 ＩＭ、ＩＭ２…入力側マスキング回路、 ＡＥ、ＡＥ２…論理演算実行部、 ＯＭ…出力側マスキング回路、 ＳＩ０〜ＳＩ７…４入力１出力セレクタ、 ＳＯ０〜ＳＯ７…４入力１出力セレクタ、 ＳＰ…スクランブルパタン生成回路、 ＡＵ…プロセッサ用ビット間論理演算ユニット、 ＲA 、ＲB …入力側ラッチ、 ＡC …出力側ラッチ。
Claims (4)
- 【請求項１】 ｎビットのデータ入力ポートに入力され
たｎビットデータの各ビット毎に有効／無効を設定する
ｎビットの入力側マスキング回路と；上記入力側マスキ
ング回路において有効と設定されたビットデータのみを
演算対象として、ビット間論理演算を行う最大ｎビット
入力ｍビット出力の論理演算実行部と；上記論理演算実
行部から出力されるｍビット出力について、各ビット毎
に有効／無効を設定するｍビットの出力側マスキング回
路と；上記出力側マスキング回路において有効と設定さ
れたビット位置のデータのみを保持するｍビットの出力
側ラッチ、またはユニット外部に出力するｍビットのデ
ータ出力ポートと；を有し、入力されるｎビットデータ
から任意の組み合わせのビット間演算を行い、ｍビット
のうちの１つまたは複数の任意のビット位置に出力する
ことを特徴とする論理演算ユニット。 - 【請求項２】 請求項１において、 上記ｎビットデータ入力ポートと上記ｎビット入力側マ
スキング回路とのセットが、任意のビット幅で複数のポ
ート、マスキング回路に区切られた構成をとり、単一入
力データ内でのビット間演算だけでなく、複数の任意ビ
ット幅入力データ間で、任意の組み合わせのビット間演
算を行うことを特徴とする論理演算ユニット。 - 【請求項３】 請求項１または請求項２において、 上記入力ポートから入力されるｎビットのデータをｍセ
ットに分岐する分岐回路が設けられ、上記論理演算ユニ
ットがｍセット設けられ、上記分岐回路から出力される
ｍセットのｎビットデータのそれぞれが、上記ｍセット
の論理演算ユニットのそれぞれに入力され、上記ｍセッ
トの論理演算ユニットのそれぞれから出力される１ビッ
トの演算結果をパック回路が束ねてｍビット幅にパック
し、出力データの各ビット毎に独立の上記論理演算ユニ
ットを割り当て、並列処理を行うことを特徴とする論理
演算ユニット。 - 【請求項４】 請求項１〜請求項３のいずれか１項にお
いて、 上記ｎビットのデータ入力ポートと上記ｎビットの入力
側マスキング回路との間に、上記ｎビットデータを保持
するｎビットの入力側ラッチを有することを特徴とする
論理演算ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13085596A JP3533825B2 (ja) | 1996-04-26 | 1996-04-26 | 論理演算ユニットおよび論理演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13085596A JP3533825B2 (ja) | 1996-04-26 | 1996-04-26 | 論理演算ユニットおよび論理演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09292990A true JPH09292990A (ja) | 1997-11-11 |
| JP3533825B2 JP3533825B2 (ja) | 2004-05-31 |
Family
ID=15044278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13085596A Expired - Fee Related JP3533825B2 (ja) | 1996-04-26 | 1996-04-26 | 論理演算ユニットおよび論理演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3533825B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005038644A1 (ja) * | 2003-10-17 | 2005-04-28 | Matsushita Electric Industrial Co., Ltd. | データ処理装置 |
| WO2015015905A1 (ja) * | 2013-07-29 | 2015-02-05 | 学校法人明星学苑 | 論理演算装置 |
-
1996
- 1996-04-26 JP JP13085596A patent/JP3533825B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005038644A1 (ja) * | 2003-10-17 | 2005-04-28 | Matsushita Electric Industrial Co., Ltd. | データ処理装置 |
| WO2015015905A1 (ja) * | 2013-07-29 | 2015-02-05 | 学校法人明星学苑 | 論理演算装置 |
| US9866219B2 (en) | 2013-07-29 | 2018-01-09 | Meisei Gakuen | Device for logic operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3533825B2 (ja) | 2004-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6006321A (en) | Programmable logic datapath that may be used in a field programmable device | |
| US4472788A (en) | Shift circuit having a plurality of cascade-connected data selectors | |
| US5542074A (en) | Parallel processor system with highly flexible local control capability, including selective inversion of instruction signal and control of bit shift amount | |
| US6226735B1 (en) | Method and apparatus for configuring arbitrary sized data paths comprising multiple context processing elements | |
| JP2879070B2 (ja) | プログラム可能論理ユニット及び信号プロセッサ | |
| US4085447A (en) | Right justified mask transfer apparatus | |
| US4037213A (en) | Data processor using a four section instruction format for control of multi-operation functions by a single instruction | |
| JPH0431411B2 (ja) | ||
| US6150836A (en) | Multilevel logic field programmable device | |
| EP0070863A1 (en) | CONTROL UNIT WITH SAVED PROGRAM. | |
| US4503511A (en) | Computing system with multifunctional arithmetic logic unit in single integrated circuit | |
| US3436737A (en) | Shift enable algorithm implementation means | |
| JPS642986B2 (ja) | ||
| US20010028629A1 (en) | Self-synchronous transfer control circuit and data driven information processing device using the same | |
| US3753238A (en) | Distributed logic memory cell with source and result buses | |
| JP3533825B2 (ja) | 論理演算ユニットおよび論理演算装置 | |
| JPH1185507A (ja) | 中央処理装置およびマイクロコンピュータシステム | |
| JP2002026721A (ja) | 情報処理装置 | |
| JP5253406B2 (ja) | デジタル電子バイナリ回転器及び反転器 | |
| JPS622328B2 (ja) | ||
| JP2885402B2 (ja) | 並列形全加算器の桁上げ伝搬回路 | |
| JPH0679268B2 (ja) | 可変のデ−タバス幅をもつプログラム装置におけるプログラム制御のシフト機構 | |
| US6317771B1 (en) | Method and apparatus for performing digital division | |
| JPH09185493A (ja) | 加算器用集積回路 | |
| US5027300A (en) | Two level multiplexer circuit shifter apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040227 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20040301 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040301 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |