JPH1185507A - 中央処理装置およびマイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 従来の中央処理装置を用いてユーザ独自の暗
号化演算機能を実現しようとした場合、外付演算装置を
バス接続する必要があり、開発に負担がかかっていた。 【解決手段】 演算処理命令が直接参照することができ
るレジスタファイル１０に基づいて演算処理を行う演算
部に、ユーザが設定可能な演算ユニット１３を有する中
央処理装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、暗号処理などを
実行させるのに好適な中央処理装置およびマイクロコン
ピュータシステムに関し、詳しくは、中央処理装置に予
め設定されている演算機能以外の演算機能を容易に実行
させることができるように改良した中央処理装置および
マイクロコンピュータシステムに関するものである。

【０００２】

【従来の技術】図１１は従来のマイクロコンピュータシ
ステムの構成を示すブロック図である。図において、１
は中央処理装置が実行するプログラムなどを記憶する記
憶装置であり、２は当該プログラムを各処理命令ごとに
順次実行する中央処理装置であり、３はユーザの設定に
応じた接続経路にて接続された複数の論理演算回路を有
する外部演算装置であり、４はこれら３つの装置を相互
接続して情報が伝達される外部バスラインである。

【０００３】また、同図において、５は上記処理命令を
解読して上記マイクロコンピュータシステム全体の動作
を制御する制御部であり、６は演算処理命令により直接
参照することができるレジスタファイルを有し、当該レ
ジスタファイルにセットされた入力データを含む２つの
入力データに基づいて予め定められた演算処理を行う演
算部であり、これらにより上記中央処理装置は構成され
ている。

【０００４】なお、上記演算処理命令により直接参照す
ることができるレジスタファイルとは、例えば、「ＡＤ
Ｄ Ａ，Ｂ,Ｃ」のようなデータＡとデータＢとを加算
してその演算結果をＣに代入する加算演算処理命令にお
いて、当該Ａとして上記レジスタファイルの番地を記述
して、実際の加算データとしては当該レジスタファイル
の内容が利用されるような利用の仕方ができるレジスタ
ファイルを意味する。

【０００５】次に動作について説明する。まず、上記中
央処理装置２の制御部５が上記記憶装置１から処理命令
を読み出し、それをデコードして当該命令に応じた制御
を実行する。

【０００６】例えば、この処理命令が上記演算部６にお
いて２つのデータの加算処理を行ってその加算結果を上
記演算部６のレジスタファイルに格納させる加算演算処
理命令であれば、当該制御部５は上記演算部６に対して
外部バスライン４を介してデータを出力するとともに、
加算処理結果を上記レジスタファイルに格納するように
制御信号を出力する。当該演算部６は、上記レジスタフ
ァイルにセットされていたデータと上記外部バスライン
４から新たに入力されたデータとの加算演算を行って、
その結果を上記レジスタファイルに格納する。

【０００７】また、例えば、上記外部演算装置３におい
てデータ処理を行わせる場合であれば、上記制御部５は
上記外部演算装置３に対して外部バスライン４を介して
データを出力するとともに、その演算処理を実行するよ
うに制御信号を出力する。すると、これに応じて当該外
部演算装置３は、予めセットされていたデータなどと上
記新たに入力されたデータとの演算を行う。

【０００８】以上のような制御動作を上記制御部５がプ
ログラムの命令順に実行することで、上記マイクロコン
ピュータシステムは所定の動作を実行する。

【０００９】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータシステムは以上のように構成されているので、中
央処理装置において予め定められた演算処理以外の演算
処理を実行させたい場合には、上記外部演算装置におい
て当該演算機能を実現させなければならず、種々の課題
があった。

【００１０】なお、従来の中央処理装置では、一般的に
２つのデータの全てのビットについて論理和、論理積な
どの論理演算を行う機能や、２つのデータの全てのビッ
トにおいて加算、減算などの数理演算を行う機能を準備
するに留まり、少し高級なものであっても２つのデータ
全体を乗算する機能や除算する機能が準備されている程
度である。

【００１１】以下、上記従来のマイクロコンピュータシ
ステムの課題について説明する。上記外部演算装置３を
設けた場合、システム設計者は、当該外部演算装置３で
実現したい演算機能の論理設計を行った上で、その回路
を実現するために最適なゲートアレイやフィールドプロ
グラマブルゲートアレイを選択し、更に、当該外部演算
装置３と上記中央処理装置２とのバス接続などの電気
的、物理的な設計をする必要があった。従って、従来の
マイクロコンピュータシステムにおいて演算機能を追加
しようとした場合には、ユーザの開発負担が大きくな
り、開発期間の長期化や、部品点数の増加やシステム固
有の演算装置の開発による開発コストの上昇を招く要因
となっていた。

【００１２】また、そのように努力して演算機能を追加
したとしても、当該外部演算装置３に演算をさせてその
演算結果を利用する場合には、上記演算処理指令サイク
ルの他に当該外部演算装置３に保持された演算結果を読
み取る読み取りサイクルなどが必要となって、オーバヘ
ッドタイムが必要となってくるため、演算処理に必要と
なるサイクルタイムが長くなってしまい、ひいてはシス
テムの処理能力を低下させてしまうという課題もあっ
た。一方、システム設計を柔軟にするために一般的な命
令を使ったソフトウェア処理を多用すると高速のクロッ
クにて動作するマイクロコンピュータが必要となって、
部品価格や消費電力の増大を招く。

【００１３】そして、特に暗号処理を必要とするマイク
ロコンピュータシステムにおいては、暗号のための演算
処理を全てソフトウェアで実行した場合には比較的容易
に暗号を解析されて暗号の秘匿性が問題となってしまう
ので、当該暗号の演算処理の一部を上記外部演算装置３
にて実行させるようにする必要がある。その結果、当該
外部演算装置３の開発は実質的に必須のものとなり、上
記開発期間の長期化や開発コストの上昇などが課題とな
っている。

【００１４】この発明は上記のような課題を解決するた
めになされたもので、暗号処理機能などの追加機能を補
助演算処理装置などのハードウェアを追加することなく
容易に実現することができる中央処理装置およびマイク
ロコンピュータシステムを得ることを目的とする。

【００１５】また、開発が容易で、しかも、暗号の秘匿
性が高いマイクロコンピュータシステムを得ることを目
的とする。

【００１６】

【課題を解決するための手段】この発明に係る中央処理
装置は、演算処理命令が直接参照することができるレジ
スタファイルを有し、当該レジスタファイルにセットさ
れたデータを含む２以上の入力データに基づいて所定の
演算処理を行う演算部と、演算処理命令に応じて当該演
算部に対して所定のデータをセットすると共に、当該演
算部の演算結果を参照して制御を行う制御部とを具備す
る構成を前提とし、特に上記演算部が、ユーザが演算処
理機能を設定することができる演算ユニットを有するも
のである。

【００１７】この発明に係る中央処理装置は、演算部が
ユーザにより設定可能な演算ユニットのみで構成されて
いるものである。

【００１８】この発明に係る中央処理装置は、演算ユニ
ットは、入力データに対して２以上の演算処理を行うこ
とができるロジック回路と、当該ロジック回路から出力
させる演算結果を選択する追加演算機能設定レジスタと
を有するものである。

【００１９】この発明に係る中央処理装置は、ロジック
回路は、複数の論理演算回路を有し、この接続を追加演
算機能設定レジスタの設定に応じてその論理演算回路の
接続を変更するものである。

【００２０】この発明に係る中央処理装置は、追加演算
機能設定レジスタは、データの書き込みのみが可能であ
るものである。

【００２１】この発明に係る中央処理装置は、演算ユニ
ットは、所定の論理演算を行うロジック回路と、当該演
算ユニットのデータ入力端子と上記ロジック回路の入力
端子との間に設けられ、これら２つの入力端子の相互接
続を切り換える内部接続切換回路とを有するものであ
る。

【００２２】この発明に係る中央処理装置は、所定の期
間の間に制御部から設定継続信号が入力されなかった
ら、追加演算機能設定レジスタの内容を消失させてしま
う追加設定機能消去回路を有するものである。

【００２３】この発明に係るマイクロコンピュータシス
テムは、以上の発明にかかる中央処理装置を有し、しか
も、演算ユニットが情報の暗号化処理に利用されている
ものである。

【００２４】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による暗
号処理機能付マイクロコンピュータシステムの構成を示
すブロック図である。図において、１はプログラムなど
を記憶する記憶装置であり、２はプログラムを各処理命
令ごとに順次実行する中央処理装置であり、４はこれら
の記憶装置１および中央処理装置２を相互接続して情報
が伝達される外部バスラインである。

【００２５】また、中央処理装置２は、プログラムの各
処理命令を解読してマイクロコンピュータシステム全体
の動作を制御する制御部５と、演算処理命令により直接
参照することができるレジスタファイル１０を有し、レ
ジスタファイル１０にセットされた入力データを含む２
つの入力データに基づいて所定の演算処理を行う演算部
６とで構成され、制御部５から演算部６へは演算部６の
演算処理出力を制御するための制御信号が入力されてい
る。なお、演算部６は一般的にデータパスと呼ばれてい
る。

【００２６】更に、同図において、７は２つのデータの
全てのビットについて（反転）論理和、（反転）論理積
などの論理演算および加算、減算の算術演算を行う算術
論理回路（ＡＬＵ）であり、８は乗算を専門に行う乗算
回路（ＭＰＹ）であり、９はユーザが予め設定した演算
処理機能を設定することができる演算ユニットであり、
これらの演算回路７，８，９は２つの入力データに基づ
いてそれぞれ独立に且つ同時に演算処理を行い、制御信
号に応じてこれら複数の演算結果の中から１つを択一的
に選択して外部バスライン４に出力する。

【００２７】次に動作について説明する。ここではま
ず、演算部６のレジスタファイル１０のＡ番地とＢ番地
とに格納されたデータを加算し、その加算結果をレジス
タファイル１０のＣ番地に新たに格納する加算演算処理
命令、「ＡＤＤ Ａ，Ｂ，Ｃ」を実行する場合の動作に
ついて説明する。

【００２８】まず、中央処理装置２の制御部５が記憶装
置１から演算処理命令を読み出し、それをデコードす
る。そのデコードの結果、制御部５は、レジスタファイ
ル１０に対してＡ番地とＢ番地とをセットしてそれぞれ
の内部に格納されているデータを出力させると共に、制
御信号を用いて加算処理を実行するように命令する。

【００２９】その後、演算部６は、レジスタファイル１
０から出力された２つのデータに基づいて、論理演算処
理、算術演算処理および演算ユニットに予め設定された
演算処理を同時に実行し、その中から加算結果を選択し
てレジスタファイル１０のＣ番地に格納する。ここで、
Ｃ番地のセットは制御部５が加算終了のタイミングに合
わせて行う。

【００３０】演算部６中の３つの演算回路７，８，９の
内のどれを使用するかは命令の種類によって決まり、Ａ
ＤＤ命令の場合にはＡＬＵが用いられる。情報の暗号化
のために演算を実行する場合には演算ユニット９を用い
る命令を発行する。この演算ユニット９の処理内容はシ
ステム設計者が設計をする。ＡＤＤ命令の場合と異なり
処理内容を非公開にできるし、処理内容を柔軟に変更す
ることができるので秘匿性を向上させることができる。

【００３１】このようにして、マイクロコンピュータシ
ステムは記憶装置１に格納されたプログラムを１命令ず
つ順番に実行して所定の動作を実行する。

【００３２】以上のように、この実施の形態１によれ
ば、演算処理命令により直接参照することができるレジ
スタファイル１０を有する演算部６に、ユーザが演算処
理機能を設定することができる演算ユニット９を他の基
本演算回路と並列に追加したので、ユーザは特別な演算
処理を実行するためのハードウェアを追加するための設
計を行うことなく、しかも、通常の演算処理の速度や機
能といった基本演算性能を一切劣化させることなく、ユ
ーザ固有の暗号化処理の秘匿性を容易に向上させること
ができる効果が得られる。

【００３３】また、中央処理装置２の他に演算処理をす
るためのハードウェアを追加する必要がなく、ひいては
ハードウェアをバス接続するための電気的あるいは物理
的な設計を行う必要もないので、非常に短い期間にて開
発することができ、また、システムのコストダウンを図
ることができる。

【００３４】更に、演算部に設けられた演算ユニット９
を用いてユーザ独自の暗号演算処理を実行することがで
きるので、プログラムを解読してもその暗号と情報との
関係を特定することが困難になり、従来のように暗号化
処理の一部あるいは全部を外部演算装置で実現したもの
と同様に高い秘匿性を得ることができる。また、それと
同時に、暗号化処理に必要となる時間は、演算部の他
の、即ち算術論理回路７や乗算回路８と同等の時間で済
むので、従来に比べて格段に短い時間とすることができ
る。特に、複数回の演算を繰り返す暗号化処理において
は非常に短時間にその処理を終了させることができる。

【００３５】実施の形態２．図２はこの発明の実施の形
態２による暗号処理機能付マイクロコンピュータシステ
ムの構成を示すブロック図である。図に示すように、本
実施の形態２のシステムは、実施の形態１のものと比べ
て、演算部６が演算ユニット９のみから構成されている
点が異なるだけである。これ以外の構成は実施の形態１
と同様であるので同一符号を付して説明を省略する。

【００３６】次に動作について説明する。実施の形態１
で示した「ＡＤＤ Ａ，Ｂ，Ｃ」という加算演算処理を
実行する場合には、まず、演算ユニット９の演算処理と
して２つのデータを加算する加算処理を予め設定してお
く。ここで、プログラムにはＡＤＤ命令ではなく演算ユ
ニット９を使用するための命令が記述されており、この
命令と予めセットされた処理内容との組み合わせによっ
て加算処理が実行される。もし、この予めセットされた
内容が減算処理ならば上記命令と同一の命令であるにも
関わらず減算処理が実行される。そして、中央処理装置
２の制御部５が記憶装置１から演算処理命令を読み出
し、デコードして、演算部６のレジスタファイル１０に
番地と番地とをセットしてそれぞれのデータを出力させ
ると共に、制御信号を用いて演算ユニット９が動作する
ように命令する。すると、演算部６は、予めセットされ
た処理内容に従って加算を実行し、その結果がレジスタ
ファイル１０のＣ番地に格納される。

【００３７】このような演算ユニットにて演算を行う場
合には、同じ命令がプログラムに記述されているにも関
わらず、予めセットされている内容に応じて処理内容が
変化し、しかも、その演算処理としては一般的な加算命
令と同様な処理以外にもユーザ自身が設定した独自の演
算処理が含まれる。

【００３８】このようにして、マイクロコンピュータシ
ステムは記憶装置１に格納されたプログラムを１命令ず
つ順番に実行して所定の動作を実行する。

【００３９】以上のように、この実施の形態２によれ
ば、演算処理命令により直接参照することができるレジ
スタファイル１０を有する演算部６を、ユーザが演算処
理機能を設定することができる演算ユニット９のみで構
成したので、特別な演算処理を行うハードウェアを追加
するための設計を行うことなく、ユーザ固有の暗号化処
理によって秘匿性を容易に向上させることができる効果
が得られる。

【００４０】また、中央処理装置２の他に演算処理をす
るためのハードウェアを追加する必要がなく、ひいては
ハードウェアをバス接続するための電気的あるいは物理
的な設計を行う必要もないので、非常に短い期間にて開
発することができ、また、システムのコストダウンを図
ることができる。

【００４１】更に、演算部６に設けた演算ユニット９を
用いてユーザ独自の暗号演算処理を実行することができ
るので、プログラムを解読してもその暗号と情報との関
係を特定することができず、従来のように暗号化処理の
一部あるいは全部を外部演算装置で実現したものと同様
に高い秘匿性を得ることができる。また、それと同時
に、暗号化処理に必要となる時間は、通常の中央処理装
置の演算処理機能と同等の時間で済むので、従来に比べ
て格段に短い時間とすることができる。特に、複数回の
演算を繰り返す暗号化処理においては非常に短時間にそ
の処理を終了させることができる。

【００４２】実施の形態３．図３はこの発明の実施の形
態３による中央処理装置およびその周辺部の構成を示す
ブロック図である。図において、１０は複数の３２ビッ
トのデータを保持するとともに、演算処理命令による番
地指定で直接参照することができるレジスタファイルで
あり、１１はレジスタファイル１０に保持された２つの
３２ビットのデータの全てのビットを用いて論理演算、
加算および減算を行って算術論理結果を出力する算術論
理回路であり、１２は２つの３２ビットデータの全ての
ビットを用いて乗算を専門に行って乗算結果を出力する
乗算回路であり、１３はユーザにより指定された演算処
理機能を実行して特殊演算結果を出力する演算ユニット
であり、１４は制御部５からの制御信号に基づいて生成
される演算選択信号であり、１５は演算選択信号１４に
応じて算術論理結果、乗算結果および特殊演算結果の中
から１つの３２ビットデータを選択し、その選択された
演算結果をレジスタファイル１０に格納する出力セレク
タである。

【００４３】図４は演算ユニット１３の構成を示すブロ
ック図である。図において、１６はレジスタファイル１
０に接続された３２ビットの第一の入力データラインで
あり、１７はレジスタファイル１０に接続された３２ビ
ットの第二の入力データラインであり、１８は出力セレ
クタ１５へ特殊演算結果を出力するための３２ビットの
出力データラインであり、１９００〜１９３１はそれぞ
れ２つの入力データの１ビットずつが入力され、その２
つのビットのビット演算結果を出力セレクタ１５への出
力データの１ビットデータとして出力する３２個のロジ
ック部（ロジック回路）であり、２０１〜２０４はそれ
ぞれ制御信号に基づいて生成されたリード／ライト信号
に応じて３２ビットの第二の入力データが読み出し／書
き込みされる設定レジスタ（追加演算機能設定レジス
タ）であり、２０は４つの設定レジスタ２０１〜２０４
を有し、４つの設定レジスタの設定に応じて各ロジック
部１９ｘｘに対して４ビットの演算選択信号を出力し
て、複数のロジック部１９ｘｘから出力される演算結果
を制御する設定レジスタ部である。

【００４４】図５は２つの入力データのｉビット目のビ
ットデータが入力されてこれらの演算結果を出力データ
のｉビット目のビットデータとして出力するロジック部
１９ｘｘ、およびその周辺部の詳細な構成を示すブロッ
ク図である。図において、２１は第一の入力データのｉ
ビット目のビットデータが入力される第一の入力端子で
あり、２２は第二の入力データのｉビット目のビットデ
ータが入力される第二の入力端子であり、２３は出力デ
ータのｉビット目のビットデータが出力される出力端子
であり、２４はインバータ２４ａを有し、第一の入力端
子２１に入力されたビットデータおよびその反転ビット
データを出力する第一の論理演算回路であり、２５は第
一の論理演算回路２４から出力された２つのビットデー
タから第一の設定レジスタ２０１のｉビットの設定状態
に応じて１のビットデータを選択して出力する第一の選
択回路であり、２６は二入力論理積素子２６ａ、二入力
論理和素子２６ｂおよび二入力イクスクルーシブ論理和
素子２６ｃを有し、第一の設定レジスタ２０１の出力ビ
ットデータと、第二の入力端子２２に入力されたビット
データとの論理積ビットデータ、これら２つのビットデ
ータの論理和ビットデータおよびこれら２つのビットデ
ータのイクスクルーシブ論理和ビットデータを出力する
第二の論理演算回路であり、２７は第二の論理演算回路
２６から出力される４つのビットデータから第二の設定
レジスタ２０２および第三の設定レジスタ２０３のｉビ
ット目の設定状態に応じて１のビットデータを選択して
出力する第二の選択回路であり、２８はインバータ２８
ａを有し、第二の選択回路２７から出力されたビットデ
ータおよびその反転ビットデータを出力する第三の論理
演算回路であり、２９は第三の論理演算回路２８から出
力された２つのビットデータから第四の設定レジスタ２
０４のｉビット目の設定状態に応じて１のビットデータ
を選択して出力する第三の選択回路であり、この第三の
選択回路２９から出力端子２３に対してビットデータが
出力される。

【００４５】次に動作について説明する。制御部５が記
憶装置１から命令を読み出しそれに応じて各部を制御す
る点は実施の形態１と同様であるので説明を省略し、制
御に応じた演算部６の演算処理について説明する。

【００４６】演算部６は、制御部５からの制御信号が入
力されると、レジスタファイル１０に格納された２つの
データに基づいて複数の演算処理を同時に実行し、複数
の演算結果を出力セレクタ１５に入力する。この演算処
理としては例えば、算術論理回路１１による加算演算
や、乗算回路１２による乗算や、演算ユニット１３によ
る所定の演算がある。そして、演算選択信号１４に応じ
て出力セレクタ１５は複数の演算結果の中から１つの演
算結果を選択し、それをレジスタファイル１０に上書き
する。このようにして、演算部６は、所定の演算処理を
実行する。

【００４７】次に演算ユニット１３による演算処理につ
いて詳細に説明する。まず、演算ユニット１３で演算処
理を行うためには、設定レジスタ部２０に対して書き込
み信号を出力すると共に、外部バスライン４を介して１
つの設定レジスタ２０１〜２０４への書き込みを行い、
レジスタ内容を設定する。なお、レジスタ内容を読み出
したい場合には、設定レジスタ部２０に対して読み出し
信号を出力すればよい。そして、４つの設定レジスタ２
０１〜２０４の設定が完了すると、各レジスタの設定に
応じて各ロジック部１９００〜１９３１の演算内容が決
定される。図５に示すように、設定レジスタ２０１〜２
０４のビットデータと各選択回路２５，２７，２９の選
択動作との関係を規定した場合、４つの設定レジスタの
設定内容とロジック部の演算内容との関係は表１に示す
ような関係となる。この表１から明らかなように、構成
では、スルー、否定、論理積、論理和、排他的論理和の
論理演算とその入出力に否定を付加した演算をすべて実
行できる。

【００４８】

【表１】

【００４９】次に、表１の対応関係に基づいて４つの設
定レジスタ２０１〜２０４が完了したら、演算ユニット
１３による演算を実行し、レジスタファイル１０に演算
結果を格納する。この場合の動作は一般的な動作として
説明した場合と比べた場合、出力セレクタ１５が演算選
択信号１４に応じて演算ユニット１３の出力データ、つ
まり特殊演算結果を選択する点が異なるのみであり、説
明を省略する。

【００５０】なお、設定レジスタ２０１〜２０４の設定
動作と演算動作とは必ずしも続けて実行する必要はな
く、一旦設定した設定において続けて動作する場合など
においては、その演算処理以前に設定動作が完了してい
ればよい。

【００５１】以上のように、この実施の形態３によれ
ば、設定レジスタ２０１〜２０４を演算ユニット１３に
設けたので、実施の形態１の作用効果を奏するだけでな
く、プログラム実行中などにおいて少なくとも１つの設
定レジスタ２０１〜２０４の設定を変更することにより
全く異なる演算機能に切り換えることができるので、プ
ログラム実行中に設定レジスタ２０１〜２０４の内容を
変更して瞬時に演算機能を変更することが可能となる。
その結果、そのようなプログラムをトレースして解析す
ることは殆ど困難となるので、暗号処理の秘匿性がより
一層向上するという効果が得られる。

【００５２】また、この実施の形態３では、データの各
ビット毎にロジック部１９００〜１９３１を設けると共
に、ロジック部と同数のビットからなる設定レジスタ２
０１〜２０４を設けたので、各ビット毎に異なるビット
演算を行うことができ、従来であれば非常に複雑で処理
時間のかかった複雑な暗号化処理なども非常に高速且つ
容易に実行することができる。そして、８ビットデータ
や１６ビットデータなどの演算などに関しても、異なる
演算処理を必要とする複数のデータに対しても同時に演
算処理を行うことができるので、データ処理の高速化、
高効率化を図ることもできる。

【００５３】更に、この実施の形態３では、ロジック部
が、複数の論理演算回路を有し、この接続を設定レジス
タ２０１〜２０４の設定に応じてその論理演算接続を変
更できる構成となっているので、単純な論理演算機能を
実現する回路を複数並設した場合に比べて、より複雑な
演算機能を設定することができ、暗号処理の秘匿性など
をより一層向上させることができる。

【００５４】実施の形態４．図６はこの発明の実施の形
態４による演算ユニットの構成を示すブロック図であ
る。図において、３０は演算ユニット１３へのデータ入
力端子１６，１７とロジック部１９００〜１９３１との
間に設けられ、各入力ビットデータの入力端子のロジッ
ク部１９ｘｘへの接続先を切り換える接続切換モジュー
ル（内部接続切換回路）であり、３１は接続切換モジュ
ール３０による接続切換えを設定するためのデータを記
憶した接続レジスタ（内部接続切換回路）である。これ
以外の構成は実施の形態３と同様であるので同一符号を
付して説明を省略する。

【００５５】次に動作について説明する。まず、制御部
５が接続レジスタ３１に対して書き込み信号を出力する
と共に、外部バスライン４に書き込み対象となる２つの
データを連続的に切り換えて出力する。すると、これに
応じて接続レジスタ３１は６４ビットのレジスタ内容を
２つの３２ビットデータにより更新し、それに応じた出
力をする。なお、レジスタ内容を読み出したい場合に
は、接続レジスタ３１に対して読み出し信号を出力すれ
ばよい。その結果、接続切換モジュール３０は２つの入
力データの各ビットごとに内部接続先を切り換える。

【００５６】そして、このような設定に前後して設定レ
ジスタ２０１〜２０４に所定の演算処理に応じた設定を
し、その上で演算処理を実行する。これらの動作につい
ては実施の形態３と同様なので説明を省略する。

【００５７】以上のように、この実施の形態４によれ
ば、演算ユニット１３が、所定の論理演算を行う論理演
算回路２４，２６，２８と、各入力ビットデータの入力
端子の論理演算回路２４，２６，２８への接続先を切り
換える接続切換モジュール３０および接続レジスタ３１
を有するので、２つの入力データに関して、各データの
同じ順番のビット同士の演算の他に、例えば１番目と３
２番目といったように異なる順番のビット同士の演算
や、同一データの異なるビット同士の演算も行うことが
でき、非常に複雑な暗号化処理などを行うことができ
る。その結果、暗号処理の秘匿性などが向上するという
効果が得られる。

【００５８】実施の形態５．図７はこの発明の実施の形
態５による演算ユニット１３の構成を示すブロック図で
ある。図において、設定レジスタ部２０に対しては書き
込み信号のみが入力できるように構成した。これ以外の
構成は実施の形態３と同様であり同一符号を付して説明
を省略する。また、動作についても、設定レジスタ部２
０に対して読み出し動作をすることができなくなった以
外は実施の形態３と同様なので説明を省略する。

【００５９】以上のように、この実施の形態５によれ
ば、設定レジスタ２０１〜２０４に対しては書き込み動
作のみができるように構成したので、実施の形態３が有
する効果とともに、設定レジスタ２０１〜２０４の内容
を読み出して調べることができなくなるので、暗号処理
の秘匿性などを向上させることができるという効果が得
られる。

【００６０】実施の形態６．図４において、各設定レジ
スタ２０１〜２０４として一定期間毎にリフレッシュを
しないとデータが消失してしまうダイナミックメモリ
（ＤＲＡＭ回路）を使用するとともに、図８に示すリフ
レッシュ装置を設けた。図８において、３２は設定され
た値から１クロックサイクル毎に１ずつデクリメント
し、カウント値がマイナス値となったらカウントオーバ
信号を制御部に出力するデクリメントカウンタ（追加設
定機能消去回路）であり、３３は制御部５からのカウン
タ初期値設定信号（設定継続信号）が入力されたら、４
つの設定レジスタ２０１〜２０４に対してリフレッシュ
信号を出力するとともに、デクリメントカウンタ３２に
対してＤＲＡＭのリフレッシュ期間よりも少しだけ短い
カウント値を設定するコントロール回路（追加設定機能
消去回路）である。これ以外の構成は実施の形態３と同
様であるので同一符号を付して説明を省略する。

【００６１】次に動作について説明する。制御部５は記
憶装置１に記憶された制御プログラムに従って、コント
ロール回路３３に対してカウンタ初期値設定命令を出力
し、通常はこの動作によりデクリメントカウンタ３２の
カウント値がマイナス値とならないように動作してい
る。

【００６２】このような状態で、制御プログラムに対し
て何らかの割り込み処理が入ると、制御プログラムの実
行が遅くなる。その結果、カウンタ初期値設定命令の発
行が遅れてしまい、デクリメントカウンタ３２からのカ
ウント値がマイナスになってこれがカウントオーバ信号
として出力される。そして、カウントオーバ信号が入力
されると制御部５は制御プログラムに例外処理の実行を
通知し、制御プログラムは例外処理を強制的に開始す
る。

【００６３】そして、このように設定レジスタ２０１〜
２０４のリフレッシュ動作を制御プログラムによるソフ
トウェア処理により実行させることにより、例えば不正
な割り込み処理が発生した場合などにおいては、その割
り込み処理に起因して所定の期間の間に設定レジスタ２
０１〜２０４の内容は消失する。

【００６４】以上のように、この実施の形態６によれ
ば、不正な割り込み処理により設定レジスタ２０１〜２
０４の内容を読み出そうとしてもその前に内容が消失し
てしまい、読み出すことは極めて困難であり、暗号処理
の秘匿性は向上するという効果が得られる。

【００６５】なお、デクリメントカウンタ３２の代わり
に、１クロックサイクル毎に１ずつインクリメントし、
カウント値が設定値になったらカウントオーバ信号を制
御部に出力するウオッチドッグタイマを使用しても、同
様の作用効果を期待することができる。

【００６６】また、ダイナミックメモリ以外のメモリを
使用しても設定レジスタ２０１〜２０４のデータを消失
させるように構成することは可能である。例えば、スタ
ティックメモリを使用した場合には、カウントオーバ信
号に応じて制御部５が強制的にデータの上書きを実行す
る構成とすれば可能であり、他にも、リードオンリメモ
リを使用した場合には、カウントオーバ信号に応じて制
御部５から過電流を流して素子を焼き切る構成とすれば
可能である。

【００６７】実施の形態７．図９はこの発明の実施の形
態７によるリフレッシュ装置の構成を示すブロック図で
ある。図において、３４は制御部５からのリセット信号
が入力されてから１クロックサイクル毎に１ずつインク
リメントし、カウント値が設定値になったらディセーブ
ル信号を出力するウオッチドッグタイマ（追加設定機能
消去回路）であり、３５は通常は設定レジスタ２０１〜
２０４に対して一定期間毎にリフレッシュ信号を出力す
るとともに、ディセーブル信号が入力されたらリフレッ
シュ信号の出力を停止するオートリフレッシュ制御回路
（追加設定機能消去回路）である。これ以外の構成は実
施の形態６と同様なので同一符号を付して説明を省略す
る。

【００６８】次に動作について説明する。制御部５は記
憶装置１に記憶された制御プログラムに従って、ウオッ
チドッグタイマ３４に対してリセット信号を出力し、通
常はこの動作によりウオッチドッグタイマ３４のカウン
ト値が所定値を超えないように動作している。このよう
な状態で、制御部５に対して何らかの割り込み処理が入
ると、制御部５はその割り込みに応じた割り込み処理を
実行する。その結果、制御部５からウオッチドッグタイ
マ３４へのリセット信号入力が中断し、ウオッチドッグ
タイマ３４からディセーブル信号が出力される。そし
て、ディセーブル信号が入力されるとオートリフレッシ
ュ制御回路３５はリフレッシュ信号の出力を停止する。

【００６９】このように設定レジスタ２０１〜２０４の
リフレッシュ動作を制御部５が実行するソフトウェア処
理に従って実行させることにより、例えば不正な割り込
み処理が発生した場合などにおいては、その割り込み処
理に起因してリフレッシュ動作が停止し、所定の期間の
間に設定レジスタ２０１〜２０４の内容は消失する。

【００７０】以上のように、この実施の形態７によれ
ば、不正な割り込み処理により設定レジスタ２０１〜２
０４の内容を読み出そうとしてもその前に内容が消失し
てしまい、読み出すことは極めて困難であり、暗号処理
の秘匿性は向上するという効果が得られる。

【００７１】実施の形態８．図１０はこの発明の実施の
形態８による演算ユニットの構成を示すブロック図であ
る。図において、３７は６４ビット入力３２ビット出力
にて各種の演算処理を行うフィールドプログラマブルゲ
ートアレイ（ＦＰＧＡ）ブロック（ロジック回路）であ
り、３６はデータを記憶した設定レジスタ（追加演算機
能設定レジスタ）を有する設定レジスタ部である。これ
以外の構成は実施の形態３と同様であるので同一符号を
付して説明を省略する。

【００７２】上記ＦＰＧＡブロック３７および上記設定
レジスタ部３６について更に説明をすると、これらは、
図に示すように、論理演算を行う回路ブロック（ＰＬ
Ｂ）、入力データの内部接続先となる回路ブロックを切
り換えるスイッチマトリックス（ＳＭ）、当該スイッチ
マトリックスの切り換えパターンが設定される設定レジ
スタなどからなり、例えば米国特許公報５，５４１，５
２９のＦｉｇ．２０や、文献ＩＥＥＥ Ｈ．Ｈｓｉｅｈ
ｅｔ．ａｌ，”Ａ ｓｅｃｏｎｄ ｇｅｎｅｒａｔｉｏ
ｎ ｕｓｅｒ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ−
ａｒｒａｙ”，１９８７ ＣＵＳＴＯＭ ＩＮＴＥＧＲ
ＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ
ｐｐ．５１５−５２１のＦｉｇ．１，２，４に記載され
ているものを適正な規模で実現したものと等価の回路と
考えることができる。また、これらの文献に記載された
回路と比較した場合、これらの文献においては回路ブロ
ックと設定レジスタとが混在するようにレイアウトがな
されているが、この実施の形態では設定レジスタは回路
ブロックと分離されて一カ所にまとめて配置されてい
る。このような構成を採ることにより、実施の形態３と
同様に設定レジスタを短時間で書き換えることが可能に
なり、同様な高速機能変更を実現することができる。ま
た、この回路の動作についても実施の形態３と同様に、
あらかじめ設定レジスタの内容を設定して、その設定内
容に応じた演算を実行することができることは言うまで
もない。

【００７３】次に動作について説明する。まず、制御部
５が設定レジスタ部３６に対して書き込み信号を出力す
ると共に、例えば外部バスライン４に書き込み対象とな
る２つのデータを連続的に切り換えて出力する。する
と、このように入力がなされる場合には、当該設定レジ
スタ部３６は６４ビットのレジスタ内容を２つの３２ビ
ットデータにより更新し、それに応じた出力をする。な
お、レジスタ内容を読み出したい場合には、設定レジス
タ部３６に対して読み出し信号を出力すればよい。その
結果、ＦＰＧＡブロック３７は２つの入力データの各ビ
ットごとに内部接続先を切り換える。

【００７４】そして、このような設定の後に演算処理を
実行する。これらの動作については実施の形態３と同様
なので説明を省略する。

【００７５】以上のように、この実施の形態８によれ
ば、ＦＰＧＡブロック３７は、入力信号を６４ビットの
バラバラの信号として認識しているので、ビット位置に
関係なく処理をして３２ビットの任意の出力位置に結果
を出力することができ、比較的簡易な回路構成で非常に
多彩で複雑な演算を実行することができる。例えば、１
番目と３２番目といったように異なる順番のビット同士
の演算や、同一データの異なるビット同士の演算や、３
つのビットを使った３入力の演算や、さらに多くのビッ
トを使った複数入力の演算を行うことが可能である。従
って、暗号処理の秘匿性は極めて高くなるという効果が
得られる。

【００７６】また、本回路構成では、実施の形態４のよ
うに、データのビット数と同数のレジスタのビット数と
する必要はなく、実施の形態４よりも小さい規模で同等
の能力を実現することができる。

【００７７】

【発明の効果】以上のように、この発明によれば、演算
処理命令により直接参照することができるレジスタファ
イルを有する演算部に、ユーザが演算処理機能を設定す
ることができる演算ユニットを設けるように構成したの
で、ユーザは当該中央処理装置とバス接続された補助演
算処理装置を設けることなく、ユーザ固有の演算機能を
追加することができる効果がある。

【００７８】従って、ユーザは暗号処理などの機能を、
補助演算処理装置などのハードウェアを追加することな
く容易に実現することができる。その結果、暗号処理な
どの演算処理機能を追加する場合にはその機能設計をす
れば実現することができ、演算処理機能を追加する際の
設計開発が容易となって、開発期間の短縮、開発コスト
の低減などのメリットが生じる。

【００７９】また、当該ユーザが演算処理機能を設定す
ることができる演算ユニットは、演算処理命令により直
接参照することができるレジスタファイル１０のデータ
に基づいて動作するので、当該演算部にて実行される他
の演算処理機能と同等の速度で演算処理を完了すること
ができる。従って、従来のようにバス接続された補助演
算処理装置にて追加機能を実行する場合に比べて格段に
早く実行を完了することができる。

【００８０】そして、このような中央処理装置の上記演
算ユニットにおいて情報の暗号化処理をするように構成
したマイクロコンピュータシステムでは、従来のように
暗号化処理の一部あるいは全部を外部演算装置で実現し
たものと同様に高い秘匿性を得ることができ、しかも、
開発が容易である。

【００８１】なお、上記演算部は、ユーザにより設定可
能な演算ユニットのみで構成しても同様の効果を期待す
ることができる。

【００８２】そして、このような中央演算装置あるいは
マイクロコンピュータシステムにおいて、上記演算ユニ
ットは、例えば、入力データに対して２以上の演算処理
を行うことができるロジック回路と、当該ロジック部か
ら出力される演算結果を選択する追加演算機能設定レジ
スタとで構成すればよい。このような構成例の場合、プ
ログラム実行中に上記追加演算機能設定レジスタの内容
を変更することで瞬時にユーザが設計した演算機能を変
更することが可能となるため、プログラムをトレースす
ることにより解析することなどが困難となるので、暗号
処理の秘匿性などをより一層向上させることができる。

【００８３】上記ロジック回路は、例えば、複数の論理
演算回路を有し、この接続を追加演算機能設定レジスタ
の設定に応じてその論理演算回路の接続を変更する構成
とするとよい。このような構成例の場合、ロジック回路
に従来のように単純な論理演算機能を実現する回路を複
数設定した場合に比べて、より複雑な演算機能を設定す
ることができ、暗号処理の秘匿性などをより一層向上さ
せることができる。

【００８４】他方、上記追加演算機能設定レジスタは、
データの書き込みのみを可能とするとよい。これにより
当該レジスタの内容を読み出して調べることができなく
なるので、暗号処理の秘匿性などを向上させるために有
効である。

【００８５】また、上記演算ユニットは、所定の論理演
算を行うロジック回路と、当該演算ユニットのデータ入
力端子と上記ロジック回路の入力端子との間に設けら
れ、これら２つの入力端子の相互接続を切り換える内部
接続切換回路とを有する構成としてもよい。これによ
り、入力データを２つとした場合を例にとって説明すれ
ば、各データの同じ順番のビット同士の演算の他に、例
えば１番目と３２番目といったように異なる順番のビッ
ト同士の演算や、同一データの異なるビット同士の演算
も行うことができ、非常に複雑な暗号化処理などを行う
ことができる。その結果、暗号処理の秘匿性などは向上
する。

【００８６】最後に、所定の期間の間に制御部から設定
継続信号が入力されなかったら、追加演算機能設定レジ
スタの内容を消失させてしまう追加設定機能消去回路を
設けても、不正な設定解析プログラムなどが実行された
時には、当該設定継続信号が当該設定消去部に入力され
なくなって当該レジスタの内容が消失してしまうので、
暗号処理の秘匿性などを向上させるために有効である。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による暗号処理機能
付マイクロコンピュータシステムの構成を示すブロック
図である。

【図２】 この発明の実施の形態２による暗号処理機能
付マイクロコンピュータシステムの構成を示すブロック
図である。

【図３】 この発明の実施の形態３による中央処理装置
およびその周辺部の構成を示すブロック図である。

【図４】 この発明の実施の形態３による演算ユニット
の構成を示すブロック図である。

【図５】 この発明の実施の形態３による演算ユニット
の要部構成を示すブロック図である。

【図６】 この発明の実施の形態４による演算ユニット
の構成を示すブロック図である。

【図７】 この発明の実施の形態５による演算ユニット
の構成を示すブロック図である。

【図８】 この発明の実施の形態６によるリフレッシュ
装置の構成を示すブロック図である。

【図９】 この発明の実施の形態７によるリフレッシュ
装置の構成を示すブロック図である。

【図１０】 この発明の実施の形態８による演算ユニッ
トの構成を示すブロック図である。

【図１１】 従来の暗号処理機能付マイクロコンピュー
タシステムの構成を示すブロック図である。

【符号の説明】

５ 制御部、６ 演算部、９，１３ 演算ユニット、１
０ レジスタファイル、２４，２６，２８ 論理演算回
路、３０ 接続切換モジュール（内部接続切換回路）、
３１ 接続レジスタ（内部接続切換回路）、３２ デク
リメントカウンタ（追加設定機能消去回路）、３３ コ
ントロール回路（追加設定機能消去回路）、３４ ウオ
ッチドッグタイマ（追加設定機能消去回路）、３５ オ
ートリフレッシュ制御回路（追加設定機能消去回路）、
２０１〜２０４ 設定レジスタ（追加演算機能設定レジ
スタ）、１９００〜１９３１ ロジック部（ロジック回
路）。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 演算処理命令が直接参照することができ
   るレジスタファイルを有し、当該レジスタファイルにセ
   ットされたデータを含む２以上の入力データに基づいて
   所定の演算処理を行う演算部と、演算処理命令に応じて
   当該演算部に対して所定のデータをセットすると共に、
   当該演算部の演算結果を参照して制御を行う制御部とを
   具備する中央処理装置において、 上記演算部は、ユーザが演算処理機能を設定することが
   できる演算ユニットを有することを特徴とする中央処理
   装置。
2. 【請求項２】 演算部は、ユーザにより設定可能な演算
   ユニットのみからなることを特徴とする請求項１記載の
   中央処理装置。
3. 【請求項３】 演算ユニットは、入力データに対して２
   以上の演算処理を行うことができるロジック回路と、当
   該ロジック回路から出力させる演算結果を選択する追加
   演算機能設定レジスタとを有することを特徴とする請求
   項１または請求項２記載の中央処理装置。
4. 【請求項４】 ロジック回路は、複数の論理演算回路を
   有し、この接続を追加演算機能設定レジスタの設定に応
   じてその論理演算回路の接続を変更することを特徴とす
   る請求項３記載の中央処理装置。
5. 【請求項５】 追加演算機能設定レジスタは、データの
   書き込みのみが可能であることを特徴とする請求項３記
   載の中央処理装置。
6. 【請求項６】 演算ユニットは、所定の論理演算を行う
   ロジック回路と、当該演算ユニットのデータ入力端子と
   上記ロジック回路の入力端子との間に設けられ、これら
   ２つの入力端子の相互接続を切り換える内部接続切換回
   路とを有することを特徴とする請求項１または請求項２
   記載の中央処理装置。
7. 【請求項７】 所定の期間の間に制御部から設定継続信
   号が入力されなかったら、追加演算機能設定レジスタの
   内容を消失させてしまう追加設定機能消去回路を有する
   ことを特徴とする請求項３記載の中央処理装置。
8. 【請求項８】 演算ユニットが情報の暗号化処理に利用
   されている請求項１または請求項２記載の中央処理装置
   を有することを特徴とするマイクロコンピュータシステ
   ム。