JP2000029508A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 ゲートアレイの開発コストの上昇および開発
期間の長期化を回避し、ネットワークインタフェースに
ついてのマイクロプロセッサの処理と命令用ＦＰＧＡの
処理との並列的な実行を実現する。 【解決手段】 オンボードにて書替え可能であり、プロ
グラマブルコントローラとしての主要機能を備え、シー
ケンス命令に対する処理を行うフィールドプログラマブ
ルゲートアレイ１１と、前記プログラマブルコントロー
ラとしての主要機能の動作と並列的に実行可能なネット
ワークインタフェース機能を有し、前記シーケンス命令
以外のマイクロプロセッサ命令に対する処理を行うマイ
クロプロセッサ３を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば各種プラ
ントの制御に使用されるプログラマブルコントローラに
関するものである。

【０００２】

【従来の技術】図７は、例えば特開平６−２５０７１１
号公報に示された従来のプログラマブルコントローラを
示す構成図であり、図において、１および２はデータバ
ス、３はマイクロプロセッサ、４はゲートアレイ、５は
コードメモリ、６はデータメモリ、７はバッファ、８は
プロセス入出力装置、９はマイクロプロセッサ用メモリ
である。

【０００３】次に動作について説明する。バッファ７は
データバス１に接続されておりデータを送受信する。プ
ログラマブルコントローラのプログラムはコードメモリ
５に蓄えられており、またデータはデータメモリ６に保
持される。

【０００４】プログラムの実行の概要は、プログラムが
順次周期的に実行され、周期の始めに外部のプロセス状
態がプロセス入出力装置８から入力され、マイクロプロ
セッサ３によりデータバス１、バッファ７、データバス
２を介してデータメモリ６に蓄えられる。これによりプ
ログラムの実行の準備が整う。

【０００５】また、プログラムが周期的に実行される周
期の始めは前周期の終わりでもあるので、前周期のプロ
グラムの実行結果が前記各ブロックについての説明とは
逆方向に、データメモリ６、データバス２、バッファ
７、データバス１、そして最後にプロセス入出力装置８
に記憶され、外部のプロセスへ与えられる。

【０００６】シーケンス命令の場合は、ゲートアレイ４
がコードメモリ５のプログラムを読み、データメモリ６
のデータに従ってシーケンスの演算を行い、その結果を
再びデータメモリ６に書き込む。また、シーケンス命令
を実行するときには、マイクロプロセッサ３はＨＯＬＤ
状態になっており処理を行わない。

【０００７】シーケンス命令以外のプログラムがゲート
アレイ４で検出されると、ゲートアレイ４は処理をマイ
クロプロセッサ３にまかせるため、マイクロプロセッサ
３のＨＯＬＤ状態を解く。これにより、ゲートアレイ４
からマイクロプロセッサ３に処理が移る。マイクロプロ
セッサ３はバッファ７を介してコードメモリ５とデータ
メモリ６にアクセスする。マイクロプロセッサ３はコー
ドメモリ５を読み、命令を解釈してその命令の処理ルー
チンへ飛び、実行を行う。

【０００８】すべての命令の実行が終わると、実行結果
をデータメモリ６に格納し、マイクロプロセッサ３の処
理は、外部のプロセス状態のプロセス入出力装置８から
の入力、マイクロプロセッサ３によるデータバス１、バ
ッファ７、データバス２を介したデータメモリ６への蓄
積などのプログラムの実行の準備ステップへ戻る。

【０００９】次に、図８に示すブロック図をもとにゲー
トアレイ４の内部構成とシーケンス命令の処理について
説明する。図８において、４４はプログラムカウンタ、
４５はインストラクションレジスタ、４６はデータレジ
スタ、４７はビット演算回路、４８はデコーダである。

【００１０】プログラムカウンタ４４はプログラムの実
行番地を保持し、番地を歩進する機能、番地をマイクロ
プロセッサ３から設定する機能、およびマイクロプロセ
ッサ３から読み出す機能を有している。インストラクシ
ョンレジスタ４５はプログラムの内容を保持する。ま
た、プログラムはオペレーションコードと、必要により
ビット番地やワード番地などのオペランドを有してい
る。デコーダ４８は、インストラクションレジスタ４５
のオペレーションコードを解釈し、ゲートアレイ４の全
体の動作を制御する。

【００１１】データレジスタ４６は、オペランドの示す
データを読み出したときの記憶、およびオペランドの示
す番地への書込みデータを保持するものであり、データ
の読み書きはワード単位であるので、ビットデータの抽
出、および挿入のための回路を備えている。

【００１２】ビット演算回路４７は、デコーダ４８の指
令により、オペレーションコードの指定に従い、論理
積、論理和、論理否定、排他論理和、および上記の組み
合わせ演算、そして、演算結果の出力などのビット演算
を行う。ここでは演算の結果を常に保持する。この場
合、マイクロプロセッサ３が演算結果を読めるようにマ
イクロプロセッサ３とビット演算回路４７はデータバス
１により接続されている。また、ビット演算回路４７
は、演算のためのオペランドの内容をデータレジスタ４
６から得る。演算結果は逆にデータレジスタ４６へ与え
る。バッファ７には、マイクロプロセッサ３がコードメ
モリ５、データメモリ６にアクセスするときにそれらの
情報が一時的に格納される。

【００１３】このように、従来のプログラマブルコント
ローラでは、シーケンス命令の場合、ゲートアレイ４が
コードメモリ５のプログラムを読み込み、データメモリ
６のデータに従ってシーケンスの演算を行い、その結果
を再度データメモリ６に書き込む。このとき、マイクロ
プロセッサ３はＨＯＬＤ状態になっている。また、シー
ケンス命令以外のプログラムがゲートアレイ４で検出さ
れると、マイクロプロセッサ３はＨＯＬＤ状態を解か
れ、ゲートアレイ４からマイクロプロセッサ３に処理が
移り、マイクロプロセッサ３はコードメモリ５を読み込
み、命令を解釈してその命令の処理ルーチンへ飛び、実
行を行う。

【００１４】

【発明が解決しようとする課題】従来のプログラマブル
コントローラは以上のように構成されているので、マイ
クロプロセッサ３とゲートアレイ４間における機能の分
担と処理については、ゲートアレイ４の実行中、マイク
ロプロセッサ３はホールド状態になっているため、他の
処理を実行できないという課題があった。

【００１５】また、マイクロプロセッサ３がコードメモ
リ５などをアクセスしているときには、ゲートアレイ４
はコードメモリ５やデータメモリ６へのアクセスを並行
して実行できないため処理に時間を要するという課題が
あった。

【００１６】さらに、命令の変更、追加においてはゲー
トアレイ４を新たに開発する必要があり、開発コストが
高くなり、開発期間も長く必要になるという課題があっ
た。

【００１７】この発明は上記のような課題を解決するた
めになされたもので、プログラマブルコントローラの主
要機能をオンボードにて書替え可能な命令用ＦＰＧＡ側
に持たせることで、命令の変更や追加を行う際のゲート
アレイの開発コストの上昇および開発期間の長期化を回
避し、また、ネットワークインタフェースについてのマ
イクロプロセッサの処理と命令用ＦＰＧＡの処理との並
列的な実行を実現し、ネットワークインタフェースを含
む例えば各種プラント制御などの処理の実行動作を高速
化できるプログラマブルコントローラを得ることを目的
とする。

【００１８】

【課題を解決するための手段】この発明に係るプログラ
マブルコントローラは、オンボードにて書替え可能であ
って、プログラマブルコントローラとしての主要機能を
備え、シーケンス命令に対する処理を行うフィールドプ
ログラマブルゲートアレイと、該フィールドプログラマ
ブルゲートアレイが備えた前記プログラマブルコントロ
ーラとしての主要機能の動作と並列的に実行可能なネッ
トワークインタフェース機能を有し、前記シーケンス命
令以外のマイクロプロセッサ命令に対する処理を行うマ
イクロプロセッサとを備えるようにしたものである。

【００１９】この発明に係るプログラマブルコントロー
ラは、フィールドプログラマブルゲートアレイの機能を
拡張する、折線近似などの拡張命令を高速に実行可能な
機能拡張用フィールドプログラマブルゲートアレイを備
えるようにしたものである。

【００２０】この発明に係るプログラマブルコントロー
ラは、フィールドプログラマブルゲートアレイが各種プ
ラントなどの制御対象装置をプロセス入出力装置を介し
て制御するためのデータの入出力機能を拡張し、前記プ
ロセス入出力装置とのインタフェースを高速化する入出
力拡張用フィールドプログラマブルゲートアレイを備え
るようにしたものである。

【００２１】この発明に係るプログラマブルコントロー
ラは、オペレーションコードおよびデータを格納するコ
ードメモリおよびデータメモリを一体化した共有メモリ
と、該共有メモリに対しアクセスするためのアドレス
を、前記オペレーションコードと前記データに応じて選
択し切り替えるアドレス選択回路とを備えるようにした
ものである。

【００２２】この発明に係るプログラマブルコントロー
ラは、マイクロプロセッサに定周期の割込みを発生させ
て割込プログラムを実行させ、前記割込プログラムにお
いてネットワークインタフェース機能以外の実行処理を
行う、フィールドプログラマブルゲートアレイに構成さ
れた割込手段と、該割込手段により前記割込プログラム
が実行されている期間を除く期間に前記ネットワークイ
ンタフェース機能の実行処理を行うネットワークインタ
フェース機能実行制御手段とを備えるようにしたもので
ある。

【００２３】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．この実施の形態１のプログラマブルコン
トローラは、オンボードにより書替え可能な命令用ＦＰ
ＧＡ（フィールドプログラマブルゲートアレイ）側に持
たせたプログラマブルコントローラの主要機能、および
マイクロプロセッサ側に持たせた、プロセス入出力装置
に直接関係しないネットワークインタフェース機能によ
り、前記命令用ＦＰＧＡによるプログラマブルコントロ
ーラとしての処理と前記マイクロプロセッサによるネッ
トワークインタフェースについての処理の並列的な実行
を実現し、ネットワークインタフェースを含む各種プラ
ントの制御などの処理についての実行動作を高速化する
ものである。

【００２４】図１は、この実施の形態１のプログラマブ
ルコントローラの構成を示すブロック図である。図１に
おいて、１および２はデータバス、３はマイクロプロセ
ッサ（ネットワークインタフェース機能実行制御手
段）、５はコードメモリ、６はデータメモリ、８はプロ
セス入出力装置、９はプロセス入出力装置８に直接関係
しないネットワークインタフェース機能を実現するため
のプログラムなどを格納したマイクロプロセッサ用メモ
リ（ネットワークインタフェース機能，ネットワークイ
ンタフェース機能実行制御手段）、１１は命令用ＦＰＧ
Ａ、１０は命令用ＦＰＧＡ１１への書込信号、１２はネ
ットワークインタフェース装置（ネットワークインタフ
ェース機能）である。

【００２５】図２は、命令用ＦＰＧＡ１１を含むこの実
施の形態１のプログラマブルコントローラの部分構成を
示すブロック図であり、図２において図１と同一または
相当の部分については同一の符号を付し説明を省略す
る。図２において、１１１はステータスレジスタ、１１
２はアドレス生成回路、１１４はプログラムカウンタ、
１１５はインストラクションレジスタ、１１６はデータ
レジスタ、１１７は演算回路、１１８はデコーダであ
る。なお、これらアドレス生成回路１１２、プログラム
カウンタ１１４、インストラクションレジスタ１１５、
データレジスタ１１６、演算回路１１７、デコーダ１１
８はプログラマブルコントローラとしての主要機能を構
成する。

【００２６】次に動作について説明する。マイクロプロ
セッサ３、命令用ＦＰＧＡ１１、ネットワークインタフ
ェース装置１２、マイクロプロセッサ用メモリ９はデー
タバス１により接続されており、データを送受信する。
プログラマブルコントローラのプログラムはコードメモ
リ５に蓄えられ、またデータはデータメモリ６に保持さ
れる。

【００２７】ここでプログラムの実行の概要を以下に示
す。 （１）先ず、プログラマブルコントローラのリセット後
のイニシャル処理において、マイクロプロセッサ３はＦ
ＰＧＡ書込信号１０によりオンボード書込みが可能な命
令用ＦＰＧＡ１１へＦＰＧＡによる論理回路を書き込
む。なお、プログラマブルコントローラのプログラムは
周期的に実行される。

【００２８】（２）ＦＰＧＡ命令の場合は、命令用ＦＰ
ＧＡ１１がコードメモリ５のプログラムを読み、データ
メモリ６のデータに従って命令用ＦＰＧＡ１１の演算回
路１１７が動作し、その演算結果を再びデータメモリ６
に書き込む。

【００２９】（３）ＦＰＧＡ命令以外のマイクロプロセ
ッサ命令が命令用ＦＰＧＡ１１で検出されると、命令用
ＦＰＧＡ１１は処理をマイクロプロセッサ３にまかせる
ため、マイクロプロセッサ３の命令用処理ルーチンの番
地をステータスレジスタ１１１にセットする。マイクロ
プロセッサ３は常にステータスレジスタ１１１を監視し
ており、マイクロプロセッサ命令の場合は、マイクロプ
ロセッサ３がデータメモリ６のデータに従って命令用処
理を実行し、その実行結果を再びデータメモリ６に書き
込む。

【００３０】（４）全てのマイクロプロセッサ命令の実
行が終ると、余った処理時間で、プロセス入出力装置８
に直接関係しないネットワークインタフェース機能を実
現する。マイクロプロセッサ用メモリ９に格納されたプ
ログラムにより、マイクロプロセッサ３はネットワーク
インタフェース装置１２に対する処理を実行し、前記
（１）の動作へ飛ぶ。

【００３１】すなわち、オンボードにより書替え可能な
命令用ＦＰＧＡ１１側に持たせたプログラマブルコント
ローラの主要機能、およびマイクロプロセッサ３側に持
たせた、プロセス入出力装置８に直接関係しないネット
ワークインタフェース装置１２によるネットワークイン
タフェース機能（前記全てのマイクロプロセッサ命令の
実行が終了したときに余った処理時間でマイクロプロセ
ッサ３がネットワークインタフェース装置１２に対し行
う処理機能）により、前記命令用ＦＰＧＡ１１またはマ
イクロプロセッサ３によるプログラマブルコントローラ
としての機能と、前記マイクロプロセッサ３によるネッ
トワークインタフェースの並列的な実行が実現する。ま
た、ネットワークを介してデータの授受を行い、各種プ
ラントの制御を行うプログラマブルコントローラとして
の実行動作が高速化する。

【００３２】次に、命令用ＦＰＧＡ１１の内部構成とＦ
ＰＧＡ命令の処理方法について説明する。プログラムカ
ウンタ１１４はプログラムの実行番地を保持し、番地を
歩進する機能、番地をマイクロプロセッサ３から設定す
る機能、およびマイクロプロセッサ３から読み出す機能
を持つ。インストラクションレジスタ１１５はプログラ
ムの内容を保持する。なお、プログラムはオペレーショ
ンコードと、必要によりビット番地やワード番地などの
オペランドを持つ。

【００３３】デコーダ１１８は、インストラクションレ
ジスタ１１５のオペレーションコードを解釈し、命令用
ＦＰＧＡ１１の全体の動作を制御する。データレジスタ
１１６は、オペランドの示すデータを読み出したときの
保持、およびオペランドの示す番地への書込データの保
持などを行う。データの読み書きはワード単位であるの
で、ビットデータの抽出、および挿入のための回路を持
つ。

【００３４】演算回路１１７は、デコーダ１１８の指令
によりオペレーションコードの指定に従い、ビット演算
またはワード演算を行う。ここでは演算の結果を常に保
持する。このため、マイクロプロセッサ３が演算結果を
読めるようにデータバス１に接続されている。演算のた
めのオペランドの内容はデータレジスタ１１６から得
る。演算結果は逆にデータレジスタ１１６へ与える。

【００３５】アドレス生成回路１１２は、インストラク
ションレジスタ１１５のオペランド、マイクロプロセッ
サ３によりアクセスされるデータメモリ６、プロセス入
出力装置８の番地を生成する機能を有しており、オペラ
ンドの値によりデータメモリ６とプロセス入出力装置８
の区別を行う。

【００３６】ステータスレジスタ１１１は、インストラ
クションレジスタ１１５が示すプログラムのオペコード
とオペランドおよびデコーダ１１８によるデコード結果
（ＦＰＧＡ命令かマイクロプロセッサ命令かなどの情
報）をマイクロプロセッサ３が読み込めるデータ形態で
保持している。

【００３７】すなわち、この命令用ＦＰＧＡ１１では、
これらステータスレジスタ１１１、アドレス生成回路１
１２、プログラムカウンタ１１４、インストラクション
レジスタ１１５、データレジスタ１１６、演算回路１１
７、デコーダ１１８などのゲートアレイ構成によるハー
ドウェアによりプログラマブルコントローラの主要機能
を実現しており、これによりプロセス入出力装置８を介
した対象装置に対するデータ、制御信号の入出力を行
い、またコードメモリ５やデータメモリ６に対するアク
セスを行う。なお、このとき上述したように、マイクロ
プロセッサ３側に持たせた、プロセス入出力装置８に直
接関係しないネットワークインタフェース装置１２によ
るネットワークインタフェース機能が、前記命令用ＦＰ
ＧＡ１１によるプログラマブルコントローラとしての機
能と並列的に実行動作可能である。

【００３８】従って、この実施の形態１によれば、命令
用ＦＰＧＡ１１側のプログラマブルコントローラの主要
機能、およびマイクロプロセッサ３側のプロセス入出力
装置に直接関係しないネットワークインタフェース機能
の並列的な実行を実現することが可能になり、ネットワ
ークインタフェースを含む各種プラントの制御などの処
理についての実行動作を高速化でき、またプログラムの
種類に応じた各種ＦＰＧＡ命令を形成することによっ
て、命令実行方式を柔軟に選択可能なプログラマブルコ
ントローラが得られる効果がある。

【００３９】実施の形態２．前記実施の形態１では、命
令用ＦＰＧＡ１１の演算回路１１７によりビット演算や
ワード演算を行う場合について述べたが、図３に示すよ
うに、機能ＦＰＧＡを追加することにより折線近似など
の拡張命令を高速に実行できる。

【００４０】図３は、前記機能ＦＰＧＡが追加されたプ
ログラマブルコントローラの部分構成を示すブロック図
である。図３において図２と同一または相当の部分につ
いては同一の符号を付し説明する。図３において、１４
は前記機能ＦＰＧＡ（機能拡張用フィールドプログラマ
ブルゲートアレイ）、１４１は機能ＦＰＧＡ１４の機能
演算回路、１４２は機能ＦＰＧＡ１４のデータメモリで
ある。

【００４１】次に動作について説明する。機能ＦＰＧＡ
１４の機能演算回路１４１には、例えば折線近似などの
拡張命令に対応して、折線近似計算を高速で実行するた
めのゲートアレイによる演算回路が構成されている。デ
コード結果をもとにデコーダ１１８から与えられる機能
ＦＰＧＡ１４をアクティブにする指令１３ａによりデー
タメモリ１４２から読み出されたデータは、前記機能演
算回路１４１で高速に計算され、前記折線近似計算結果
がデータメモリ１４２へ格納され、またはデータバス１
へ出力される。

【００４２】以上のように、この実施の形態２によれ
ば、前記実施の形態１の効果に加え、機能ＦＰＧＡ１４
を追加することにより例えば折線近似などの拡張命令を
高速に実行できるプログラマブルコントローラが得られ
る効果がある。

【００４３】実施の形態３．前記実施の形態１では、ネ
ットワークインタフェースを含む各種プラントの制御な
どの処理についての実行動作の高速化について述べた
が、図４に示すように、入出力ＦＰＧＡを追加すること
により、プログラムの実行前にプロセス入出力装置８へ
のアクセスを行い、当該アクセス結果を入出力メモリに
保持することにより、プロセス入出力装置８とのインタ
フェースに要する時間を短縮することが出来る。

【００４４】図４は、この実施の形態３の入出力ＦＰＧ
Ａを含むプログラマブルコントローラの部分構成を示す
ブロック図である。図４において図２と同一または相当
の部分については同一の符号を付し説明を省略する。図
４において、１５は入出力ＦＰＧＡ（入出力拡張用フィ
ールドプログラマブルゲートアレイ）、１５１は入出力
制御回路、１５２は入出力メモリである。

【００４５】次に動作について説明する。プログラムの
実行前に、例えばイニシャライズ処理などにおいてデコ
ーダ１１８から入出力ＦＰＧＡ１５へ与えられる指令１
３ｂにより入出力制御回路１５１は、プログラムの実行
前にプロセス入出力装置８に対しアクセスを行い、その
アクセスした結果を入出力メモリ１５２に保持する。

【００４６】従って、この実施の形態３によれば、前記
実施の形態１の効果に加え、プロセス入出力装置８との
インタフェースに要する時間を削減できるプログラマブ
ルコントローラが得られる効果がある。

【００４７】実施の形態４．前記実施の形態１では、コ
ードメモリ５とデータメモリ６の２つのメモリを必要と
したが、この実施の形態４では、命令用ＦＰＧＡ１１の
中にプログラムカウンタ１１４とアドレス生成回路１１
２が示すアドレスのいずれかを選択するアドレス選択回
路を追加することにより、コードメモリ５とデータメモ
リ６を１つのメモリで共有化する。

【００４８】図５は、この実施の形態４による命令用Ｆ
ＰＧＡ１１の中にアドレス選択回路が追加されたプログ
ラマブルコントローラの部分構成を示すブロック図であ
る。図５において図２と同一または相当の部分について
は同一の符号を付し説明を省略する。図５において、１
１３はアドレス選択回路、１６は図１および図２に示す
コードメモリ５とデータメモリ６に代えて共通して用い
られる１つのメモリ（共有メモリ）である。

【００４９】次に動作について説明する。アドレス選択
回路１１３は、プログラムカウンタ１１４とアドレス生
成回路１１２が示すアドレスのいずれかを選択する。そ
して、選択したアドレスをもとにメモリ１６をアクセス
し、プログラマブルコントローラのプログラムの書き込
みの場合には、アドレス選択回路１１３がプログラムカ
ウンタ１１４の示すアドレスにより選択したメモリ１６
の該当する領域に前記プログラムのオペレーションコー
ドを記憶し、またデータはアドレス選択回路１１３がア
ドレス生成回路１１２の示すアドレスにより選択したメ
モリ１６の領域に蓄える。

【００５０】また、プログラムの読み出しは、アドレス
選択回路１１３が選択したプログラムカウンタ１１４の
示すアドレスにより、メモリ１６の該当する領域に蓄え
られているプログラムのオペレーションコードがインス
トラクションレジスタ１１５に読み出され、またデータ
については、アドレス選択回路１１３が選択したアドレ
ス生成回路１１２の示すアドレスにより、メモリ１６の
該当する領域に蓄えられているデータが読み出される。

【００５１】以上のように、この実施の形態４では、コ
ードメモリ５とデータメモリ６を１つのメモリ１６で共
有化できるプログラマブルコントローラが得られる効果
がある。

【００５２】実施の形態５．前記実施の形態１では、マ
イクロプロセッサ３のネットワークインタフェース装置
１２に対する処理はプログラム実行の最後に行われてい
たが、命令用ＦＰＧＡ１１にスケジューラを追加しマイ
クロプロセッサ３に定周期の割込みを発生させてプログ
ラムを実行させ、マイクロプロセッサ３のネットワーク
インタフェース装置１２に対する処理は、前記割り込み
処理として行われる前記プログラムの実行期間以外の期
間に、常時、行うようにしてもよい。

【００５３】図６は、この実施の形態５による命令用Ｆ
ＰＧＡ１１の中に割込回路とスケジューラが追加された
プログラマブルコントローラの部分構成を示すブロック
図である。図６において図２と同一または相当の部分に
ついては同一の符号を付し説明を省略する。図６におい
て、１１９はスケジューラ（割込手段）、１２０は割込
回路（割込手段）である。

【００５４】次に動作について説明する。スケジューラ
１１９は、マイクロプロセッサ３に対し定周期の割込み
を発生させ、この割込処理によりマイクロプロセッサ３
にプログラムを実行させる。マイクロプロセッサ３のネ
ットワークインタフェース装置１２とのインタフェース
は、マイクロプロセッサ３が前記割り込み処理から通常
の動作に戻っている状態のときに行う。

【００５５】従って、この実施の形態５によれば、マイ
クロプロセッサ３のネットワークインタフェース装置１
２とのインタフェースが、マイクロプロセッサ３の前記
プログラム実行動作の間に行われるため、マイクロプロ
セッサ３の前記プログラム実行動作と前記ネットワーク
インタフェース装置１２に対する処理とが並列的に実行
されることになり、ネットワークインタフェースを含む
各種プラントの制御などの処理についての実行動作を高
速化できるプログラマブルコントローラが得られる効果
がある。

【００５６】

【発明の効果】以上のように、この発明によれば、オン
ボードにて書替え可能であって、プログラマブルコント
ローラとしての主要機能を備え、シーケンス命令に対す
る処理を行うフィールドプログラマブルゲートアレイを
用いることにより、命令の変更や追加を行う際のゲート
アレイの開発コストの上昇および開発期間の長期化を回
避することが出来、また前記フィールドプログラマブル
ゲートアレイが備えた前記プログラマブルコントローラ
としての主要機能の動作と並列的に実行可能なネットワ
ークインタフェース機能を有し、前記シーケンス命令以
外のマイクロプロセッサ命令に対する処理を行うマイク
ロプロセッサを備えるように構成したので、ネットワー
クインタフェースについてのマイクロプロセッサの処理
と前記フィールドプログラマブルゲートアレイによる処
理との並列的な実行が実現でき、ネットワークインタフ
ェースを含む例えば各種プラント制御などの処理の実行
動作を高速化できる効果がある。

【００５７】この発明によれば、フィールドプログラマ
ブルゲートアレイの機能を拡張する、折線近似などの拡
張命令を高速に実行可能な機能拡張用フィールドプログ
ラマブルゲートアレイを備えるように構成したので、ネ
ットワークインタフェースを含む前記折線近似などの拡
張命令の高速処理が可能になる効果がある。

【００５８】この発明によれば、フィールドプログラマ
ブルゲートアレイが各種プラントなどの制御対象装置を
プロセス入出力装置を介して制御するためのデータの入
出力機能を拡張し、前記プロセス入出力装置とのインタ
フェースを高速化する入出力拡張用フィールドプログラ
マブルゲートアレイを備えるように構成したので、ネッ
トワークインタフェースを含む前記データの入出力を高
速化できる効果がある。

【００５９】この発明によれば、オペレーションコード
およびデータを格納するコードメモリおよびデータメモ
リを一体化した共有メモリと、該共有メモリに対しアク
セスするためのアドレスを、前記オペレーションコード
と前記データに応じて選択し切り替えるアドレス選択回
路とを備えるように構成したので、コードメモリおよび
データメモリを一体化し、ネットワークインタフェース
を含む例えば各種プラント制御などの処理の実行動作を
高速化できる効果がある。

【００６０】この発明によれば、マイクロプロセッサに
定周期の割込みを発生させて割込プログラムを実行さ
せ、前記割込プログラムにおいてネットワークインタフ
ェース機能以外の実行処理を行う、フィールドプログラ
マブルゲートアレイに構成された割込手段と、該割込手
段により前記割込プログラムが実行されている期間を除
く期間に前記ネットワークインタフェース機能の実行処
理を行うネットワークインタフェース機能実行制御手段
とを備えるように構成したので、前記ネットワークイン
タフェース機能の実行処理と前記マイクロプロセッサお
よび前記フィールドプログラマブルゲートアレイによる
プログラマブルコントローラとしての実行処理を並列的
に行うことが出来、ネットワークインタフェースを含む
例えば各種プラント制御などの処理の実行動作を高速化
できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるプログラマブ
ルコントローラの構成を示すブロック図である。

【図２】 この発明の実施の形態１による命令用ＦＰＧ
Ａを含むプログラマブルコントローラの部分構成を示す
ブロック図である。

【図３】 この発明の実施の形態２による命令用ＦＰＧ
Ａを含むプログラマブルコントローラの部分構成を示す
ブロック図である。

【図４】 この発明の実施の形態３による命令用ＦＰＧ
Ａを含むプログラマブルコントローラの部分構成を示す
ブロック図である。

【図５】 この発明の実施の形態４による命令用ＦＰＧ
Ａを含むプログラマブルコントローラの部分構成を示す
ブロック図である。

【図６】 この発明の実施の形態５による命令用ＦＰＧ
Ａを含むプログラマブルコントローラの部分構成を示す
ブロック図である。

【図７】 従来のプログラマブルコントローラの構成を
示すブロック図である。

【図８】 ゲートアレイの内部構成を含む従来のプログ
ラマブルコントローラの部分構成を示すブロック図であ
る。

【符号の説明】

３ マイクロプロセッサ（ネットワークインタフェース
機能実行制御手段）、８ プロセス入出力装置、９ マ
イクロプロセッサ用メモリ（ネットワークインタフェー
ス機能，ネットワークインタフェース機能実行制御手
段）、１１ 命令用ＦＰＧＡ（フィールドプログラマブ
ルゲートアレイ）、１２ ネットワークインタフェース
装置（ネットワークインタフェース機能）、１４ 機能
ＦＰＧＡ（機能拡張用フィールドプログラマブルゲート
アレイ）、１５ 入出力ＦＰＧＡ（入出力拡張用フィー
ルドプログラマブルゲートアレイ）、１６ メモリ（共
有メモリ）、１１３ アドレス選択回路、１１９ スケ
ジューラ（割込手段）、１２０ 割込回路（割込手
段）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 各種プラントなどの制御対象装置を制御
   するプログラマブルコントローラにおいて、 オンボードにて書替え可能であって、プログラマブルコ
   ントローラとしての主要機能を備え、シーケンス命令に
   対する処理を行うフィールドプログラマブルゲートアレ
   イと、 該フィールドプログラマブルゲートアレイが備えた前記
   プログラマブルコントローラとしての主要機能の動作と
   並列的に実行可能なネットワークインタフェース機能を
   有し、前記シーケンス命令以外のマイクロプロセッサ命
   令に対する処理を行うマイクロプロセッサとを備えたプ
   ログラマブルコントローラ。
2. 【請求項２】 フィールドプログラマブルゲートアレイ
   の機能を拡張する、折線近似などの拡張命令を高速に実
   行可能な機能拡張用フィールドプログラマブルゲートア
   レイを備えていることを特徴とする請求項１記載のプロ
   グラマブルコントローラ。
3. 【請求項３】 フィールドプログラマブルゲートアレイ
   が各種プラントなどの制御対象装置をプロセス入出力装
   置を介して制御するためのデータの入出力機能を拡張
   し、前記プロセス入出力装置とのインタフェースを高速
   化する入出力拡張用フィールドプログラマブルゲートア
   レイを備えていることを特徴とする請求項１記載のプロ
   グラマブルコントローラ。
4. 【請求項４】 オペレーションコードおよびデータを格
   納するコードメモリおよびデータメモリを一体化した共
   有メモリと、 該共有メモリに対しアクセスするためのアドレスを、前
   記オペレーションコードと前記データに応じて選択し切
   り替えるアドレス選択回路とを備えていることを特徴と
   する請求項１記載のプログラマブルコントローラ。
5. 【請求項５】 マイクロプロセッサに定周期の割込みを
   発生させて割込プログラムを実行させ、前記割込プログ
   ラムにおいてネットワークインタフェース機能以外の実
   行処理を行う、フィールドプログラマブルゲートアレイ
   に構成された割込手段と、 該割込手段により前記割込プログラムが実行されている
   期間を除く期間に前記ネットワークインタフェース機能
   の実行処理を行うネットワークインタフェース機能実行
   制御手段とを備えたことを特徴とする請求項１記載のプ
   ログラマブルコントローラ。