JPH0683615A - 命令セットエミュレーションを行う計算機 - Google Patents
命令セットエミュレーションを行う計算機Info
- Publication number
- JPH0683615A JPH0683615A JP23395992A JP23395992A JPH0683615A JP H0683615 A JPH0683615 A JP H0683615A JP 23395992 A JP23395992 A JP 23395992A JP 23395992 A JP23395992 A JP 23395992A JP H0683615 A JPH0683615 A JP H0683615A
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- JP
- Japan
- Prior art keywords
- instruction
- instruction set
- register
- emulation
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Abstract
(57)【要約】
【目的】 命令セットエミュレーションを行う計算機に
関し、基本命令セットを実行するマシンサイクルをダウ
ンさせることなく命令セットエミュレートを行うことを
目的とする。 【構成】 １つの基本の命令セットと複数の異なる命令
セットを持ち、エミュレーションモードを設定するモー
ド設定部と異なる命令セットを当該基本の命令セットに
変換する命令変換回路とを有し、複数の異なる命令セッ
トを当該基本の命令セットに変換してエミュレーション
を実行する計算機において、前記モード設定部の出力に
より実行ステージのクロック数を変更して発生するクロ
ック発生回路と該命令変換回路の出力を保持するコンバ
ートレジスタとを設け、命令セットエミュレーション時
には、該命令変換を独立した実行ステージで行うように
構成する。
関し、基本命令セットを実行するマシンサイクルをダウ
ンさせることなく命令セットエミュレートを行うことを
目的とする。 【構成】 １つの基本の命令セットと複数の異なる命令
セットを持ち、エミュレーションモードを設定するモー
ド設定部と異なる命令セットを当該基本の命令セットに
変換する命令変換回路とを有し、複数の異なる命令セッ
トを当該基本の命令セットに変換してエミュレーション
を実行する計算機において、前記モード設定部の出力に
より実行ステージのクロック数を変更して発生するクロ
ック発生回路と該命令変換回路の出力を保持するコンバ
ートレジスタとを設け、命令セットエミュレーション時
には、該命令変換を独立した実行ステージで行うように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は命令セットエミュレーシ
ョンを行う計算機に関する。近年のコンピュータシステ
ムの高速化の要求に伴い命令フォーマットの簡素化が求
められているが、命令フォーマットの変更はソフトウェ
アの変更を必要とする。しかし、ソフトウェアの新規開
発には多大の作成工数がかかり、かつソフトウェア技術
者の不足が叫ばれている今日ではそのような方法は妥当
でない。
ョンを行う計算機に関する。近年のコンピュータシステ
ムの高速化の要求に伴い命令フォーマットの簡素化が求
められているが、命令フォーマットの変更はソフトウェ
アの変更を必要とする。しかし、ソフトウェアの新規開
発には多大の作成工数がかかり、かつソフトウェア技術
者の不足が叫ばれている今日ではそのような方法は妥当
でない。
【０００２】従って新しい計算機を開発するには、ソフ
トウェア互換性を維持しながら命令フォーマットの簡素
化、統一を行う必要がある。ここで、ソフトウェアの互
換性を保証するためには、複数の命令セットを実行しう
る能力を新たに開発する計算機が持つ必要がある。本発
明は、この様な命令セットを複数持つ計算機に於ける命
令セットエミュレーション手段を提供するものである。
トウェア互換性を維持しながら命令フォーマットの簡素
化、統一を行う必要がある。ここで、ソフトウェアの互
換性を保証するためには、複数の命令セットを実行しう
る能力を新たに開発する計算機が持つ必要がある。本発
明は、この様な命令セットを複数持つ計算機に於ける命
令セットエミュレーション手段を提供するものである。
【０００３】
【従来の技術】図３は従来の命令セットエミュレーショ
ンの回路構成図である。この例においては１命令がフェ
ッチ・デコード・実行・書込の４ステージで実行される
とする。また、本例はパイプライン処理を行う構成であ
るがエミュレーションにパイプライン処理が必要である
ことを示すものではない。
ンの回路構成図である。この例においては１命令がフェ
ッチ・デコード・実行・書込の４ステージで実行される
とする。また、本例はパイプライン処理を行う構成であ
るがエミュレーションにパイプライン処理が必要である
ことを示すものではない。
【０００４】図において、１はメモリ装置であって、計
算機のプログラムやデータを記憶するものである。２は
命令バッファ（Instruction Buffer) であって、メモリ
装置1 から読み出した命令を保持するものである。３は
命令変換回路であって、命令バッファ2 に保持された基
本命令セット以外の命令を基本命令セットのいずれかに
変換する回路である。４はマルチプレクサであって、命
令バッファ2 の出力と命令変換回路3 の出力のいずれか
をモード設定部12の出力により選択して出力する回路で
ある。５は実行時命令レジスタ(Instruction Register)
であって、マルチプレクサ4 の出力を格納するものであ
り、実行ステージで使用する命令レジスタである。６は
書込時命令レジスタであって、書込ステージで使用する
命令レジスタである。７は汎用レジスタ(Genral Regist
ers)であり、複数のレジスタファイル素子から構成され
るものである。
算機のプログラムやデータを記憶するものである。２は
命令バッファ（Instruction Buffer) であって、メモリ
装置1 から読み出した命令を保持するものである。３は
命令変換回路であって、命令バッファ2 に保持された基
本命令セット以外の命令を基本命令セットのいずれかに
変換する回路である。４はマルチプレクサであって、命
令バッファ2 の出力と命令変換回路3 の出力のいずれか
をモード設定部12の出力により選択して出力する回路で
ある。５は実行時命令レジスタ(Instruction Register)
であって、マルチプレクサ4 の出力を格納するものであ
り、実行ステージで使用する命令レジスタである。６は
書込時命令レジスタであって、書込ステージで使用する
命令レジスタである。７は汎用レジスタ(Genral Regist
ers)であり、複数のレジスタファイル素子から構成され
るものである。
【０００５】８，９はデコードレジスタ（Decode Regis
ter)であり、汎用レジスタから読み出したＡＬＵ計算に
必要なレジスタの値を保持するものである。１０は演算
回路(ALU) であり、演算を行う回路である。１１はリザ
ルトレジスタ(Result Register) であって、演算結果を
保持するレジスタである。１２はモード設定部であっ
て、エミュレーションを行うモードであることを示す回
路であって、基本命令でセット及びリセットすることが
できる。１５は命令実行部であって、メモリ装置1 から
フェッチした命令を解読して実行する部分であり、計算
機の中央処理装置（ＣＰＵ）の要部である。
ter)であり、汎用レジスタから読み出したＡＬＵ計算に
必要なレジスタの値を保持するものである。１０は演算
回路(ALU) であり、演算を行う回路である。１１はリザ
ルトレジスタ(Result Register) であって、演算結果を
保持するレジスタである。１２はモード設定部であっ
て、エミュレーションを行うモードであることを示す回
路であって、基本命令でセット及びリセットすることが
できる。１５は命令実行部であって、メモリ装置1 から
フェッチした命令を解読して実行する部分であり、計算
機の中央処理装置（ＣＰＵ）の要部である。
【０００６】本例の計算機では電源が投入されたとき図
示されてない初期クリア回路が動作してモード設定部12
は基本命令モードに設定される。続いて基本命令モード
で記述されたオペレーティングシステムが、図示されて
ない外部記憶装置から読み込まれて、動作を開始する。
命令処理は以下のシーケンスで行われる。
示されてない初期クリア回路が動作してモード設定部12
は基本命令モードに設定される。続いて基本命令モード
で記述されたオペレーティングシステムが、図示されて
ない外部記憶装置から読み込まれて、動作を開始する。
命令処理は以下のシーケンスで行われる。
【０００７】Ａ．基本命令セットの場合 この場合にはエミュレーションモードでないのでモード
設定は行わない。 命令をメモリ装置1 から命令バッファ2 にフェッチ
する。
設定は行わない。 命令をメモリ装置1 から命令バッファ2 にフェッチ
する。
【０００８】 命令バッファ2 中のソースレジスタ番
号（演算対象が格納されているレジスタの番号）が示す
エントリの値を汎用レジスタ7 のレジスタファイルから
取り出し、デコードレジスタ8,9 に格納する。汎用レジ
スタ7 はデュアルポートＲＡＭを使用し同時に２エント
リをアクセスできる。同時に命令バッファ2 の内容をマ
ルチプレクサ4 を通して実行時命令レジスタ5 に格納す
る。
号（演算対象が格納されているレジスタの番号）が示す
エントリの値を汎用レジスタ7 のレジスタファイルから
取り出し、デコードレジスタ8,9 に格納する。汎用レジ
スタ7 はデュアルポートＲＡＭを使用し同時に２エント
リをアクセスできる。同時に命令バッファ2 の内容をマ
ルチプレクサ4 を通して実行時命令レジスタ5 に格納す
る。
【０００９】 実行時命令レジスタ5 の内容に従った
演算をデコードレジスタ8,9 に格納した内容に対してＡ
ＬＵ10に行わせ、結果をリザルトレジスタ11に格納す
る。同時に実行時命令レジスタ5 の内容を書込時命令レ
ジスタ6 に格納する。
演算をデコードレジスタ8,9 に格納した内容に対してＡ
ＬＵ10に行わせ、結果をリザルトレジスタ11に格納す
る。同時に実行時命令レジスタ5 の内容を書込時命令レ
ジスタ6 に格納する。
【００１０】 リザルトレジスタ11の値を、書込時命
令レジスタ6 中のデスティネーションレジスタ番号( 演
算結果を格納するレジスタの番号) が示す汎用レジスタ
7 の該当箇所に格納する。
令レジスタ6 中のデスティネーションレジスタ番号( 演
算結果を格納するレジスタの番号) が示す汎用レジスタ
7 の該当箇所に格納する。
【００１１】図４は従来の命令制御エミュレーションの
タイムチャートであり、図のＡは上記の基本命令セット
の命令実行の動作を示す。上記説明の如く４ステージで
１命令の実行が完了する。
タイムチャートであり、図のＡは上記の基本命令セット
の命令実行の動作を示す。上記説明の如く４ステージで
１命令の実行が完了する。
【００１２】Ｂ．基本命令セット以外の命令セットの場
合 基本命令セット以外の命令セットを実行する場合にはエ
ミュレーションモードで動作することを指定するため、
命令セットの一つでモード設定部12をセットする。この
場合はオペレーティングシステムのタスク管理機能が、
古いアーキテクチヤのプログラムを実行することを知
り、当該プログラムをメモリ装置1 にローディングし
て、当該プログラムに制御権を渡すと共にモード設定部
12をセットする。
合 基本命令セット以外の命令セットを実行する場合にはエ
ミュレーションモードで動作することを指定するため、
命令セットの一つでモード設定部12をセットする。この
場合はオペレーティングシステムのタスク管理機能が、
古いアーキテクチヤのプログラムを実行することを知
り、当該プログラムをメモリ装置1 にローディングし
て、当該プログラムに制御権を渡すと共にモード設定部
12をセットする。
【００１３】エミュレーションモードの命令処理は以下
のシーケンスで行われる。 命令をメモリ装置1 から命令バッファ2 に読み出
す。 命令バッファ2 の内容を命令変換回路3 によって基
本命令セットに変換し、その結果のマルチプレクサ4 の
出力が示すソースレジスタ番号のデータを汎用レジスタ
7 のレジスタファイルから取り出す。
のシーケンスで行われる。 命令をメモリ装置1 から命令バッファ2 に読み出
す。 命令バッファ2 の内容を命令変換回路3 によって基
本命令セットに変換し、その結果のマルチプレクサ4 の
出力が示すソースレジスタ番号のデータを汎用レジスタ
7 のレジスタファイルから取り出す。
【００１４】ここで行われる変換の内容を説明する。従
来の命令セットは例えばメモリ領域の節約のために、１
バイト長の命令、２バイト長の命令、４バイト長の命令
があったが、ＩＣメモリの普及、低価格化のため寧ろ性
能向上を課題とするため、命令の長さを４バイトにそろ
えたような命令セットの変更を行った場合には、その変
更は例えばアドレスのディスプレースメントの長さを１
バイトから２バイトに変更することであり、上位１バイ
トにオール０を入れる操作が行われる。
来の命令セットは例えばメモリ領域の節約のために、１
バイト長の命令、２バイト長の命令、４バイト長の命令
があったが、ＩＣメモリの普及、低価格化のため寧ろ性
能向上を課題とするため、命令の長さを４バイトにそろ
えたような命令セットの変更を行った場合には、その変
更は例えばアドレスのディスプレースメントの長さを１
バイトから２バイトに変更することであり、上位１バイ
トにオール０を入れる操作が行われる。
【００１５】以下の実行ステージは基本命令セットの場
合と同様である。上記の如く制御することによって、基
本命令セット以外の命令セットのエミュレーションを実
行することができる。また、エミュレーションを終了す
るときは複数の命令セット中に追加した命令でモード設
定部12をリセットすることで基本命令セットに戻る。
合と同様である。上記の如く制御することによって、基
本命令セット以外の命令セットのエミュレーションを実
行することができる。また、エミュレーションを終了す
るときは複数の命令セット中に追加した命令でモード設
定部12をリセットすることで基本命令セットに戻る。
【００１６】この方法でエミュレーションを実行する
と、デコードステージで変換とデコードを実行するた
め、一つのステージの時間を変換に要する時間だけ延長
する必要が生ずる。
と、デコードステージで変換とデコードを実行するた
め、一つのステージの時間を変換に要する時間だけ延長
する必要が生ずる。
【００１７】そのため、基本命令セットを実行する時間
が延長するという欠点がある。
が延長するという欠点がある。
【００１８】
【発明が解決しようとする課題】従来の技術では、命令
セットの変換と変換後命令のデコードを同一ステージで
行うため、計算機の演算時間が延長する要因となるとい
う問題があった。
セットの変換と変換後命令のデコードを同一ステージで
行うため、計算機の演算時間が延長する要因となるとい
う問題があった。
【００１９】本発明はこのような点にかんがみて、基本
命令セットを実行するクロックサイクルをダウンさせる
ことのない命令セットエミュレートを行う手段を提供す
ることを目的とする。
命令セットを実行するクロックサイクルをダウンさせる
ことのない命令セットエミュレートを行う手段を提供す
ることを目的とする。
【００２０】
【課題を解決するための手段】上記の課題は下記の如く
に構成された命令セットエミュレーションを行う計算機
によって解決される。
に構成された命令セットエミュレーションを行う計算機
によって解決される。
【００２１】図１は、本発明の構成図である。１つの基
本の命令セットと複数の異なる命令セットを持ち、エミ
ュレーションモードを設定するモード設定部12と異なる
命令セットを当該基本の命令セットに変換する命令変換
回路3 とを有し、複数の異なる命令セットを当該基本の
命令セットに変換してエミュレーションを実行する計算
機において、前記モード設定部12の出力により実行ステ
ージのクロック数を変更して発生するクロック発生回路
31と該命令変換回路3 の出力を保持するコンバートレジ
スタ30とを設け、命令セットエミュレーション時には、
該命令変換を独立した実行ステージで行うように構成す
る。
本の命令セットと複数の異なる命令セットを持ち、エミ
ュレーションモードを設定するモード設定部12と異なる
命令セットを当該基本の命令セットに変換する命令変換
回路3 とを有し、複数の異なる命令セットを当該基本の
命令セットに変換してエミュレーションを実行する計算
機において、前記モード設定部12の出力により実行ステ
ージのクロック数を変更して発生するクロック発生回路
31と該命令変換回路3 の出力を保持するコンバートレジ
スタ30とを設け、命令セットエミュレーション時には、
該命令変換を独立した実行ステージで行うように構成す
る。
【００２２】
【作用】クロック発生回路31はモード設定部12の出力に
より実行ステージのクロック数を変更して発生する。エ
ミュレーションを実行するときは変換ステージのために
１クロック分余計に発生させる。
より実行ステージのクロック数を変更して発生する。エ
ミュレーションを実行するときは変換ステージのために
１クロック分余計に発生させる。
【００２３】コンバートレジスタ30は命令変換回路3 の
出力を保持することで変換ステージの結果を保持する。
そこで、モード設定部12の出力によりクロック発生回路
31は１クロック分余計にクロックを発生させて変換ステ
ージを発生させ、コンバートレジスタ30に変換ステージ
の結果を保持するようにする。
出力を保持することで変換ステージの結果を保持する。
そこで、モード設定部12の出力によりクロック発生回路
31は１クロック分余計にクロックを発生させて変換ステ
ージを発生させ、コンバートレジスタ30に変換ステージ
の結果を保持するようにする。
【００２４】従って、変換ステージを独立に設けること
ができ、ステージの時間を延長させる必要がなくなり、
基本命令の実行時間を低下させなくてもよくなる。
ができ、ステージの時間を延長させる必要がなくなり、
基本命令の実行時間を低下させなくてもよくなる。
【００２５】
【実施例】図１に本発明の実施例の命令セットエミュレ
ーションの回路構成図を示す。本実施例においては基本
命令セットと基本命令セット以外の命令セットにおいて
パイプラインステージ数が異なる。前者はフェッチ・デ
コード・実行・書込の４ステージ、後者はフェッチ・変
換・デコード・実行・書込の５ステージとする。
ーションの回路構成図を示す。本実施例においては基本
命令セットと基本命令セット以外の命令セットにおいて
パイプラインステージ数が異なる。前者はフェッチ・デ
コード・実行・書込の４ステージ、後者はフェッチ・変
換・デコード・実行・書込の５ステージとする。
【００２６】図において、３０はコンバートレジスタ(C
onvert Register)であり、エミュレート対象の命令を基
本命令セットの命令に変換後の基本命令セットの命令を
保持するレジスタである。３１はクリア発生回路であっ
て、モード指定部12の出力によりエミュレーションを実
行するとき実行ステージのクロック数を変更して変換ス
テージのために１クロック分余計に発生させる回路であ
る。その他、図３と同一符号の物は同一物である。
onvert Register)であり、エミュレート対象の命令を基
本命令セットの命令に変換後の基本命令セットの命令を
保持するレジスタである。３１はクリア発生回路であっ
て、モード指定部12の出力によりエミュレーションを実
行するとき実行ステージのクロック数を変更して変換ス
テージのために１クロック分余計に発生させる回路であ
る。その他、図３と同一符号の物は同一物である。
【００２７】本発明の実施例の回路の動作を説明する。
電源投入から動作開始までは従来と同様である。 Ａ．基本命令セットの場合 基本命令セットの場合は１ステージの時間はデコードス
テージに変換を行わないためクロックサイクルを延長す
る必要がない。
電源投入から動作開始までは従来と同様である。 Ａ．基本命令セットの場合 基本命令セットの場合は１ステージの時間はデコードス
テージに変換を行わないためクロックサイクルを延長す
る必要がない。
【００２８】 命令をメモリ装置1 から命令バッファ
2 にフェッチする． 命令バッファ2 中のソースレジスタ番号が示す汎用
レジスタ7 の値をレジスタファイルから取り出し、デコ
ードレジスタ8,9 に格納する。同時に命令バッファ2 の
内容をマルチプレクサ4 を経由して実行時命令レジスタ
5 に格納する。
2 にフェッチする． 命令バッファ2 中のソースレジスタ番号が示す汎用
レジスタ7 の値をレジスタファイルから取り出し、デコ
ードレジスタ8,9 に格納する。同時に命令バッファ2 の
内容をマルチプレクサ4 を経由して実行時命令レジスタ
5 に格納する。
【００２９】 実行時命令レジスタ5 の内容に従った
演算をＡＬＵ10で行い、結果をリザルトレジスタ11に格
納する。同時に実行時命令レジスタ5 の内容を書込時命
令レジスタ6 に格納する。
演算をＡＬＵ10で行い、結果をリザルトレジスタ11に格
納する。同時に実行時命令レジスタ5 の内容を書込時命
令レジスタ6 に格納する。
【００３０】 リザルトレジスタ11の値を、書込時命
令レジスタ6 中のデスティネーションレジスタ番号が示
す汎用レジスタ7 の該当エントリに格納する。このよう
に動作させることによって従来の装置では変換のために
延長していた1 ステージの時間を延長させることなく基
本命令セットの実行ができる。
令レジスタ6 中のデスティネーションレジスタ番号が示
す汎用レジスタ7 の該当エントリに格納する。このよう
に動作させることによって従来の装置では変換のために
延長していた1 ステージの時間を延長させることなく基
本命令セットの実行ができる。
【００３１】図２は本発明の実施例の命令セットエミュ
レートのタイムチャートである。図のＡは基本命令セッ
トの命令実行がフェッチ・デコード・実行・書込の４ス
テージで完了することを示す。
レートのタイムチャートである。図のＡは基本命令セッ
トの命令実行がフェッチ・デコード・実行・書込の４ス
テージで完了することを示す。
【００３２】Ｂ．基本命令セット以外の命令セットの場
合 エミュレーションモードに切り替える動作については従
来の動作と同一であるので省略する。
合 エミュレーションモードに切り替える動作については従
来の動作と同一であるので省略する。
【００３３】 命令をメモリ装置1 から命令バッファ
2 にフェッチする。 命令バッファ2 の値を命令変換回路3 で基本命令セ
ットに変換し、変換結果をコンバートレジスタ30に格納
する。
2 にフェッチする。 命令バッファ2 の値を命令変換回路3 で基本命令セ
ットに変換し、変換結果をコンバートレジスタ30に格納
する。
【００３４】 コンバートレジスタ30中のソースレジ
スタ番号が示す汎用レジスタ7 の値をレジスタファイル
から取り出し、デコードレジスタ8,9 に格納する。同時
にコンバートレジスタ30の内容をマルチプレクサ4 を経
由して実行時命令レジスタ5に格納する。
スタ番号が示す汎用レジスタ7 の値をレジスタファイル
から取り出し、デコードレジスタ8,9 に格納する。同時
にコンバートレジスタ30の内容をマルチプレクサ4 を経
由して実行時命令レジスタ5に格納する。
【００３５】以降の動作は従来の動作と同じであり省略
する。図２のＢは基本命令セット以外の命令実行がフェ
ッチ・変換・デコード・実行・書込の５ステージで完了
することを示す。
する。図２のＢは基本命令セット以外の命令実行がフェ
ッチ・変換・デコード・実行・書込の５ステージで完了
することを示す。
【００３６】
【発明の効果】本発明によれば、命令セットの変換を独
立したステージで行いかつ基本命令セット実行時は当ス
テージを省くことにより、基本命令セットの性能を落と
さない命令セットエミュレートを行う計算機を提供する
ことができる。
立したステージで行いかつ基本命令セット実行時は当ス
テージを省くことにより、基本命令セットの性能を落と
さない命令セットエミュレートを行う計算機を提供する
ことができる。
【図１】 本発明の実施例の命令セットエミュレーショ
ンの回路構成図
ンの回路構成図
【図２】 本発明の実施例の命令セットエミュレートの
タイムチャート
タイムチャート
【図３】 従来の命令セットエミュレーションの回路構
成図
成図
【図４】 従来の命令セットエミュレーションのタイム
チャート
チャート
１ メモリ装置 ２ 命令バッファ ３ 命令変換回路 ４ マルチプレク
サ ５ 実行時命令レジスタ ６ 書込時命令レ
ジスタ ７ 汎用レジスタ ８，９ デコード
レジスタ １０ ＡＬＵ １１ リザルトレ
ジスタ １２ モード設定部 １５ 命令実行部 ３０ コンバートレジスタ ３１ クロック発
生回路
サ ５ 実行時命令レジスタ ６ 書込時命令レ
ジスタ ７ 汎用レジスタ ８，９ デコード
レジスタ １０ ＡＬＵ １１ リザルトレ
ジスタ １２ モード設定部 １５ 命令実行部 ３０ コンバートレジスタ ３１ クロック発
生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ポーンシャイ・チョンスワンナパイサーン 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】 １つの基本の命令セットと複数の異なる
命令セットを持ち、エミュレーションモードを設定する
モード設定部(12)と異なる命令セットを当該基本の命令
セットに変換する命令変換回路(3) とを有し、複数の異
なる命令セットを当該基本の命令セットに変換してエミ
ュレーションを実行する計算機において、 前記モード設定部(12)の出力により実行ステージのクロ
ック数を変更して発生するクロック発生回路(31)と該命
令変換回路(3) の出力を保持するコンバートレジスタ(3
0)とを設け、命令セットエミュレーション時には、該命
令変換を独立した実行ステージで行うことを特徴とする
命令セットエミュレーションを行う計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23395992A JPH0683615A (ja) | 1992-09-02 | 1992-09-02 | 命令セットエミュレーションを行う計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23395992A JPH0683615A (ja) | 1992-09-02 | 1992-09-02 | 命令セットエミュレーションを行う計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683615A true JPH0683615A (ja) | 1994-03-25 |
Family
ID=16963312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23395992A Pending JPH0683615A (ja) | 1992-09-02 | 1992-09-02 | 命令セットエミュレーションを行う計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683615A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006331415A (ja) * | 2005-05-09 | 2006-12-07 | Sony Computer Entertainment Europe Ltd | データプロセッサ、データ処理方法 |
| JP2008171428A (ja) * | 2007-01-09 | 2008-07-24 | Internatl Business Mach Corp <Ibm> | プロセッサが規格合致するように見えるアーキテクチャ・レベルを選択するための方法および装置 |
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| WO2010021119A1 (ja) * | 2008-08-21 | 2010-02-25 | パナソニック株式会社 | 命令制御装置 |
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