JP3001547B1 - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
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- JP3001547B1 JP3001547B1 JP10334101A JP33410198A JP3001547B1 JP 3001547 B1 JP3001547 B1 JP 3001547B1 JP 10334101 A JP10334101 A JP 10334101A JP 33410198 A JP33410198 A JP 33410198A JP 3001547 B1 JP3001547 B1 JP 3001547B1
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- JP
- Japan
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- instruction
- signal
- access
- instruction code
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
【要約】
【課題】 最近のマイクロコンピュータでは、命令とメ
モリアクセスの関連付けが困難であり、また、従来のイ
ンサーキットエミュレータでは、アドレス専用のトレー
スメモリが必要であるため、高価である。 【解決手段】 セレクタ１０８は、データアライナ１０
４からのアクセスデータと命令保持回路１０５からの命
令コードとを入力として受け、アクセスデータ切換制御
回路１０９からのセレクト信号に基づき、上記のアクセ
スデータのみ又はアクセス幅が最大データ幅よりも小さ
い場合は、アクセスデータに上記命令コードの一部をマ
ルチプレクスして出力する。セレクタ１０７は、命令コ
ード切換制御回路１０６からのセレクト信号に基づき、
命令保持回路１０５からの命令コードのみ又は命令長が
所定値よりも長い命令を実行した時は、この命令コード
に命令アライナ１０２からの命令コードの一部をマルチ
プレクスして出力する。
モリアクセスの関連付けが困難であり、また、従来のイ
ンサーキットエミュレータでは、アドレス専用のトレー
スメモリが必要であるため、高価である。 【解決手段】 セレクタ１０８は、データアライナ１０
４からのアクセスデータと命令保持回路１０５からの命
令コードとを入力として受け、アクセスデータ切換制御
回路１０９からのセレクト信号に基づき、上記のアクセ
スデータのみ又はアクセス幅が最大データ幅よりも小さ
い場合は、アクセスデータに上記命令コードの一部をマ
ルチプレクスして出力する。セレクタ１０７は、命令コ
ード切換制御回路１０６からのセレクト信号に基づき、
命令保持回路１０５からの命令コードのみ又は命令長が
所定値よりも長い命令を実行した時は、この命令コード
に命令アライナ１０２からの命令コードの一部をマルチ
プレクスして出力する。
Description
【０００１】
【発明の属する技術分野】本発明はインサーキットエミ
ュレータに係り、特にマイクロコンピュータを搭載した
システムのハードウェア及びソフトウェアのデバッグに
使用するインサーキットエミュレータに関する。
ュレータに係り、特にマイクロコンピュータを搭載した
システムのハードウェア及びソフトウェアのデバッグに
使用するインサーキットエミュレータに関する。
【０００２】
【従来の技術】通常、インサーキットエミュレータ（以
降、ＩＥと称す）は、マイクロコンピュータをエミュレ
ーションするＣＰＵ（以降Ｅ−ＣＰＵと称す）を実装し
ている。このＥ−ＣＰＵは、マイクロコンピュータのプ
ログラム実行を止めたり、任意のアドレスから開始させ
たり、ＣＰＵの内部の動作状態を端子から出力する機能
を有している。
降、ＩＥと称す）は、マイクロコンピュータをエミュレ
ーションするＣＰＵ（以降Ｅ−ＣＰＵと称す）を実装し
ている。このＥ−ＣＰＵは、マイクロコンピュータのプ
ログラム実行を止めたり、任意のアドレスから開始させ
たり、ＣＰＵの内部の動作状態を端子から出力する機能
を有している。
【０００３】最近のマイクロコンピュータは、命令実行
速度を上げるため、命令を読込み、命令キューに貯めて
から命令を実行する。この構造を採用したマイクロコン
ピュータは、命令に起因したメモリアクセスサイクルを
発生した時には、命令キューに入っている次の命令を実
行している。
速度を上げるため、命令を読込み、命令キューに貯めて
から命令を実行する。この構造を採用したマイクロコン
ピュータは、命令に起因したメモリアクセスサイクルを
発生した時には、命令キューに入っている次の命令を実
行している。
【０００４】つまり、命令実行終了後、ある時間経過し
てからメモリアクセスサイクルを発生するので、マイク
ロコンピュータの命令実行は、メモリアクセスを起こし
た命令より先に進んでいる。このため、マイクロコンピ
ュータが実行した実行履歴を残すメモリ（以降、トレー
スメモリと称す）に残されたＥ−ＣＰＵの実行結果で
は、命令とアクセスサイクルの同期が取れないことにな
る。
てからメモリアクセスサイクルを発生するので、マイク
ロコンピュータの命令実行は、メモリアクセスを起こし
た命令より先に進んでいる。このため、マイクロコンピ
ュータが実行した実行履歴を残すメモリ（以降、トレー
スメモリと称す）に残されたＥ−ＣＰＵの実行結果で
は、命令とアクセスサイクルの同期が取れないことにな
る。
【０００５】このため、ＩＥの制御ソフト（以降、デバ
ッガと称す。）は、トレース内容から命令とメモリアク
セスサイクルの関係を予想し、関連付けを行っている
が、関連付けを行うのに時間がかかったり、関連付けが
ずれたりすることがある。また、特定のライトサイクル
だけ履歴に残したい時に使用するサンプリングトレース
をした時は、ライトサイクルだけ履歴に残り、ライトサ
イクルを起こした命令の関連付けができないことにな
り、デバッグ効率が落ちることになる。
ッガと称す。）は、トレース内容から命令とメモリアク
セスサイクルの関係を予想し、関連付けを行っている
が、関連付けを行うのに時間がかかったり、関連付けが
ずれたりすることがある。また、特定のライトサイクル
だけ履歴に残したい時に使用するサンプリングトレース
をした時は、ライトサイクルだけ履歴に残り、ライトサ
イクルを起こした命令の関連付けができないことにな
り、デバッグ効率が落ちることになる。
【０００６】この問題を解決するため、従来より、フェ
ッチのアドレスを保持しておき、バスサイクル毎に独立
したトレースメモリに書き込んでおく手段を有するエミ
ュレータが知られている（特開平３−１２５２３２号公
報）。この従来のエミュレータは、図６の構成図に示す
ように、トレースメモリ２０２、アドレスラッチ回路２
０３及びアドレス制御部２０４からなるトレース回路２
０１を有している。また、トレース回路２０１はエミュ
レーションメモリ部２０５などと共にマスタバス２０７
を通じてマスタマイクロプロセッサ（ＭＭＣＵ）２０９
により制御される。
ッチのアドレスを保持しておき、バスサイクル毎に独立
したトレースメモリに書き込んでおく手段を有するエミ
ュレータが知られている（特開平３−１２５２３２号公
報）。この従来のエミュレータは、図６の構成図に示す
ように、トレースメモリ２０２、アドレスラッチ回路２
０３及びアドレス制御部２０４からなるトレース回路２
０１を有している。また、トレース回路２０１はエミュ
レーションメモリ部２０５などと共にマスタバス２０７
を通じてマスタマイクロプロセッサ（ＭＭＣＵ）２０９
により制御される。
【０００７】トレース回路２０１は、スレーブマイクロ
プロセッサ（ＳＭＣＵ）２０８におけるプログラムカウ
ンタからスレーブバス２０６を介して順次出力される一
連の命令アドレスをその他のトレース情報とは独立させ
てバスサイクル毎に保持するための命令アドレス保持領
域を有するため、トレース結果よりバグを発見すること
により、誤ったデータを書き込んだ命令のアドレスを直
ちに知ることができ、これによりソースリスト上の命令
と対応させることができるので、プログラム修正を速や
かに行うことができる。
プロセッサ（ＳＭＣＵ）２０８におけるプログラムカウ
ンタからスレーブバス２０６を介して順次出力される一
連の命令アドレスをその他のトレース情報とは独立させ
てバスサイクル毎に保持するための命令アドレス保持領
域を有するため、トレース結果よりバグを発見すること
により、誤ったデータを書き込んだ命令のアドレスを直
ちに知ることができ、これによりソースリスト上の命令
と対応させることができるので、プログラム修正を速や
かに行うことができる。
【０００８】
【発明が解決しようとする課題】しかるに、上記の従来
のインサーキットエミュレータは、フェッチした命令を
逐次処理することしかできないため、複数の命令を同時
に実行したり、先に実行できる命令は実行順序を入れ替
えて実行する複雑な処理をしている最近のマイクロコン
ピュータでは、命令とメモリアクセスの関連付けが困難
であるという問題がある。
のインサーキットエミュレータは、フェッチした命令を
逐次処理することしかできないため、複数の命令を同時
に実行したり、先に実行できる命令は実行順序を入れ替
えて実行する複雑な処理をしている最近のマイクロコン
ピュータでは、命令とメモリアクセスの関連付けが困難
であるという問題がある。
【０００９】また、従来のインサーキットエミュレータ
では、アドレス専用のトレースメモリ２０２が必要であ
るため、高速のエミュレータにおいてコストアップの最
大要因である高速メモリを多く必要とし、高価であると
いう問題がある。
では、アドレス専用のトレースメモリ２０２が必要であ
るため、高速のエミュレータにおいてコストアップの最
大要因である高速メモリを多く必要とし、高価であると
いう問題がある。
【００１０】本発明は上記の点に鑑みなされたもので、
マイクロコンピュータが実行した命令コード、データを
分割して、トレースメモリに記録する機能を有し、特
に、命令コードの一部を、連続した関連のある命令コー
ドに毎回付加してトレースメモリに書き込む機能、及
び、関連したアクセスサイクルに命令コードの一部を付
加してトレースメモリに書き込む機能を有することによ
り、命令とメモリアクセスの関連付けを簡単に行うこと
ができる安価なインサーキットエミュレータを提供する
ことを目的とする。
マイクロコンピュータが実行した命令コード、データを
分割して、トレースメモリに記録する機能を有し、特
に、命令コードの一部を、連続した関連のある命令コー
ドに毎回付加してトレースメモリに書き込む機能、及
び、関連したアクセスサイクルに命令コードの一部を付
加してトレースメモリに書き込む機能を有することによ
り、命令とメモリアクセスの関連付けを簡単に行うこと
ができる安価なインサーキットエミュレータを提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明はマイクロコンピュータを搭載したシステム
のハードウェア及びソフトウェアのデバッグに使用する
インサーキットエミュレータにおいて、少なくとも命令
実行された命令アドレスと、命令実行された命令コード
と、アクセスのサイズとリードライトの方向とを示すス
テータス信号と、メモリアクセスした時のアクセスデー
タと、メモリアクセスした時のアクセスアドレスと、命
令アクセスデータ及びアクセスアドレスが有効であるこ
とを示す第１のストローブ信号と、命令実行タイミング
を示す第２のストローブ信号とを出力するエミュレーシ
ョンＣＰＵと、エミュレーションＣＰＵが出力するアク
セスデータ及びアクセスアドレスを、第１のストローブ
信号に基づいて保持するデータアライナと、エミュレー
ションＣＰＵが出力する命令アドレス及び第１の命令コ
ードを、第２のストローブ信号に基づいて保持する命令
アライナと、エミュレーションＣＰＵが出力する第１及
び第２のストローブ信号とステータス信号を入力として
受け、タイミング信号を出力するタイミング制御回路
と、タイミング制御回路の出力タイミング信号とを用い
て、命令アライナで保持した第１の命令コードをアクセ
スサイクルに合わせるために保持して第２の命令コード
として出力するパイプライン構造を持った命令保持回路
と、データアライナからのアクセスデータと命令保持回
路からの第２の命令コードとを入力として受け、第１の
セレクト信号に基づき、アクセスデータのみ又はアクセ
スデータに第２の命令コードの一部をマルチプレクスし
て出力する第１のセレクタと、第１のストローブ信号及
びタイミング制御回路からのタイミング信号を受け、第
１のセレクト信号を生成して第１のセレクタへ出力する
第１の切換制御回路とを有する構成としたものである。
め、本発明はマイクロコンピュータを搭載したシステム
のハードウェア及びソフトウェアのデバッグに使用する
インサーキットエミュレータにおいて、少なくとも命令
実行された命令アドレスと、命令実行された命令コード
と、アクセスのサイズとリードライトの方向とを示すス
テータス信号と、メモリアクセスした時のアクセスデー
タと、メモリアクセスした時のアクセスアドレスと、命
令アクセスデータ及びアクセスアドレスが有効であるこ
とを示す第１のストローブ信号と、命令実行タイミング
を示す第２のストローブ信号とを出力するエミュレーシ
ョンＣＰＵと、エミュレーションＣＰＵが出力するアク
セスデータ及びアクセスアドレスを、第１のストローブ
信号に基づいて保持するデータアライナと、エミュレー
ションＣＰＵが出力する命令アドレス及び第１の命令コ
ードを、第２のストローブ信号に基づいて保持する命令
アライナと、エミュレーションＣＰＵが出力する第１及
び第２のストローブ信号とステータス信号を入力として
受け、タイミング信号を出力するタイミング制御回路
と、タイミング制御回路の出力タイミング信号とを用い
て、命令アライナで保持した第１の命令コードをアクセ
スサイクルに合わせるために保持して第２の命令コード
として出力するパイプライン構造を持った命令保持回路
と、データアライナからのアクセスデータと命令保持回
路からの第２の命令コードとを入力として受け、第１の
セレクト信号に基づき、アクセスデータのみ又はアクセ
スデータに第２の命令コードの一部をマルチプレクスし
て出力する第１のセレクタと、第１のストローブ信号及
びタイミング制御回路からのタイミング信号を受け、第
１のセレクト信号を生成して第１のセレクタへ出力する
第１の切換制御回路とを有する構成としたものである。
【００１２】この発明では、アクセス幅が最大データ幅
よりも小さい場合、アクセスデータに第２の命令コード
の一部をマルチプレクスして出力するようにしているた
め、アクセスと命令コードの対応付けが可能となる。
よりも小さい場合、アクセスデータに第２の命令コード
の一部をマルチプレクスして出力するようにしているた
め、アクセスと命令コードの対応付けが可能となる。
【００１３】また、本発明は、上記の第１のセレクタ及
び第１の切換制御回路に代えて、又はこれに加えて、命
令アライナで保持した第１の命令コードの命令長を判別
して制御信号を出力する命令デコーダと、エミュレーシ
ョンＣＰＵが出力する第１及び第２のストローブ信号と
ステータス信号を入力として受け、タイミング信号を出
力するタイミング制御回路と、命令デコーダで生成され
た制御信号とタイミング制御回路の出力タイミング信号
とを用いて、命令アライナで保持した第１の命令コード
をアクセスサイクルに合わせるために保持して第２の命
令コードとして出力するパイプライン構造を持った命令
保持回路と、命令アライナからの第１の命令コードと命
令保持回路からの第２の命令コードとを入力として受
け、第２のセレクト信号に基づき、第２の命令コードの
み又は第２の命令コードに第１の命令コードの一部をマ
ルチプレクスして出力する第２のセレクタと、命令デコ
ーダからの命令長の判別信号と第２のストローブ信号及
びタイミング制御回路からのタイミング信号を受け、第
２のセレクト信号を生成して第２のセレクタへ出力する
第２の切換制御回路とを有する構成としたものである。
び第１の切換制御回路に代えて、又はこれに加えて、命
令アライナで保持した第１の命令コードの命令長を判別
して制御信号を出力する命令デコーダと、エミュレーシ
ョンＣＰＵが出力する第１及び第２のストローブ信号と
ステータス信号を入力として受け、タイミング信号を出
力するタイミング制御回路と、命令デコーダで生成され
た制御信号とタイミング制御回路の出力タイミング信号
とを用いて、命令アライナで保持した第１の命令コード
をアクセスサイクルに合わせるために保持して第２の命
令コードとして出力するパイプライン構造を持った命令
保持回路と、命令アライナからの第１の命令コードと命
令保持回路からの第２の命令コードとを入力として受
け、第２のセレクト信号に基づき、第２の命令コードの
み又は第２の命令コードに第１の命令コードの一部をマ
ルチプレクスして出力する第２のセレクタと、命令デコ
ーダからの命令長の判別信号と第２のストローブ信号及
びタイミング制御回路からのタイミング信号を受け、第
２のセレクト信号を生成して第２のセレクタへ出力する
第２の切換制御回路とを有する構成としたものである。
【００１４】この発明では、命令長が所定値よりも長い
命令を実行した時、第１の命令コードの一部を分割した
第２の命令コードにマルチプレクスして出力することが
できる。
命令を実行した時、第１の命令コードの一部を分割した
第２の命令コードにマルチプレクスして出力することが
できる。
【００１５】
【発明の実施の形態】次に、本発明の一実施の形態につ
いて、図面と共に説明する。図１は本発明になるインサ
ーキットエミュレータの一実施の形態の構成図を示す。
同図において、Ｅ−ＣＰＵ１０１はマイクロコンピュー
タをエミュレーションする中央処理装置（ＣＰＵ）であ
る。命令アライナ１０２はＥ−ＣＰＵ１０１が出力した
命令アドレスと命令コードを揃え、保持しておく回路で
ある。タイミング制御回路１０３はＥ−ＣＰＵ１０１が
出力した命令実行タイミングを示すストローブ信号、ア
クセスサイズ、リードライト方向を示すステータス信号
をもとに、命令保持のタイミング信号、アクセスサイズ
信号、トレースメモリ１１０への書き込みストローブ信
号を生成する回路である。
いて、図面と共に説明する。図１は本発明になるインサ
ーキットエミュレータの一実施の形態の構成図を示す。
同図において、Ｅ−ＣＰＵ１０１はマイクロコンピュー
タをエミュレーションする中央処理装置（ＣＰＵ）であ
る。命令アライナ１０２はＥ−ＣＰＵ１０１が出力した
命令アドレスと命令コードを揃え、保持しておく回路で
ある。タイミング制御回路１０３はＥ−ＣＰＵ１０１が
出力した命令実行タイミングを示すストローブ信号、ア
クセスサイズ、リードライト方向を示すステータス信号
をもとに、命令保持のタイミング信号、アクセスサイズ
信号、トレースメモリ１１０への書き込みストローブ信
号を生成する回路である。
【００１６】データアライナ１０４は、Ｅ−ＣＰＵ１０
１が出力したアクセスデータ、アクセスアドレスを保持
しておく回路である。命令デコーダ１１１は、保持した
命令コードを判別し、制御信号を生成する回路である。
命令保持回路１０５は、命令デコーダ１１１で生成され
る制御信号とタイミング制御回路１０３が生成した信号
を使って、命令アライナ１０２で保持した命令コード
を、アクセスサイクルや長い命令に合わせるために、保
持しておく回路である。
１が出力したアクセスデータ、アクセスアドレスを保持
しておく回路である。命令デコーダ１１１は、保持した
命令コードを判別し、制御信号を生成する回路である。
命令保持回路１０５は、命令デコーダ１１１で生成され
る制御信号とタイミング制御回路１０３が生成した信号
を使って、命令アライナ１０２で保持した命令コード
を、アクセスサイクルや長い命令に合わせるために、保
持しておく回路である。
【００１７】命令コード切換制御回路１０６とアクセス
データ切換制御回路１０９は、タイミング制御回路１０
３が出力する制御信号と、命令デコーダ１１１が出力す
る制御信号を使い、トレースメモリ１１０に出力するデ
ータを切換える切換タイミング信号を生成する回路であ
る。セレクタ１０７及びセレクタ１０８は切換えタイミ
ング信号を使い、命令コードの一部をトレースメモリ１
１０に出力する回路である。
データ切換制御回路１０９は、タイミング制御回路１０
３が出力する制御信号と、命令デコーダ１１１が出力す
る制御信号を使い、トレースメモリ１１０に出力するデ
ータを切換える切換タイミング信号を生成する回路であ
る。セレクタ１０７及びセレクタ１０８は切換えタイミ
ング信号を使い、命令コードの一部をトレースメモリ１
１０に出力する回路である。
【００１８】Ｉ＿ｃｏｄｅはＥ−ＣＰＵ１０１が実行し
た命令コード、Ｉ＿ａｄｒは命令コードの置かれていた
アドレス、ｆｓｔｂは前記命令コードと命令コードのア
ドレスの出力が有効であるタイミングを示す信号、Ａ＿
ｄａｔａはメモリアクセスした時のデータ、Ａ＿ａｄｒ
はメモリアクセスした時のアドレス、ｔａｓｔｂはＡ＿
ｄａｔａ、Ａ＿ａｄｒが有効であるタイミングを示す信
号、ＣｌｏｃｋはＥ−ＣＰＵ１０１が動作するクロッ
ク、Ａｃｃ＿ｓｔａｔはアクセスサイズ、リードライト
方向を示すステータス信号であり、これらの信号はＥ−
ＣＰＵ１０１から出力される。
た命令コード、Ｉ＿ａｄｒは命令コードの置かれていた
アドレス、ｆｓｔｂは前記命令コードと命令コードのア
ドレスの出力が有効であるタイミングを示す信号、Ａ＿
ｄａｔａはメモリアクセスした時のデータ、Ａ＿ａｄｒ
はメモリアクセスした時のアドレス、ｔａｓｔｂはＡ＿
ｄａｔａ、Ａ＿ａｄｒが有効であるタイミングを示す信
号、ＣｌｏｃｋはＥ−ＣＰＵ１０１が動作するクロッ
ク、Ａｃｃ＿ｓｔａｔはアクセスサイズ、リードライト
方向を示すステータス信号であり、これらの信号はＥ−
ＣＰＵ１０１から出力される。
【００１９】ｌｏｎｇ＿ｉｎｓｔは、タイミング制御回
路１０３が出力する命令長の長い命令を示す信号、Ａｃ
ｃ＿ｉｎｓｔは、命令デコーダ１１１が命令保持回路１
０５へ出力するメモリアクセスを伴う命令を示す信号、
Ｃｏｄｅ＿ｌａｔｃｈは、命令保持回路１０５でのラッ
チタイミングを示す信号である。また、ｃｏｄｅは、命
令アライナ１０２で保持した命令コード、ｈｌｄ＿ｃｏ
ｄｅは命令保持回路１０５で保持した命令コード、ｄａ
ｔａはデータアライナ１０４で保持したアクセスデー
タ、Ａｃｃ＿ｓｉｚｅは、タイミング制御回路１０３が
出力するアクセス幅を示す信号、ｃｏｄｅ＿ｓｅｌ１は
アクセスデータを出力するか、命令コードの一部を出力
するかを切換えるために、アクセスデータ切換制御回路
１０９が出力する信号、ｃｏｄｅ＿ｓｅｌ２は命令アラ
イナ１０２で出力する命令コードをそのまま出力する
か、命令コードの一部を出力するかを切換えるために、
命令コード切換制御回路１０６が出力する信号である。
路１０３が出力する命令長の長い命令を示す信号、Ａｃ
ｃ＿ｉｎｓｔは、命令デコーダ１１１が命令保持回路１
０５へ出力するメモリアクセスを伴う命令を示す信号、
Ｃｏｄｅ＿ｌａｔｃｈは、命令保持回路１０５でのラッ
チタイミングを示す信号である。また、ｃｏｄｅは、命
令アライナ１０２で保持した命令コード、ｈｌｄ＿ｃｏ
ｄｅは命令保持回路１０５で保持した命令コード、ｄａ
ｔａはデータアライナ１０４で保持したアクセスデー
タ、Ａｃｃ＿ｓｉｚｅは、タイミング制御回路１０３が
出力するアクセス幅を示す信号、ｃｏｄｅ＿ｓｅｌ１は
アクセスデータを出力するか、命令コードの一部を出力
するかを切換えるために、アクセスデータ切換制御回路
１０９が出力する信号、ｃｏｄｅ＿ｓｅｌ２は命令アラ
イナ１０２で出力する命令コードをそのまま出力する
か、命令コードの一部を出力するかを切換えるために、
命令コード切換制御回路１０６が出力する信号である。
【００２０】更に、ｔｒｗｒｚは、タイミング制御回路
１０３が出力する、トレースメモリ１１０への書き込み
信号、ａｃｃａｄｒは、トレースメモリ１１０ヘ書き込
む、データアライナ１０４からのメモリアクセスアドレ
ス、ａｃｃｄａｔは、トレースメモリ１１０ヘ書き込
む、セレクタ１０８からのメモリアクセスデータ、Ｉｎ
ｓｔ＿ａｄｒは、トレースメモリ１１０へ書き込む、命
令アライナ１０２からの命令実行アドレス、Ｉｎｓｔ＿
ｃｏｄｅは、トレースメモリ１１０ヘ書き込む、セレク
タ１０７からの命令コードである。
１０３が出力する、トレースメモリ１１０への書き込み
信号、ａｃｃａｄｒは、トレースメモリ１１０ヘ書き込
む、データアライナ１０４からのメモリアクセスアドレ
ス、ａｃｃｄａｔは、トレースメモリ１１０ヘ書き込
む、セレクタ１０８からのメモリアクセスデータ、Ｉｎ
ｓｔ＿ａｄｒは、トレースメモリ１１０へ書き込む、命
令アライナ１０２からの命令実行アドレス、Ｉｎｓｔ＿
ｃｏｄｅは、トレースメモリ１１０ヘ書き込む、セレク
タ１０７からの命令コードである。
【００２１】次に、図１の実施の形態のデータセレクト
動作について、図２のトレースデータ記録内容１（デー
タセレクト）及び図３のデータセレクタの一例のタイミ
ング図を併せ参照して説明する。まず、セレクタ１０８
が切換わるタイミングについて説明する。Ｅ−ＣＰＵ１
０１は、Ｉ＿ａｄｒに命令ａ、ｂ、ｃ及びｄの実行アド
レスである１００番地、１０２番地、１０６番地及び１
０ｃ番地を出力する。また、Ｅ−ＣＰＵ１００は、命令
実行アドレスＩ＿ａｄｒ（１００番地、１０２番地、１
０６番地及び１０ｃ番地）のタイミングでａａｂｂ、ｃ
ｃｄｄｅｅｆｆ、ｇｇｈｈ、ｉｉｊｊという命令コード
Ｉ＿ｃｏｄｅを出力し、有効タイミングを示すタイミン
グ信号ｆｓｔｂをアクティブにする。
動作について、図２のトレースデータ記録内容１（デー
タセレクト）及び図３のデータセレクタの一例のタイミ
ング図を併せ参照して説明する。まず、セレクタ１０８
が切換わるタイミングについて説明する。Ｅ−ＣＰＵ１
０１は、Ｉ＿ａｄｒに命令ａ、ｂ、ｃ及びｄの実行アド
レスである１００番地、１０２番地、１０６番地及び１
０ｃ番地を出力する。また、Ｅ−ＣＰＵ１００は、命令
実行アドレスＩ＿ａｄｒ（１００番地、１０２番地、１
０６番地及び１０ｃ番地）のタイミングでａａｂｂ、ｃ
ｃｄｄｅｅｆｆ、ｇｇｈｈ、ｉｉｊｊという命令コード
Ｉ＿ｃｏｄｅを出力し、有効タイミングを示すタイミン
グ信号ｆｓｔｂをアクティブにする。
【００２２】命令アライナ１０２は、Ｅ−ＣＰＵ１０１
から出力された命令実行アドレスＩ＿ａｄｒを保持して
書き込みアドレスＩｎｓｔ＿ａｄｒをトレースメモリ１
１０へ出力すると共に、Ｅ−ＣＰＵ１０１から出力され
た命令コードＩ＿ｃｏｄｅを保持して命令コードｃｏｄ
ｅとして出力する。この例では、Ｅ−ＣＰＵ１０１はＩ
ｎｓｔ＿ａｄｒにアドレス１００番地、１０２番地、１
０６番地及び１０ｃ番地を出力し、アドレス１００番
地、１０２番地、１０６番地及び１０ｃ番地のタイミン
グで図２及び図３に示すように、ａａｂｂ、ｃｃｄｄｅ
ｅｆｆ、ｇｇｈｈ、ｉｉｊｊをｃｏｄｅに出力してい
る。
から出力された命令実行アドレスＩ＿ａｄｒを保持して
書き込みアドレスＩｎｓｔ＿ａｄｒをトレースメモリ１
１０へ出力すると共に、Ｅ−ＣＰＵ１０１から出力され
た命令コードＩ＿ｃｏｄｅを保持して命令コードｃｏｄ
ｅとして出力する。この例では、Ｅ−ＣＰＵ１０１はＩ
ｎｓｔ＿ａｄｒにアドレス１００番地、１０２番地、１
０６番地及び１０ｃ番地を出力し、アドレス１００番
地、１０２番地、１０６番地及び１０ｃ番地のタイミン
グで図２及び図３に示すように、ａａｂｂ、ｃｃｄｄｅ
ｅｆｆ、ｇｇｈｈ、ｉｉｊｊをｃｏｄｅに出力してい
る。
【００２３】以降、命令ａ、命令ｂがアクセスを伴う命
令であるとして説明をする。命令デコーダ１１１は命令
アライナ１０２からの命令コードｃｏｄｅをデコードし
て、図３に示すように、アクセスを伴う命令ａ及びｂの
タイミングで出力信号Ａｃｃ＿ｉｎｓｔをアクティブ
（図３の例ではハイレベル）にする。命令保持回路１０
５は、入力信号Ａｃｃ＿ｉｎｓｔがアクティブの期間
に、命令アライナ１０２からの命令コードｃｏｄｅを保
持する。また、命令保持回路１０５は、アクセス命令が
連続しても問題が発生しないように数段のパイプライン
を有している。
令であるとして説明をする。命令デコーダ１１１は命令
アライナ１０２からの命令コードｃｏｄｅをデコードし
て、図３に示すように、アクセスを伴う命令ａ及びｂの
タイミングで出力信号Ａｃｃ＿ｉｎｓｔをアクティブ
（図３の例ではハイレベル）にする。命令保持回路１０
５は、入力信号Ａｃｃ＿ｉｎｓｔがアクティブの期間
に、命令アライナ１０２からの命令コードｃｏｄｅを保
持する。また、命令保持回路１０５は、アクセス命令が
連続しても問題が発生しないように数段のパイプライン
を有している。
【００２４】アクセスＡが、命令ａで発生したメモリア
クセスサイクルであるとすると、命令ａのメモリアクセ
スサイクルは、図３に示すように命令ａが実行された次
のクロックで発生している。Ｅ−ＣＰＵ１０１はこのタ
イミングでメモリアクセスしたときのデータＡ＿ｄａｔ
ａとして「１１２２３３４４」を、またアクセスサイ
ズ、リードライト方向を示すステータス信号Ａｃｃ＿ｓ
ｔａｔとして３２ビットのリードを示す信号を出力す
る。
クセスサイクルであるとすると、命令ａのメモリアクセ
スサイクルは、図３に示すように命令ａが実行された次
のクロックで発生している。Ｅ−ＣＰＵ１０１はこのタ
イミングでメモリアクセスしたときのデータＡ＿ｄａｔ
ａとして「１１２２３３４４」を、またアクセスサイ
ズ、リードライト方向を示すステータス信号Ａｃｃ＿ｓ
ｔａｔとして３２ビットのリードを示す信号を出力す
る。
【００２５】タイミング制御回路１０３は、上記のステ
ータス信号Ａｃｃ＿ｓｔａｔの情報からアクセス幅を示
すＡｃｃ＿ｓｉｚｅを生成し、アクセスＡの時には、３
２ビット、アクセスＢの時には１６ビットを示す信号を
出力する。データアライナ１０４はＡ＿ｄａｔａ、Ａ＿
ａｄｒの値を、Ｅ−ＣＰＵ１０１からの図３に示すタイ
ミング信号ｔａｓｔｂのタイミングで保持し、アクセス
データｄａｔａとメモリアクセスアドレスａｃｃａｄｒ
として出力する。ここでは、アクセスデータｄａｔａは
「１１２２３３４４」、メモリアクセスアドレスａｃｃ
ａｄｒは「１０００」である。
ータス信号Ａｃｃ＿ｓｔａｔの情報からアクセス幅を示
すＡｃｃ＿ｓｉｚｅを生成し、アクセスＡの時には、３
２ビット、アクセスＢの時には１６ビットを示す信号を
出力する。データアライナ１０４はＡ＿ｄａｔａ、Ａ＿
ａｄｒの値を、Ｅ−ＣＰＵ１０１からの図３に示すタイ
ミング信号ｔａｓｔｂのタイミングで保持し、アクセス
データｄａｔａとメモリアクセスアドレスａｃｃａｄｒ
として出力する。ここでは、アクセスデータｄａｔａは
「１１２２３３４４」、メモリアクセスアドレスａｃｃ
ａｄｒは「１０００」である。
【００２６】ここでアクセスＡは３２ビットアクセスで
あるので、命令コードをアクセスデータにマルチプレク
スして出力すると、アクセスデータが正しくトレースメ
モリ１１０に残らなくなる。そこで、この実施の形態で
は図３のタイミング図に示すように、クロックＣｌｏｃ
ｋに同期して動作するアクセスデータ切換制御回路１０
９で生成されたアクセスデータ切換制御信号Ｃｏｄｅ＿
ｓｅｌ１がセレクタ１０８に入力されて、データアライ
ナ１０４から取り出されてセレクタ１０８に入力される
アクセスデータｄａｔａを選択させ、メモリアクセスデ
ータａｃｃｄａｔとしてトレースメモリ１１０へ出力さ
せる。
あるので、命令コードをアクセスデータにマルチプレク
スして出力すると、アクセスデータが正しくトレースメ
モリ１１０に残らなくなる。そこで、この実施の形態で
は図３のタイミング図に示すように、クロックＣｌｏｃ
ｋに同期して動作するアクセスデータ切換制御回路１０
９で生成されたアクセスデータ切換制御信号Ｃｏｄｅ＿
ｓｅｌ１がセレクタ１０８に入力されて、データアライ
ナ１０４から取り出されてセレクタ１０８に入力される
アクセスデータｄａｔａを選択させ、メモリアクセスデ
ータａｃｃｄａｔとしてトレースメモリ１１０へ出力さ
せる。
【００２７】アクセスＢは１００４番地への１６ビット
ライトになっている。実際にライトサイクルが発生する
のは、命令ｃの実行タイミングと同時である。アクセス
データが１６ビットの場合は、命令コードの一部をアク
セスデータにマルチプレクスして出力することが可能で
ある。そこで、この実施の形態では、アクセスデータ切
換制御回路１０９で生成されたアクセスデータ切換制御
信号Ｃｏｄｅ＿ｓｅｌ１がセレクタ１０８に入力され
て、命令保持回路１０５から取り出されてセレクタ１０
８に入力される、図３に示す命令コードｈｌｄ＿ｃｏｄ
ｅを選択させ、このｈｌｄ＿ｃｏｄｅをメモリアクセス
データａｃｃｄａｔとしてトレースメモリ１１０へ出力
させる。
ライトになっている。実際にライトサイクルが発生する
のは、命令ｃの実行タイミングと同時である。アクセス
データが１６ビットの場合は、命令コードの一部をアク
セスデータにマルチプレクスして出力することが可能で
ある。そこで、この実施の形態では、アクセスデータ切
換制御回路１０９で生成されたアクセスデータ切換制御
信号Ｃｏｄｅ＿ｓｅｌ１がセレクタ１０８に入力され
て、命令保持回路１０５から取り出されてセレクタ１０
８に入力される、図３に示す命令コードｈｌｄ＿ｃｏｄ
ｅを選択させ、このｈｌｄ＿ｃｏｄｅをメモリアクセス
データａｃｃｄａｔとしてトレースメモリ１１０へ出力
させる。
【００２８】このようにして、トレースメモリ１１０
は、タイミング制御回路１０３からの書き込み信号ｔｒ
ｗｒｚのタイミングで、図２及び図３に示すように、３
２ビットアクセスＡの場合は、セレクタ１０８により選
択された３２ビットのメモリアクセスデータａｃｃｄａ
ｔａ「１１２２３３４４」を書き込み、１６ビットアク
セスＢの場合は、セレクタ１０８により選択された１６
ビットのメモリアクセスデータ「５５６６」に命令コー
ドｈｌｄ＿ｃｏｄｅ「ｃｃｄｄｅｅｆｆ」中の一部の命
令コード１６ビット「ｃｃｄｄ」が付加されたａｃｃｄ
ａｔａを書き込む。
は、タイミング制御回路１０３からの書き込み信号ｔｒ
ｗｒｚのタイミングで、図２及び図３に示すように、３
２ビットアクセスＡの場合は、セレクタ１０８により選
択された３２ビットのメモリアクセスデータａｃｃｄａ
ｔａ「１１２２３３４４」を書き込み、１６ビットアク
セスＢの場合は、セレクタ１０８により選択された１６
ビットのメモリアクセスデータ「５５６６」に命令コー
ドｈｌｄ＿ｃｏｄｅ「ｃｃｄｄｅｅｆｆ」中の一部の命
令コード１６ビット「ｃｃｄｄ」が付加されたａｃｃｄ
ａｔａを書き込む。
【００２９】以上、説明した通り、この実施の形態では
アクセス幅が最大データ幅より小さい場合、命令コード
の一部をアクセスデータに出力しトレースメモリ１１０
に残すことで、アクセスと命令コードの対応付けが可能
となり、命令コードからアクセスを起こした命令を見つ
けることが簡単にできる。また、アドレス専用のメモリ
も必要としない。
アクセス幅が最大データ幅より小さい場合、命令コード
の一部をアクセスデータに出力しトレースメモリ１１０
に残すことで、アクセスと命令コードの対応付けが可能
となり、命令コードからアクセスを起こした命令を見つ
けることが簡単にできる。また、アドレス専用のメモリ
も必要としない。
【００３０】次に、図１の実施の形態の命令セレクト動
作について、図４のトレースデータ記録内容２（命令セ
レクト）及び図５の命令セレクトの一例のタイミング図
を併せ参照して説明する。
作について、図４のトレースデータ記録内容２（命令セ
レクト）及び図５の命令セレクトの一例のタイミング図
を併せ参照して説明する。
【００３１】この例では図４に示すように、２００番地
の命令ｅ、２０４番地の命令ｆ、２０ｃ番地の命令ｇと
３つの命令が実行され、更に命令ｆはｆ−１、ｆ−２、
ｆ−３からなるものとする。すなわち、命令ｆは１２バ
イト長という長い命令になっており、実行時間も３クロ
ック（各クロックの命令ｆ−１、ｆ−２、ｆ−３）と長
くなっているものとする。
の命令ｅ、２０４番地の命令ｆ、２０ｃ番地の命令ｇと
３つの命令が実行され、更に命令ｆはｆ−１、ｆ−２、
ｆ−３からなるものとする。すなわち、命令ｆは１２バ
イト長という長い命令になっており、実行時間も３クロ
ック（各クロックの命令ｆ−１、ｆ−２、ｆ−３）と長
くなっているものとする。
【００３２】Ｅ−ＣＰＵ１０１が出力する、命令実行が
行われたことを示すタイミング信号ｆｓｔｂは、図５の
タイミング図に示すように、命令ｅと、命令ｆの最初の
命令コードと命令ｇが実行される各タイミングでアクテ
ィブになる。図１の命令アライナ１０２はアドレスＩ＿
ａｄｒ、命令コードＩ＿ｃｏｄｅを、タイミング信号ｆ
ｓｔｂのアクティブタイミングでラッチし、命令実行ア
ドレスＩｎｓｔ＿ａｄｒ、命令コードｃｏｄｅを出力す
る。
行われたことを示すタイミング信号ｆｓｔｂは、図５の
タイミング図に示すように、命令ｅと、命令ｆの最初の
命令コードと命令ｇが実行される各タイミングでアクテ
ィブになる。図１の命令アライナ１０２はアドレスＩ＿
ａｄｒ、命令コードＩ＿ｃｏｄｅを、タイミング信号ｆ
ｓｔｂのアクティブタイミングでラッチし、命令実行ア
ドレスＩｎｓｔ＿ａｄｒ、命令コードｃｏｄｅを出力す
る。
【００３３】命令デコーダ１１１は、長い命令であると
命令長の長い命令を示す信号ｌｏｎｇ＿ｉｎｓｔを図５
に示すように、命令ｆの２番目の命令コードｆ−２のタ
イミングでアクティブにする。ｌｏｎｇ＿ｉｎｓｔがア
クティブの時に、命令保持回路１０５は命令コードｃｏ
ｄｅをラッチしておく。
命令長の長い命令を示す信号ｌｏｎｇ＿ｉｎｓｔを図５
に示すように、命令ｆの２番目の命令コードｆ−２のタ
イミングでアクティブにする。ｌｏｎｇ＿ｉｎｓｔがア
クティブの時に、命令保持回路１０５は命令コードｃｏ
ｄｅをラッチしておく。
【００３４】命令コード切換制御回路１０６は、タイミ
ング信号ｆｓｔｂを１クロック遅らせたタイミング信号
とｌｏｎｇ＿ｉｎｓｔ信号を入力として受け、命令アラ
イナ１０２で出力する命令コードをそのまま出力する
か、命令コードの一部を出力するかを切り換える切換信
号Ｃｏｄｅ＿ｓｅｌ２を生成する。切換信号Ｃｏｄｅ＿
ｓｅｌ２がアクティブの時、セレクタ１０７は命令保持
回路１０５からの命令コードｈｌｄ＿ｃｏｄｅを選択
し、命令コードｈｌｄ＿ｃｏｄｅをトレースメモリ１１
０に命令コードＩｎｓｔ＿ｃｏｄｅとして出力する。
ング信号ｆｓｔｂを１クロック遅らせたタイミング信号
とｌｏｎｇ＿ｉｎｓｔ信号を入力として受け、命令アラ
イナ１０２で出力する命令コードをそのまま出力する
か、命令コードの一部を出力するかを切り換える切換信
号Ｃｏｄｅ＿ｓｅｌ２を生成する。切換信号Ｃｏｄｅ＿
ｓｅｌ２がアクティブの時、セレクタ１０７は命令保持
回路１０５からの命令コードｈｌｄ＿ｃｏｄｅを選択
し、命令コードｈｌｄ＿ｃｏｄｅをトレースメモリ１１
０に命令コードＩｎｓｔ＿ｃｏｄｅとして出力する。
【００３５】切換信号Ｃｏｄｅ＿ｓｅｌ２がインアクテ
ィブの時、セレクタ１０７は命令アライナ１０２からの
命令コードｃｏｄｅを選択し、その命令コードｃｏｄｅ
をトレースメモリ１１０へ書き込み用命令コードＩｎｓ
ｔ＿ｃｏｄｅとして出力する。
ィブの時、セレクタ１０７は命令アライナ１０２からの
命令コードｃｏｄｅを選択し、その命令コードｃｏｄｅ
をトレースメモリ１１０へ書き込み用命令コードＩｎｓ
ｔ＿ｃｏｄｅとして出力する。
【００３６】これにより、Ｉ＿ｃｏｄｅが図５に示すよ
うに、命令長の長い命令ｆの命令ｆ−１のとき「ｉｊｋ
ｌｍｎｏｐ」、命令ｆ−２のとき「ｑｒｓｔ」、命令ｆ
−３のとき「ｕｖｗｘ」と分割されている場合、セレク
タ１０７からトレースメモリ１１０へ出力される命令コ
ードＩｎｓｔ＿ｃｏｄｅは、図４で「命令コード」とし
て、また図５に示すように、最初の命令ｆ−１のときは
入力Ｉ＿ｃｏｄｅと同じ「ｉｊｋｌｍｎｏｐ」であるの
に対し、命令ｆ−２の実行タイミングでは「ｉｊｋｌｑ
ｒｓｔ」を、命令ｆ−３の実行タイミングでは「ｉｊｋ
ｌｕｖｗｘ」を出力する。
うに、命令長の長い命令ｆの命令ｆ−１のとき「ｉｊｋ
ｌｍｎｏｐ」、命令ｆ−２のとき「ｑｒｓｔ」、命令ｆ
−３のとき「ｕｖｗｘ」と分割されている場合、セレク
タ１０７からトレースメモリ１１０へ出力される命令コ
ードＩｎｓｔ＿ｃｏｄｅは、図４で「命令コード」とし
て、また図５に示すように、最初の命令ｆ−１のときは
入力Ｉ＿ｃｏｄｅと同じ「ｉｊｋｌｍｎｏｐ」であるの
に対し、命令ｆ−２の実行タイミングでは「ｉｊｋｌｑ
ｒｓｔ」を、命令ｆ−３の実行タイミングでは「ｉｊｋ
ｌｕｖｗｘ」を出力する。
【００３７】すなわち、この実施の形態では、命令長が
長い命令ｆを実行した時、命令コードの一部「ｉｊｋ
ｌ」を、分割した命令コード「ｑｒｓｔ」及び「ｕｖｗ
ｘ」の上位側にマルチプレクスされてトレースメモリ１
１０へ出力される。これにより、命令長の長い命令の途
中であることが分かり、デバッガでの処理が簡単にな
る。また、命令長幅のメモリも不要になる。
長い命令ｆを実行した時、命令コードの一部「ｉｊｋ
ｌ」を、分割した命令コード「ｑｒｓｔ」及び「ｕｖｗ
ｘ」の上位側にマルチプレクスされてトレースメモリ１
１０へ出力される。これにより、命令長の長い命令の途
中であることが分かり、デバッガでの処理が簡単にな
る。また、命令長幅のメモリも不要になる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
アクセス幅が最大データ幅よりも小さい場合、アクセス
データに命令コードの一部をマルチプレクスして出力す
ることにより、アクセスと命令コードの対応付けが可能
であるため、命令コードからアクセスを起こした命令を
見つけることが簡単にできる。
アクセス幅が最大データ幅よりも小さい場合、アクセス
データに命令コードの一部をマルチプレクスして出力す
ることにより、アクセスと命令コードの対応付けが可能
であるため、命令コードからアクセスを起こした命令を
見つけることが簡単にできる。
【００３９】また、本発明によれば、命令長が所定値よ
りも長い命令を実行した時、第１の命令コードの一部を
分割した第２の命令コードにマルチプレクスして出力す
るようにしたため、命令長の長い命令の途中であること
が分かり、デバッガでの処理を簡単にできる。
りも長い命令を実行した時、第１の命令コードの一部を
分割した第２の命令コードにマルチプレクスして出力す
るようにしたため、命令長の長い命令の途中であること
が分かり、デバッガでの処理を簡単にできる。
【００４０】更に、本発明によれば、アドレス専用のメ
モリや命令長幅のメモリも不要にできるので、エミュレ
ータのコストダウンを実現できる。
モリや命令長幅のメモリも不要にできるので、エミュレ
ータのコストダウンを実現できる。
【図１】本発明の一実施の形態の構成図である。
【図２】図１中のトレースデータ記録内容（データセレ
クト）の一例を示す図である。
クト）の一例を示す図である。
【図３】図１中のデータセレクトの一例のタイミング図
である。
である。
【図４】図１中のトレースデータ記録内容（命令セレク
ト）の一例を示す図である。
ト）の一例を示す図である。
【図５】図１中の命令セレクトの一例のタイミング図で
ある。
ある。
【図６】従来の一例の構成図である。
１０１ Ｅ−ＣＰＵ １０２ 命令アライナ １０３ タイミング制御回路 １０４ データアライナ １０５ 命令保持回路 １０６ 命令コード切換制御回路 １０７ セレクタ２ １０８ セレクタ１ １０９ アクセスデータ切換制御回路 １１０ トレースメモリ １１１ 命令デコーダ Ｉ＿ｃｏｄｅ Ｅ−ＣＰＵが実行した命令コード Ｉ＿ａｄｒ 命令コードの置かれていたアドレス ｆｓｔｂ 前記命令コードと命令コードのアドレスの出
力が有効であるタイミング信号 Ａ＿ｄａｔａ メモリアクセスした時のデータ Ａ＿ａｄｒ メモリアクセスした時のアドレス ｔａｓｔｂ Ａ＿ｄａｔａ、Ａ＿ａｄｒが有効であるタ
イミングを示す信号 Ｃｌｏｃｋ Ｅ−ＣＰＵが動作するクロック Ａｃｃ＿ｓｔａｔ アクセスサイズ、リードライト方向
を示すステータス信号 ｌｏｎｇ＿ｉｎｓｔ 命令長の長い命令を示す信号 Ａｃｃ＿ｉｎｓｔ メモリアクセスを伴う命令を示す信
号 Ｃｏｄｅ＿ｌａｔｃｈ 命令保持回路でのラッチタイミ
ングを示す信号 ｃｏｄｅ 命令アライナで保持した命令コード ｈｌｄ＿ｃｏｄｅ 命令保持回路で保持した命令コード ｄａｔａ データアライナで保持したアクセスデータ Ａｃｃ＿ｓｉｚｅ アクセス幅を示す信号 Ｃｏｄｅ＿ｓｅｌｌ アクセスデータを出力するか、命
令コードの一部を出力するかの切換信号 Ｃｏｄｅ＿ｓｅｌ２ 命令アライナで出力する命令コー
ドをそのまま出力するか、命令コードの一部を出力する
かを切換える信号 ｔｒｗｒｚ トレースメモリへの書き込み信号 ａｃｃａｄｒ トレースメモリへ書き込むメモリアクセ
スアドレス ａｃｃｄａｔ トレースメモリへ書き込むメモリアクセ
スデータ Ｉｎｓｔ＿ａｄｒ トレースメモリへ書き込む命令実行
アドレス Ｉｎｓｔ＿ｃｏｄｅ トレースメモリヘ書き込む命令コ
ード ｄ１＿ｆｓｔｂ ｆｓｔｂの１クロック遅れた信号
力が有効であるタイミング信号 Ａ＿ｄａｔａ メモリアクセスした時のデータ Ａ＿ａｄｒ メモリアクセスした時のアドレス ｔａｓｔｂ Ａ＿ｄａｔａ、Ａ＿ａｄｒが有効であるタ
イミングを示す信号 Ｃｌｏｃｋ Ｅ−ＣＰＵが動作するクロック Ａｃｃ＿ｓｔａｔ アクセスサイズ、リードライト方向
を示すステータス信号 ｌｏｎｇ＿ｉｎｓｔ 命令長の長い命令を示す信号 Ａｃｃ＿ｉｎｓｔ メモリアクセスを伴う命令を示す信
号 Ｃｏｄｅ＿ｌａｔｃｈ 命令保持回路でのラッチタイミ
ングを示す信号 ｃｏｄｅ 命令アライナで保持した命令コード ｈｌｄ＿ｃｏｄｅ 命令保持回路で保持した命令コード ｄａｔａ データアライナで保持したアクセスデータ Ａｃｃ＿ｓｉｚｅ アクセス幅を示す信号 Ｃｏｄｅ＿ｓｅｌｌ アクセスデータを出力するか、命
令コードの一部を出力するかの切換信号 Ｃｏｄｅ＿ｓｅｌ２ 命令アライナで出力する命令コー
ドをそのまま出力するか、命令コードの一部を出力する
かを切換える信号 ｔｒｗｒｚ トレースメモリへの書き込み信号 ａｃｃａｄｒ トレースメモリへ書き込むメモリアクセ
スアドレス ａｃｃｄａｔ トレースメモリへ書き込むメモリアクセ
スデータ Ｉｎｓｔ＿ａｄｒ トレースメモリへ書き込む命令実行
アドレス Ｉｎｓｔ＿ｃｏｄｅ トレースメモリヘ書き込む命令コ
ード ｄ１＿ｆｓｔｂ ｆｓｔｂの１クロック遅れた信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 310 G06F 11/22 340 G06F 11/34
Claims (6)
- 【請求項１】 マイクロコンピュータを搭載したシステ
ムのハードウェア及びソフトウェアのデバッグに使用す
るインサーキットエミュレータにおいて、 少なくとも命令実行された命令アドレスと、命令実行さ
れた命令コードと、アクセスのサイズとリードライトの
方向とを示すステータス信号と、メモリアクセスした時
のアクセスデータと、メモリアクセスした時のアクセス
アドレスと、前記命令アクセスデータ及びアクセスアド
レスが有効であることを示す第１のストローブ信号と、
命令実行タイミングを示す第２のストローブ信号とを出
力するエミュレーションＣＰＵと、 前記エミュレーションＣＰＵが出力する前記アクセスデ
ータ及びアクセスアドレスを、前記第１のストローブ信
号に基づいて保持するデータアライナと、 前記エミュレーションＣＰＵが出力する前記命令アドレ
ス及び命令コードを、前記第２のストローブ信号に基づ
いて保持する命令アライナと、 前記エミュレーションＣＰＵが出力する前記第１及び第
２のストローブ信号とステータス信号を入力として受
け、タイミング信号を出力するタイミング制御回路と、 前記タイミング制御回路の出力タイミング信号とを用い
て、前記命令アライナで保持した命令コードをアクセス
サイクルに合わせるために保持しておくパイプライン構
造を持った命令保持回路と、 前記データアライナからのアクセスデータと前記命令保
持回路からの命令コードとを入力として受け、第１のセ
レクト信号に基づき、前記アクセスデータのみ又は前記
アクセスデータに前記命令コードの一部をマルチプレク
スして出力する第１のセレクタと、 前記第１のストローブ信号及び前記タイミング制御回路
からのタイミング信号を受け、前記第１のセレクト信号
を生成して前記第１のセレクタへ出力する第１の切換制
御回路とを有することを特徴とするインサーキットエミ
ュレータ。 - 【請求項２】 前記第１の切換制御回路は、前記タイミ
ング信号がアクセス幅が最大データ幅より小さいことを
示しているか否か判断し、最大データ幅のときは前記第
１のセレクタにより前記アクセスデータのみを選択さ
せ、前記最大データ幅より小さいときは前記第１のセレ
クタにより前記アクセスデータに前記命令コードの一部
をマルチプレクスして選択させることを特徴とする請求
項１記載のインサーキットエミュレータ。 - 【請求項３】 マイクロコンピュータを搭載したシステ
ムのハードウェア及びソフトウェアのデバッグに使用す
るインサーキットエミュレータにおいて、 少なくとも命令実行された命令アドレスと、命令実行さ
れた第１の命令コードと、アクセスのサイズとリードラ
イトの方向とを示すステータス信号と、前記命令アクセ
スデータ及びアクセスアドレスが有効であることを示す
第１のストローブ信号と、命令実行タイミングを示す第
２のストローブ信号とを出力するエミュレーションＣＰ
Ｕと、 前記エミュレーションＣＰＵが出力する前記命令アドレ
ス及び第１の命令コードを、前記第２のストローブ信号
に基づいて保持する命令アライナと、 前記命令アライナで保持した第１の命令コードの命令長
を判別して制御信号を出力する命令デコーダと、 前記エミュレーションＣＰＵが出力する前記第１及び第
２のストローブ信号とステータス信号を入力として受
け、タイミング信号を出力するタイミング制御回路と、 前記命令デコーダで生成された前記制御信号と前記タイ
ミング制御回路の出力タイミング信号とを用いて、命令
アライナで保持した第１の命令コードをアクセスサイク
ルに合わせるために保持して第２の命令コードとして出
力するパイプライン構造を持った命令保持回路と、 前記命令アライナからの第１の命令コードと前記命令保
持回路からの第２の命令コードとを入力として受け、第
２のセレクト信号に基づき、前記第２の命令コードのみ
又は前記第２の命令コードに前記第１の命令コードの一
部をマルチプレクスして出力する第２のセレクタと、 前記命令デコーダからの命令長の判別信号と前記第２の
ストローブ信号及び前記タイミング制御回路からのタイ
ミング信号を受け、前記第２のセレクト信号を生成して
前記第２のセレクタへ出力する第２の切換制御回路とを
有することを特徴とするインサーキットエミュレータ。 - 【請求項４】 前記第２の切換制御回路は、前記命令デ
コーダからの命令長の判別信号が所定値より長いことを
示しているときは、前記第２のセレクタにより前記第２
の命令コードのみを選択させ、前記命令長が前記所定値
より短いときは前記第２のセレクタにより前記第２の命
令コードに前記第１の命令コードの一部をマルチプレク
スして選択させることを特徴とする請求項３記載のイン
サーキットエミュレータ。 - 【請求項５】 マイクロコンピュータを搭載したシステ
ムのハードウェア及びソフトウェアのデバッグに使用す
るインサーキットエミュレータにおいて、 少なくとも命令実行された命令アドレスと、命令実行さ
れた命令コードと、アクセスのサイズとリードライトの
方向とを示すステータス信号と、メモリアクセスした時
のアクセスデータと、メモリアクセスした時のアクセス
アドレスと、前記命令アクセスデータ及びアクセスアド
レスが有効であることを示す第１のストローブ信号と、
命令実行タイミングを示す第２のストローブ信号とを出
力するエミュレーションＣＰＵと、 前記エミュレーションＣＰＵが出力する前記アクセスデ
ータ及びアクセスアドレスを、前記第１のストローブ信
号に基づいて保持するデータアライナと、 前記エミュレーションＣＰＵが出力する前記命令アドレ
ス及び第１の命令コードを、前記第２のストローブ信号
に基づいて保持する命令アライナと、 前記命令アライナで保持した第１の命令コードの命令長
を判別して制御信号を出力する命令デコーダと、 前記エミュレーションＣＰＵが出力する前記第１及び第
２のストローブ信号とステータス信号を入力として受
け、タイミング信号を出力するタイミング制御回路と、 前記命令デコーダで生成された前記制御信号と前記タイ
ミング制御回路の出力タイミング信号とを用いて、前記
命令アライナで保持した第１の命令コードをアクセスサ
イクルに合わせるために保持して、第２の命令コードと
して出力するパイプライン構造を持った命令保持回路
と、 前記データアライナからのアクセスデータと前記命令保
持回路からの第２の命令コードとを入力として受け、第
１のセレクト信号に基づき、前記アクセスデータのみ又
は前記アクセスデータに前記第２の命令コードの一部を
マルチプレクスして出力する第１のセレクタと、 前記命令アライナからの第１の命令コードと前記命令保
持回路からの第２の命令コードとを入力として受け、第
２のセレクト信号に基づき、前記第２の命令コードのみ
又は前記第２の命令コードに前記第１の命令コードの一
部をマルチプレクスして出力する第２のセレクタと、 前記第１のストローブ信号及び前記タイミング制御回路
からのタイミング信号を受け、前記第１のセレクト信号
を生成して前記第１のセレクタへ出力する第１の切換制
御回路と、 前記命令デコーダからの命令長の判別信号と前記第２の
ストローブ信号及び前記タイミング制御回路からのタイ
ミング信号を受け、前記第２のセレクト信号を生成して
前記第２のセレクタへ出力する第２の切換制御回路とを
有することを特徴とするインサーキットエミュレータ。 - 【請求項６】 前記第１の切換制御回路は、前記タイミ
ング信号がアクセス幅が最大データ幅より小さいことを
示しているか否か判断し、最大データ幅のときは前記第
１のセレクタにより前記アクセスデータのみを選択さ
せ、前記最大データ幅より小さいときは前記第１のセレ
クタにより前記アクセスデータに前記第２の命令コード
の一部をマルチプレクスして選択させ、前記第２の切換
制御回路は、前記命令デコーダからの命令長の判別信号
が所定値より長いことを示しているときは、前記第２の
セレクタにより前記第２の命令コードのみを選択させ、
前記命令長が前記所定値より短いときは前記第２のセレ
クタにより前記第２の命令コードに前記第１の命令コー
ドの一部をマルチプレクスして選択させることを特徴と
する請求項５記載のインサーキットエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10334101A JP3001547B1 (ja) | 1998-11-25 | 1998-11-25 | インサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10334101A JP3001547B1 (ja) | 1998-11-25 | 1998-11-25 | インサーキットエミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3001547B1 true JP3001547B1 (ja) | 2000-01-24 |
| JP2000163281A JP2000163281A (ja) | 2000-06-16 |
Family
ID=18273546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10334101A Expired - Fee Related JP3001547B1 (ja) | 1998-11-25 | 1998-11-25 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001547B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102267A (ja) | 2005-09-30 | 2007-04-19 | Toshiba Corp | アクセス履歴管理方法、アクセス履歴管理装置、アクセス履歴管理プログラム、記憶装置及び情報処理装置 |
-
1998
- 1998-11-25 JP JP10334101A patent/JP3001547B1/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000163281A (ja) | 2000-06-16 |
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