JPH09325935A

JPH09325935A - バス切り換え回路

Info

Publication number: JPH09325935A
Application number: JP14294296A
Authority: JP
Inventors: Naohiro Adachi; 直大足立; Hideyuki Kawakita; 英幸川北; Fujio Horie; 不二夫堀江
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-06-05
Filing date: 1996-06-05
Publication date: 1997-12-16

Abstract

(57)【要約】【課題】ＣＰＵで実行中のプログラムを停止させるこ
となく、ＣＰＵが参照するメモリに外部からのアクセス
を可能とするバス切り換え回路を提供することを課題と
する。【解決手段】同一のアドレスが割り当てられ、ユーザ
ープログラムを格納する第１のメモリ１Ａ及び第２のメ
モリ１Ｂのどちらかに中央処理装置３Ａはアクセスし、
中央処理装置３Ａが第１のメモリ１Ａを参照していると
きには第２のメモリ１Ｂに外部からアクセスし、第２の
メモリ１Ｂを参照しているときには第１のメモリ１Ａに
外部からアクセスし、中央処理装置３Ａのアクセスに影
響を与えることのないタイミングで中央処理装置３Ａが
第１のメモリ１Ａと第２のメモリ１Ｂのどちらにアクセ
スするかを切り換えを行うように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハードウェアやソ
フトウェアのデバッグに利用されるバス切り換え回路に
関し、特に、メモリに格納されたプログラムをＣＰＵが
実行している間に、そのメモリの内容を書き換えること
が可能であるバス切り換え回路に関する。

【０００２】

【従来の技術】マイクロコンピュータ応用システムの開
発の際には、開発中のハードウェアやソフトウェアのデ
バッグ、性能評価及び機能試験等が必要であり、例え
ば、次のような構成のバス切り換え回路により、そのデ
バッグ等が行われていた。

【０００３】図５は、従来のバス切り換え回路の構成を
示す図であり、ユーザープログラム（以下、単に「プロ
グラム」と記す。）を格納するメモリ１と、メモリ１に
格納された前記プログラムを実行するＣＰＵ（中央処理
装置）３と、メモリ１とＣＰＵ３との間に接続されるマ
ルチプレクサー５とから構成され、メモリ１とマルチプ
レクサー５とはバス７を介して、ＣＰＵ３とマルチプレ
クサー５とはバス９を介してそれぞれ接続されている。
また、マルチプレクサー５には、さらに、メモリ１に外
部からアクセスができるようにバス１１が接続されてい
る。

【０００４】メモリ１は、通常は、格納するプログラム
を随時、書き換えることができるようにＲＡＭ（Random
Access Memory）が用いられる。

【０００５】ＣＰＵ３は、メモリ１に格納されたプログ
ラムをバス７及びバス９を介して参照して動作する。

【０００６】マルチプレクサー５は、外部から入力され
る切り換え制御信号により、複数個の入力端子Ａ、Ｂの
うち１端子を選択してその端子に入力される信号を出力
端子Ｓに出力する回路であり、ここでは、メモリ１にバ
ス９を介してＣＰＵ３を接続するか、あるいは、バス１
１を介してメモリ１を外部に解放するか、を切り換え
る。

【０００７】次に、このような構成である従来のバス切
り換え回路において、ＣＰＵ３がメモリ１に格納されて
いるプログラムを参照して動作している時に、メモリ１
に外部からアクセスする場合の動作について説明する。
なお、マルチプレクサー５は、最初、メモリ１とＣＰＵ
３とをバス７及びバス９を介して接続しているものとす
る。

【０００８】まず、ＣＰＵ３で実行中のプログラムを一
旦中断する。次に、マルチプレクサー５に切り換え制御
信号が入力され、入力端子Ｂが選択され、メモリ１はバ
ス７及びバス１１を介して外部に解放される。次に、バ
ス１１を介して外部からアクセスする。次に、アクセス
が終了した後、再び、マルチプレクサー５に切り換え制
御信号が入力され、入力端子Ａが選択され、メモリ１と
ＣＰＵ３とがバス７及びバス９を介して接続される。最
後に、再び、ＣＰＵ３はプログラムを実行する。

【０００９】このように、従来のバス切り換え回路は、
ＣＰＵ３がメモリ１に格納されているプログラムを参照
し動作している時に一旦実行中のプログラムを中断し
て、メモリ１に外部からアクセスすることにより、開発
中のハードウェアやソフトウェアのデバッグ、性能評価
及び機能試験等を行っていた。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の
バス切り換え回路では、次のような問題があった。

【００１１】それは、マイクロコンピュータを利用した
システムには、そのシステムのデバッグ等をする際には
ＣＰＵで実行中のプログラムを停止させずにそのシステ
ムの調整（例えば、パラメータの変更）を行わなければ
ならないものがあるが、上述したように、従来のバス切
り換え回路では、ＣＰＵがメモリに格納されているプロ
グラムを参照して動作している時には、一度実行中のプ
ログラムを中断してメモリにアクセスしなければなら
ず、従って、上述した従来のバス切り換え回路では上記
システムのデバッグ等を行うことができなかった。

【００１２】また、ＣＰＵで実行中のプログラムを停止
させて調整を行うことが可能なシステムであっても、プ
ログラムを停止させた場合に、ＣＰＵに接続されている
Ｉ／Ｏポートの出力が停止時の状態を保持することによ
り、Ｉ／Ｏポートに接続されている周辺回路または周辺
装置の仕様によっては、故障等の期待しない動作を伴う
場合があった。

【００１３】このため、ＣＰＵで実行中のプログラムを
停止させることなくメモリに外部からアクセスが可能と
なるように、２つのバスから同時にアクセスが可能であ
るデュアルポートメモリを用いる方法が提案されている
が、この方法においては、同一番地に片方のバスからＷ
ｒｉｔｅ動作、もう一方のバスからＲｅａｄ動作が実行
された場合には、読み出されるデータは保証されないと
いう問題があった。また、複数のデータを一度に書き換
えることができなかった。

【００１４】本発明は上記事情に鑑みて成されたもので
あり、その目的は、ＣＰＵで実行中のプログラムを停止
させることなく、ＣＰＵが参照するメモリに外部からの
アクセスを可能とするバス切り換え回路を提供すること
を目的とする。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は、ユーザープログラムを実行する中央処理
装置と、前記中央処理装置から同一のアドレスを割り当
てられ、前記ユーザープログラムを格納する第１のメモ
リ及び第２のメモリと、前記中央処理装置が前記第１の
メモリを参照しているときには前記第２のメモリに外部
からのアクセスが可能となるようにバスの切り換えを行
い、前記中央処理装置が前記第２のメモリを参照してい
るときには前記第１のメモリに外部からのアクセスが可
能となるようにバスの切り換えを行う切り換え手段とを
有し、前記切り換え手段は、前記第１のメモリまたは第
２のメモリに対する前記中央処理装置のアクセスに影響
を与えることのないタイミングで切り換えを行うことを
特徴とする。

【００１６】ここで、前記タイミングとしては、例え
ば、予め設定したアドレスを前記中央処理装置がアクセ
スしたときとすることができる。

【００１７】上記構成によれば、前記中央処理装置が実
行するプログラムは、前記中央処理装置から同一のアド
レスを割り当てられた前記第１のメモリ、第２のメモリ
それぞれに格納されており、従って前記中央処理装置か
らは前記第１のメモリと第２のメモリは擬似的に一つの
メモリとして見えるので、前記中央処理装置が参照して
いないメモリのみに対して外部よりアクセスを行うこと
により、前記中央処理装置がプログラムを実行中にその
停止をすることなくプログラムの書き換えを行うことが
できる。

【００１８】また、前記中央処理装置が前記第１のメモ
リと第２のメモリのどちらにアクセスするかの切り換え
を、例えば、予め設定したアドレスを前記中央処理装置
がアクセスしたときに行うことにより、前記第１のメモ
リまたは第２のメモリに対する前記中央処理装置のアク
セスに影響を与えることのなく、その切り換えを行うこ
とができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。

【００２０】図１は、本発明の実施の形態に係るデータ
バス切り換え回路の構成を示す図である。このデータバ
ス切り換え回路は、プログラム（ユーザープログラム）
を格納するメモリ１Ａ及びメモリ１Ｂと、メモリ１Ａま
たはメモリ１Ｂに格納されたプログラムを実行するＣＰ
Ｕ（中央処理装置）３Ａと、この回路全体の制御を行う
ＣＰＵ３Ｂと、メモリ１ＡとＣＰＵ３Ａ及びＣＰＵ３Ｂ
との間に接続されるマルチプレクサー５Ａと、メモリ１
ＢとＣＰＵ３Ａ及びＣＰＵ３Ｂとの間に接続されるマル
チプレクサー５Ｂと、マルチプレクサー５Ａ及びマルチ
プレクサー５Ｂに切り換え制御信号を出力するバス切り
換え制御ブロック２１と、ＣＰＵ３Ｂがメモリ１Ａまた
はメモリ１Ｂに格納されたプログラムに対して行われた
編集後の内容を一時的に格納するメモリ１Ｃとから構成
されている。

【００２１】メモリ１Ａとマルチプレクサー５Ａの出力
Ｓとはバス１３を介して、マルチプレクサー５Ａの一の
入力ＡとＣＰＵ３Ａとはバス１７を介して、他の入力Ｂ
とＣＰＵ３Ｂとはバス１９をそれぞれ介して接続されて
いる。同様に、メモリ１Ｂとマルチプレクサー５Ｂの出
力Ｓとはバス１５を介して、マルチプレクサー５Ｂの一
の入力ＡとＣＰＵ３Ｂとはバス１７を介して、他の入力
ＢとＣＰＵ３Ｂとはバス１９をそれぞれ介して接続され
ている。なお、それぞれのバスは、アドレスバスとデー
タバスから構成されている。

【００２２】メモリ１Ａ及びメモリ１Ｂは、従来技術と
同様に、格納するデータを随時、書き換えることができ
るようにＲＡＭ（Random Access Memory）が用いられ
る。この２つのメモリは、ユーザープログラムを格納
し、ＣＰＵ３Ａから同一のアドレスに割り当てられてい
る。

【００２３】メモリ１Ｃは、ＣＰＵ３Ｂがメモリ１Ａま
たはメモリ１Ｂに格納されたプログラムに対して編集を
行った後にメモリ１Ａとメモリ１Ｂに格納されたプログ
ラムの内容を同一とすることができるように、その編集
後の内容を一時的に格納する。

【００２４】ＣＰＵ３Ａは、アドレスをアドレスバスを
介してメモリ１Ａまたはメモリ１Ｂに出力し、そのアド
レスに格納されたプログラムをデータバスを介してメモ
リ１Ａまたはメモリ１Ｂから入力し、それを実行する。

【００２５】ＣＰＵ３Ｂは、ＣＰＵ３Ａの動作、メモリ
１Ａ及びメモリ１Ｂのアクセスを制御するものであり、
例えば、バス１９を介してメモリ１Ａまたはメモリ１Ｂ
にプログラムをロードしたり、また、バス切り換え制御
ブロック２１と制御信号（アクセス終了信号、バス切り
換え終了信号）のやり取りを行う。

【００２６】マルチプレクサー５Ａ及びマルチプレクサ
ー５Ｂは、外部から入力される切り換え制御信号によ
り、複数個の入力端子Ａ、Ｂのうち１端子を選択してそ
の端子に入力される信号を出力端子Ｓに出力する回路で
あり、切り換え制御信号ｃ（切り換え制御信号ｄ）が
“Ｈ”レベルの時には、入力端子Ａが選択され、“Ｌ”
レベルの時には、入力端子Ｂが選択される。ここでは、
マルチプレクサー５Ａは、メモリ１Ａにバス１７を介し
てＣＰＵ３Ａを接続するか、あるいは、バス１９を介し
てＣＰＵ３Ｂを接続するか、を切り換える。同様に、マ
ルチプレクサー５Ｂは、メモリ１Ｂにバス１７を介して
ＣＰＵ３Ａを接続するか、あるいは、バス１９を介して
ＣＰＵ３Ｂを接続するか、を切り換える。

【００２７】バス切り換え制御ブロック２１は、マルチ
プレクサー５Ａに切り換え制御信号ｃを、マルチプレク
サー５Ｂにインバータ回路２３により切り換え制御信号
ｃを反転させた切り換え制御信号ｄをそれぞれ出力す
る。また、バス切り換え制御ブロック２１は、ＣＰＵ３
Ｂよりアクセス終了信号ａを受け取り、その後、予め設
けられた設定が満たされると切り換え制御信号ｃ（切り
換え制御信号ｄ）を反転させ、マルチプレクサー５Ａ及
びマルチプレクサー５Ｂの切り換えを行う。さらに、マ
ルチプレクサー５Ａ及びマルチプレクサー５Ｂの切り換
え終了後、バス切り換え終了信号ｂをＣＰＵ３Ｂに出力
し、一連の切り換え動作を終了する。

【００２８】次に、本実施の形態に係るバス切り換え回
路の動作について図２に示すユーザープログラムを例に
して説明する。

【００２９】ここで、図２に示すプログラムは、アセン
ブラ言語により作成され、繰り返し処理を行うものであ
り、具体的には、ＭＯＶ命令により、アドレス（ＭＥＭ
Ａ）、アドレス（ＭＥＭＢ）に格納されたデータを読み
込み、レジスタＡ、レジスタＢに設定して動作させるも
ので、最後のＪＭＰ命令によりラベルＬＯＯＰに戻り、
再度、レジスタＡ及びレジスタＢにデータを設定し直す
ものである。

【００３０】以下、ＣＰＵが実行中の上記図２に示すプ
ログラムを停止させることなく、ＣＰＵが参照するメモ
リに外部からアクセスする動作、具体的には、図１のＣ
ＰＵ３Ａが上記図２のプログラムを実行中に、ＣＰＵ３
Ｂがメモリ１Ａまたはメモリ１Ｂにアクセスすることに
より、アドレス（ＭＥＭＡ）及びアドレス（ＭＥＭＢ）
に格納されているデータを書き換える動作について説明
する。なお、ここでは、アドレス（ＭＥＭＡ）のデータ
を「１２３４」から「４３２１」へ、アドレス（ＭＥＭ
Ｂ）のデータを「５６７８」から「８７６５」に書き換
える場合について説明する。

【００３１】まず、最初に、バス切り換え制御ブロック
２１は、マルチプレクサー５Ａに“Ｌ”レベルの切り換
え制御信号ｃを、マルチプレクサー５Ｂに“Ｈ”レベル
の切り換え制御信号ｄをそれぞれ出力する。

【００３２】次に、マルチプレクサー５Ａは、入力端子
Ｂを選択してメモリ１ＡとＣＰＵ３Ｂとをバス１３及び
バス１９を介して接続し、一方、マルチプレクサー５Ｂ
は、入力端子Ａを選択してメモリ１ＢとＣＰＵ３Ａとを
バス１５及びバス１７を介して接続する。

【００３３】次に、ＣＰＵ３Ｂは、メモリ１Ａに上記図
２に示すプログラムを書き込む。次に、書き込み終了
後、バス切り換え制御ブロック２１は、マルチプレクサ
ー５Ａに“Ｈ”レベルの切り換え制御信号ｃを、マルチ
プレクサー５Ｂに“Ｌ”レベルの切り換え制御信号ｄを
それぞれ出力する。

【００３４】次に、マルチプレクサー５Ａは、入力端子
Ａを選択してメモリ１ＡとＣＰＵ３Ａとをバス１３及び
バス１９を介して接続し、一方、マルチプレクサー５Ｂ
は、入力端子Ｂを選択してメモリ１ＢとＣＰＵ３Ｂとを
バス１５及びバス１７を介して接続する。

【００３５】次に、ＣＰＵ３Ａは、メモリ１Ａに格納さ
れた図２のプログラムを実行する。一方、ＣＰＵ３Ｂ
は、メモリ１Ｂに図２のプログラムを書き込み、さら
に、アドレス（ＭＥＭＡ）のデータを「１２３４」から
「４３２１」に、アドレス（ＭＥＭＢ）のデータを「５
６７８」から「８７６５」にそれぞれ書き換え、上記プ
ログラムに対して編集を行う。この時、ＣＰＵ３Ｂによ
りメモリ１Ｃに編集後の内容を書き込み格納しておけ
ば、メモリ１Ａの内容を編集されたメモリ１Ｂの内容と
同一にすることが容易となる。なお、この点については
後述する。

【００３６】次に、再び、バス切り換え制御ブロック２
１は、所定のタイミングで、マルチプレクサー５Ａ及び
マルチプレクサー５Ｂを切り換え、メモリ１ＡとＣＰＵ
３Ｂと、メモリ１ＢとＣＰＵ３Ａとをそれぞれ接続す
る。なお、かかるタイミングについては、後で詳しく説
明する。

【００３７】次に、ＣＰＵ３Ａは、メモリ１Ｂに格納さ
れた編集後のプログラムを継続して実行する。

【００３８】最後に、上述したように、メモリ１Ｃに編
集後の内容を格納しておけば、その編集後の内容を反映
させるようにＣＰＵ３Ｂがメモリ１Ａの内容の書き換え
を行うことで、容易にメモリ１Ａの内容とメモリ１Ｂの
内容とを同じにすることができる。

【００３９】このように、本実施の形態に係るバス切り
換え回路によれば、ＣＰＵ３Ａが実行するプログラムを
停止することなく、メモリにアクセスし、プログラムの
内容を書き換えることができるのである。

【００４０】次に、上述した、マルチプレクサー５Ａ及
び５Ｂの切り換えのタイミング例について説明する。こ
こでは、２つの切り換えのタイミングを例として説明す
る。

【００４１】例１本例は、上述したアドレス（ＭＥＭＡ）のデータとアド
レス（ＭＥＭＢ）のデータとが独立しており、互いに影
響を及ぼすことがない場合であり、かかる場合における
バス切り換え回路の動作を図３のタイミングチャートを
参照して説明する。

【００４２】まず、上述したように、ＣＰＵ３Ｂがメモ
リ１Ｂに書き込まれたプログラムに（ＭＥＭＡ）、（Ｍ
ＥＭＢ）の書き換えを行った後、時刻ｔ₁において、Ｃ
ＰＵ３Ｂはバス切り換え制御ブロック２１にアクセス終
了信号ａを出力する。アクセス終了信号ａを入力したバ
ス切り換え制御ブロック２１は、マルチプレクサー５Ａ
及び５Ｂの切り換え待機状態となる。

【００４３】そして、時刻ｔ₂において、ＣＰＵ３Ａは
アドレス（ＭＥＭＢ）をアドレスバスに出力し、アドレ
スが確定すると“Ｈ”レベルのアドレスイネーブル信号
を出力する。バス切り換え制御ブロック２１は、アドレ
スイネーブル信号ａの立上がりのエッジに合わせて切り
換え制御信号ｄ（切り換え制御信号ｃ）を“Ｌ”レベル
から“Ｈ”レベル（“Ｈ”レベルから“Ｌ”レベル）に
反転させ、マルチプレクサー５Ｂ（マルチプレクサー５
Ａ）の切り換えを行い、ＣＰＵ３Ａとメモリ１Ｂとが接
続される。

【００４４】このようなタイミングでバス切り換え制御
ブロック２１がマルチプレクサー５Ａ及び５Ｂの切り換
えを行うことにより、ＣＰＵ３Ａは時刻ｔ₂以前はメモ
リ１Ａに格納された編集前のプログラムを実行し、時刻
ｔ₂以降はメモリ１Ｂに格納された編集後のプログラム
を実行することになる。

【００４５】例２本例は、上述したアドレス（ＭＥＭＡ）のデータとアド
レス（ＭＥＭＢ）のデータとは独立ではなく、２つのデ
ータで１つのデータとしての意味を持ち、アドレス（Ｍ
ＥＭＡ）のデータとアドレス（ＭＥＭＢ）のデータは同
時に切り換える必要がある場合である。かかる場合にお
けるバス切り換え回路の動作を図４のタイミングチャー
トを参照して説明する。

【００４６】ここで、ＣＰＵ３Ｂは、切り換えに都合の
良いタイミングをバス切り換え制御ブロック２１にイベ
ントとして設定し、上記アドレスイネーブル信号と組み
合わせて切り換えを行うことにより２つのデータを同時
に切り換えることができる。例えば、本例では、図２に
示すプログラムのＪＭＰ命令を用い、ＣＰＵ３Ａのアド
レスバスにＬＯＯＰの値が現れた後のアドレスイネーブ
ル信号の立上がりのエッジに合わせて切り換え制御信号
ｃ及びｄを切り換えるようにバス切り換え制御ブロック
２１に設定する。

【００４７】まず、ＣＰＵ３Ｂはメモリ１Ｂに書き込ま
れたプログラムに（ＭＥＭＡ）、（ＭＥＭＢ）の書き換
えを行った後、上記イベントをバス切り換え制御ブロッ
ク２１に設定し、時刻ｔ₁₁において、バス切り換え制御
ブロック２１にアクセス終了信号ａを出力する。アクセ
ス終了信号ａを入力したバス切り換え制御ブロック２１
は、マルチプレクサー５Ａ及び５Ｂの切り換え待機状態
となり、ＣＰＵ３Ａのアドレスの監視を行う。

【００４８】そして、ＣＰＵ３ＡのアドレスバスにＬＯ
ＯＰのアドレスが現れた時点で上記イベントが成立し、
時刻ｔ₁₂において、ＣＰＵ３Ａはアドレス（ＭＥＭＢ）
をアドレスバスに出力し、アドレスが確定すると“Ｈ”
レベルのアドレスイネーブル信号を出力する。バス切り
換え制御ブロック２１は、イベント成立後最初のアドレ
スイネーブル信号ａの立上がりのエッジに合わせて切り
換え制御信号ｄ（切り換え制御信号ｃ）を“Ｌ”レベル
から“Ｈ”レベル（“Ｈ”レベルから“Ｌ”レベル）に
反転させ、マルチプレクサー５Ｂ（マルチプレクサー５
Ａ）の切り換えを行い、ＣＰＵ３Ａとメモリ１Ｂとが接
続される。

【００４９】このように、バス切り換え制御ブロック２
１に所定のイベントを設定し、イベント成立により上記
タイミングでバス切り換え制御ブロック２１がマルチプ
レクサー５Ａ及び５Ｂの切り換えを行うことにより、Ｃ
ＰＵ３Ａは時刻ｔ₁₂以前はメモリ１Ａに格納された編集
前のプログラムを実行し、時刻ｔ₁₂以降はメモリ１Ｂに
格納された編集後のプログラムを実行すると共に、アド
レス（ＭＥＭＡ）のデータとアドレス（ＭＥＭＢ）のデ
ータを同時に切り換えることができる。

【００５０】なお、本実施の形態では、書き換えの行う
データの数は２個であったが、データが３個以上（Ｎ
個）であっても、予めＮ個のデータをメモリにて書き換
えておけば同様に切り換えることが可能である。

【００５１】また、さらに、アドレス（ＭＥＭＡ）及び
アドレス（ＭＥＭＢ）のデータを書き換える必要がある
場合には、今度は、ＣＰＵ３Ｂがメモリ１Ａに格納され
たプログラムに対して編集を行い、編集後にＣＰＵ３Ａ
をメモリ１Ａに接続すれば良い。このとき、上述したよ
うに、メモリ１Ｃに編集後の内容を一時的に格納してお
くことにより、新たな書き換えの前にメモリ１Ａにメモ
リ１Ｃの内容をロードすることで、再編集前のメモリ１
Ａの内容とメモリ１Ｂの内容を同一とすることができる
ので、上述した書き換えの動作を何度も行うことができ
るのである。

【００５２】

【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵで実行中のプログラムを停止させることなく、ＣＰ
Ｕが参照するメモリに外部からのアクセスすることがで
きるので、特に、リアルタイムシステムでのソフトウエ
アのデバッグ、性能評価及び機能試験に非常に有効であ
る。

【００５３】また、本発明は、ＣＰＵから見て同一アド
レス領域に割り当てた、プログラムを格納するメモリを
２つ有し、ＣＰＵが参照していないメモリに対してのみ
外部からアクセスする構成としたので、データの衝突等
の問題は発生することはない。

【００５４】さらに、本発明は、簡単な仕組みであるの
で、高速クロックで動作するＣＰＵを用いることができ
る。また、複数のデータを同時に書き換えることができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るデータバス切り換え
回路の構成を示す図である。

【図２】本発明の実施の形態に係るデータバス切り換え
回路によりデバッグ等が行われるユーザープログラムの
一例を示す図である。

【図３】本発明の実施の形態に係るデータバス切り換え
回路の動作を示すタイミングチャートの一例を示す図で
ある。

【図４】本発明の実施の形態に係るデータバス切り換え
回路の動作を示すタイミングチャートの他の例を示す図
である。

【図５】従来のバス切り換え回路の構成を示す図であ
る。

【符号の説明】

１、１Ａ、１Ｂ、１Ｃメモリ３、３Ａ、３ＢＣＰＵ５、５Ａ、５Ｂマルチプレクサー７、９、１１、１３、１５、１７、１９バス２１バス切り換え制御ブロック２３インバータ回路

Claims

【特許請求の範囲】

【請求項１】ユーザープログラムを実行する中央処理
装置と、前記中央処理装置から同一のアドレスを割り当てられ、
前記ユーザープログラムを格納する第１のメモリ及び第
２のメモリと、前記中央処理装置が前記第１のメモリを参照していると
きには前記第２のメモリに外部からのアクセスが可能と
なるようにバスの切り換えを行い、前記中央処理装置が
前記第２のメモリを参照しているときには前記第１のメ
モリに外部からのアクセスが可能となるようにバスの切
り換えを行う切り換え手段とを有し、前記切り換え手段
は、前記第１のメモリまたは第２のメモリに対する前記
中央処理装置のアクセスに影響を与えることのないタイ
ミングで切り換えを行うことを特徴とするバス切り換え
回路。
【請求項２】前記タイミングは、予め設定したアドレ
スを前記中央処理装置がアクセスしたときであることを
特徴とする請求項１記載のバス切り換え回路。