JPS62248043A - マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ・インストラクジョン・
フェッチ用メモリ切換回路に関し、特にマイクロコンピ
ュータが出力するアドレスが所定の値になったならばフ
ェッチ用メモリを切換えることの可能なマイクロコンピ
ュータ・インストラクション・フェッチ用メモリ切換回
路に関する。

〔従来の技術〕

従来、マイクロコンピュータが実行するインストラクシ
ョンをマイクロクンピユータの外部に存在するメモリか
ら取出してくるインストラクション・フェッチ回路の中
には、フェッチするためのアドレスが所定のアドレス値
になったならば、フェッチしてくるメモリを、通常のフ
ェッチ用メモリでなく別のメモリに切換えることのでき
るインストラクション・フェッチ用メモリ切換回路を有
するものがある。

第４図は従来のマイクロコンピュータ・インストラクシ
ョン・フェッチ用メモリ切換回路の一例のブロック図で
ある。

マイクロコンピュータ１は、実行するインストラクショ
ンをバス３を通してフェッチするためにアドレスをバス
１１に送出する。このアドレスはバス８を通して第１の
インストラクション・フェッチ用メモリ６に加えられ、
第１のインストラクション・フエ・ソチ用メモリ６はイ
ンストラクションをバス５に出す。この時、フェッチし
てくるメモリとして第１のインストラクション・フェッ
チ用メモリ６が選択されていれば、このインストラクシ
ョンはバス３を通してマイクロコンピュータ１に加えら
れ、このインストラクションが実行される。

第５図は第４図に示す回路のインストラクション・フェ
ッチのタイミングを示すタイミング図である。

マイクロコンピュータ１の出力するシステムクロックＣ
ＬＫの立上りに同期してアドレスがバス１１に出力され
る（これを番号２１で示す）。このアドレスが出力され
てから時間ｔだけ遅れてインストラクションをフェッチ
する（これを番号２２で示す）。従って、この時間ｔの
間にフエ・ソチするメモリを切換えることができる。続
いて、次のクロックの立上りで次のインストラクション
のフェッチを開始する。

従来のインストラクション・フェッチ用メモリ切換回路
は、アドレスデコーダ９でバス８上のデータを解読して
所定のアドレスが出力されたことを確認したならばその
旨を示すアドレス一致信号７を信号線を通してメモリ切
換部４に加え、第１のインストラクション・フェッチ用
メモリ６のインストラクションをバス３に出さないよう
にバスラをバス３から切離し、代りに第２のインストラ
クション・フェッチ用メモリ２をバス３に接続してイン
ストラクションを送り出すように制御していた。また、
この制御はリセット信号１０により解除されるまで続け
られていた。

〔発明が解決しようとする問題点〕

従来の技術では、このようにフェッチするメモリを切換
えるタイミングは、アドレスが出力されてからこのアド
レスで示されるフェッチ用メモリ内のインストラクショ
ンをフェッチする前（すなわち、第５図に′示す時間ｔ
の間）かこのインストラクションをフェッチしてマイク
ロコンピュータが次のインストラクションをフェッチす
る前（第５図に示す時間１．の間〉かをただ一つしか選
択できない欠点があった。そのなめ、マイクロコンピュ
ータのプログラムを評価やデバッグがやりにくいという
欠点があった。

本発明の目的は、マイクロコンピュータが出力するアド
レスで示されるフェッチ用メモリのインストラクション
をフェッチする前か、あるいは次に出力するアドレスで
示されるインストラクションをフェッチする前かを選択
できるようにし、マイクロコンピュータのプログラムの
評価を容易に行えるようにしたマイクロコンピュータ・
インストラクション・フェッチ用メモリ切換回路を提供
することにある。

〔問題点を解決するための手段〕

本発明のマイクロコンピュータ・インストラクション・
フェッチ用メモリ切換回路は、マイクロコンピュータか
ら送出されるアドレスにより記憶しているインストラク
ションをバスに出力する第１及び第２のインストラクシ
ョン・フェッチ用メモリと、前記第１あるいは第２のイ
ンストラクション・フェッチ用メモリのいずれか一方を
選択する切換タイミングが前記アドレスでフェッチされ
るべきインスＩ・ラクションをフェッチする前に前記第
１のインストラクション・フェッチ用メモリと第２のイ
ンストラクション・フェッチ用メモリとの切換えを行う
かあるいは次に出力されるアトｌ／スでフェッチされる
べきインストラクショをフェッチする前に前記第１のイ
ンストラクション・フェッチ用メモリと第２のインスト
ラクション・フェッチ用メモリとの切換えを行うかを選
択する情報を記憶するレジスタと、前記アドレスを解読
し前記アドレスが所定のアドレス値である時には一致信
号を出力するデコーダと、該デコーダがらの一致信号と
前記レジスタからの切換情報とを入力し前記第１のイン
ストラクション・フェッチ用メモリに切換えるか前記第
２のインストラクション・フェッチ用メモリに切換える
かの制御信号を出力するアドレス一致信号制御部と、前
記制御信号の入力心−より第１または第２のインストラ
クション・フェッチ用メモリのいずれかがらフェッチさ
れたインストラクションを前記マイクロコンピュータに
送出するメモリ切換部とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。

この実施例は、マイクロコンピュータ１がら送出される
アドレスにより記憶しているインストラクションをバス
８に出力する第１及び第２のインストラクション・フェ
ッチ用メモリ６．２と、この第１あるいは第２のインス
トラクション・フェッチ用メモリ６．２のいずれが一方
を選択する切換タイミングが前記アドレスでフェッチさ
れるべきインストラクションをフェッチする前に第１の
インストラクション・フェッチ用メモリ６と第２のイン
ストラクション・フェッチ用メモリ２との切換えを行う
かあるいは次に出力されるアドレスでフェッチされるべ
きインストラクションをフェッチする前に第１のインス
トラクション・フェッチ用メモリ６と第２のインストラ
クション・フェッチ用メモリ２との切換えを行うかを選
択する情報を記憶するレジスタと、前記アドレスを解読
し、解読されたアドレスが所定のアドレス値である時に
は一致信号７を出力するアドレスデコーダ９と、このア
ドレスデコーダ９がらの一致信号７と、レジスタ１２か
らの切換情報とクロックとを入力し制御信号１６を出力
するフリップフロップ１４と、一致信号７と制御信号１
６とを入力し、第１のインストラクション・フェッチ用
メモリ６に切換えるか第２のインストラクション・フェ
ッチ用メモリ２に切換えるかの制御信号１５を出力する
アドレス一致信号制御部１７と、制御信号１７の入力に
より第１または第２のインストラクション・フェッチ用
メモリのいずれかからフェッチされたインストラクショ
ンをマイクロコンピュータ１に送出するメモリ切換部４
とを含んで構成される。

次に、この実施例の動作について説明する。

第２図及び第３図は第１図の実施例のインストラクショ
ン・フェッチのタイミングを示すタイミング図である。

マイクロコンピュータ１は、実行するインストラクショ
ン分フェッチするためにアドレスをバス１１に送出する
。アドレスは第１のインストラクション・フェッチ用メ
モリ６に送られインストラクションがバスラ上に読出さ
れる。この時、切換゛信号１５が第１のインストラクシ
ョン・フェッチ用メモリ６を選択している場合には、こ
のインストラクションカハス３を経由してマイクロコン
ピュータ１に加えられる。同時にこのバス８上に出力さ
れているアドレスはアドレスデコーダ９で解読される。

アドレス値が所定のアドレス値であった場には一致信号
（この実施例ではアクティブ・ハイとする〉７がフリッ
プフロップ１４とアドレス一致信号制御部１７とに加え
られる。この一致信号７はリセット信号１ｏによりアド
レスデコ−ダ９がリセットされるまで出力される。フリ
ップフロップ１４には、レジスタ１２からの切換情報信
号１３も加えられている。このレジスタ１２には、予め
アドレスで示されるインストラクションをフェッチする
前にメモリを切換えるか、次に出力されるアドレスで示
されるインストラクションをフェッチする前に切換える
かを選択する情報（この実施例では前者の場合を“Ｌ′
′　（低レベル）、後者の場合を“Ｈ”＜高レベル）と
する）が書込み信号１９により書かれている。

一致信号７が出力されていて、かつレジスタ１２の情報
が“Ｌ”の場合にはフリップフロップ１４によりアドレ
ス一致信号制御部１７にはアクティブの信号が加えられ
るので一致信号７は直接切換信号１５として出力され、
メモリ切換部４と第２のインストラクション・フェッチ
用メモリ２に加えられる。メモリ切換部４はこの切換信
号１５によりバス５をバス３から切離し、またこの代わ
りに第２のインストラクション・フェッチ用メモリ２が
バス３に接続される。第２図はこの切換えタイミングを
示している。

また、一致信−号７が出力されていて、かつレジスタ１
２の情報がＨ”の場合にはフリップフロップ１４により
、一致信号７が出された次のクロックＣＬＫの立上りで
アクティブな信号がアドレス一致信号制御部１７に加え
られるのでメモリ切換部４と第２のインストラクション
・フェッチ用メモリ２にはレジスタ１２の内容が″Ｌ　
”の場合に比較して１クロック分遅れて一致信号７が加
わり、バス５がバス３から切離され、代わりに第２のイ
ンストラクション・フェッチ用メモリ２が接続される。

アドレスデコーダ９にリセット信号１０が加わると一致
信号７は非一致信号になるため、フリップフロップ１４
により制御信号１６は非アクテイブ信号になりアドレス
一致信号制御部１７は第１のインストラクション・フェ
ッチ用メモリ６を選択する信号を出力し、第２のインス
トラクション・フェッチ用メモリ２がバス３から切離さ
れる。

これにより第１のインストラクション・フェッチ用メモ
リ６が再び選択されることになる。

〔発明の効果〕

以上説明したように本発明は、マイクロコンピュータの
複数のインストラクション・フェッチ用メモリをマイク
ロコンピュータが出力するアドレスで示されるフェッチ
用メモリのインストラクションをフェッチする前か次に
出力するアドレスで示されるインストラクションをフェ
ッチする前かを選択できるようになるので、マイクロコ
ンピュータのエミュレータに内蔵されるブレーク回路に
応用され、効果的なプログラムデバッグが行なえるよう
になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図及び第
３図は第１図の実施例における期変タイミングを示すタ
イミング図、第４図はマイクロコンピュータ・フェッチ
用メモリ切換回路の一例のブロック図、第５図は第４図
の回路のインストラクション・フェッチ・タイミングを
示すタイミング図である。 １・・・マイクロコンピュータ、２・・・インスＩ・ラ
クション・フェッチ用メモリ、３・・・バス、４・・・
メモリ切換部、５・・・バス、６・・・インストラクシ
ョン・フェッチ用メモリ、７・・・一致信号、８・・・
バス、９・・・アドレスデコーダ、１０・−・リセット
信号、１１・・・バス、１２・・・レジスタ、１３・・
・切換情報信号、１４・・・フリップフロップ、１５・
・・切換信号、１６・・・制御信号、１７・・・アドレ
ス一致信号制御部、１９・・・書込み信号、２１・・・
インストラクションアドレスの出力、２２・・・インス
トラクションデータのフェッチ、ＣＬＫ・・・クロック
信号。 ＋′

Claims (1)

【特許請求の範囲】
1. マイクロコンピュータから送出されるアドレスにより記
   憶しているインストラクションをバスに出力する第１及
   び第２のインストラクション・フェッチ用メモリと、前
   記第１あるいは第２のインストラクション・フェッチ用
   メモリのいずれか一方を選択する切換タイミングが前記
   アドレスでフェッチされるべきインストラクションをフ
   ェッチする前に前記第１のインストラクション・フェッ
   チ用メモリと第２のインストラクション・フェッチ用メ
   モリとの切換えを行うかあるいは次に出力されるアドレ
   スでフェッチされるべきインストラクションをフェッチ
   する前に前記第１のインストラクション・フェッチ用メ
   モリと第２のインストラクション・フェッチ用メモリと
   の切換えを行うかを選択する情報を記憶するレジスタと
   、前記アドレスを解読し前記アドレスが所定のアドレス
   値である時には一致信号を出力するデコーダと、該デコ
   ーダからの一致信号と前記レジスタからの切換情報とを
   入力し前記第１のインストラクション・フェッチ用メモ
   リに切換えるか前記第２のインストラクション・フェッ
   チ用メモリに切換えるかの制御信号を出力するアドレス
   一致信号制御部と、前記制御信号の入力により第１また
   は第２のインストラクション・フェッチ用メモリのいず
   れかからフェッチされたインストラクションを前記マイ
   クロコンピュータに送出するメモリ切換部とを含むこと
   を特徴とするマイクロコンピュータ・インストラクショ
   ン・フェッチ用メモリ切換回路。