JPS62248043A - マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 - Google Patents
マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路Info
- Publication number
- JPS62248043A JPS62248043A JP61093648A JP9364886A JPS62248043A JP S62248043 A JPS62248043 A JP S62248043A JP 61093648 A JP61093648 A JP 61093648A JP 9364886 A JP9364886 A JP 9364886A JP S62248043 A JPS62248043 A JP S62248043A
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- JP
- Japan
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- instruction
- address
- memory
- switching
- microcomputer
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- Granted
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- 230000015654 memory Effects 0.000 title claims abstract description 87
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ・インストラクジョン・
フェッチ用メモリ切換回路に関し、特にマイクロコンピ
ュータが出力するアドレスが所定の値になったならばフ
ェッチ用メモリを切換えることの可能なマイクロコンピ
ュータ・インストラクション・フェッチ用メモリ切換回
路に関する。
フェッチ用メモリ切換回路に関し、特にマイクロコンピ
ュータが出力するアドレスが所定の値になったならばフ
ェッチ用メモリを切換えることの可能なマイクロコンピ
ュータ・インストラクション・フェッチ用メモリ切換回
路に関する。
従来、マイクロコンピュータが実行するインストラクシ
ョンをマイクロクンピユータの外部に存在するメモリか
ら取出してくるインストラクション・フェッチ回路の中
には、フェッチするためのアドレスが所定のアドレス値
になったならば、フェッチしてくるメモリを、通常のフ
ェッチ用メモリでなく別のメモリに切換えることのでき
るインストラクション・フェッチ用メモリ切換回路を有
するものがある。
ョンをマイクロクンピユータの外部に存在するメモリか
ら取出してくるインストラクション・フェッチ回路の中
には、フェッチするためのアドレスが所定のアドレス値
になったならば、フェッチしてくるメモリを、通常のフ
ェッチ用メモリでなく別のメモリに切換えることのでき
るインストラクション・フェッチ用メモリ切換回路を有
するものがある。
第4図は従来のマイクロコンピュータ・インストラクシ
ョン・フェッチ用メモリ切換回路の一例のブロック図で
ある。
ョン・フェッチ用メモリ切換回路の一例のブロック図で
ある。
マイクロコンピュータ1は、実行するインストラクショ
ンをバス3を通してフェッチするためにアドレスをバス
11に送出する。このアドレスはバス8を通して第1の
インストラクション・フェッチ用メモリ6に加えられ、
第1のインストラクション・フエ・ソチ用メモリ6はイ
ンストラクションをバス5に出す。この時、フェッチし
てくるメモリとして第1のインストラクション・フェッ
チ用メモリ6が選択されていれば、このインストラクシ
ョンはバス3を通してマイクロコンピュータ1に加えら
れ、このインストラクションが実行される。
ンをバス3を通してフェッチするためにアドレスをバス
11に送出する。このアドレスはバス8を通して第1の
インストラクション・フェッチ用メモリ6に加えられ、
第1のインストラクション・フエ・ソチ用メモリ6はイ
ンストラクションをバス5に出す。この時、フェッチし
てくるメモリとして第1のインストラクション・フェッ
チ用メモリ6が選択されていれば、このインストラクシ
ョンはバス3を通してマイクロコンピュータ1に加えら
れ、このインストラクションが実行される。
第5図は第4図に示す回路のインストラクション・フェ
ッチのタイミングを示すタイミング図である。
ッチのタイミングを示すタイミング図である。
マイクロコンピュータ1の出力するシステムクロックC
LKの立上りに同期してアドレスがバス11に出力され
る(これを番号21で示す)。このアドレスが出力され
てから時間tだけ遅れてインストラクションをフェッチ
する(これを番号22で示す)。従って、この時間tの
間にフエ・ソチするメモリを切換えることができる。続
いて、次のクロックの立上りで次のインストラクション
のフェッチを開始する。
LKの立上りに同期してアドレスがバス11に出力され
る(これを番号21で示す)。このアドレスが出力され
てから時間tだけ遅れてインストラクションをフェッチ
する(これを番号22で示す)。従って、この時間tの
間にフエ・ソチするメモリを切換えることができる。続
いて、次のクロックの立上りで次のインストラクション
のフェッチを開始する。
従来のインストラクション・フェッチ用メモリ切換回路
は、アドレスデコーダ9でバス8上のデータを解読して
所定のアドレスが出力されたことを確認したならばその
旨を示すアドレス一致信号7を信号線を通してメモリ切
換部4に加え、第1のインストラクション・フェッチ用
メモリ6のインストラクションをバス3に出さないよう
にバスラをバス3から切離し、代りに第2のインストラ
クション・フェッチ用メモリ2をバス3に接続してイン
ストラクションを送り出すように制御していた。また、
この制御はリセット信号10により解除されるまで続け
られていた。
は、アドレスデコーダ9でバス8上のデータを解読して
所定のアドレスが出力されたことを確認したならばその
旨を示すアドレス一致信号7を信号線を通してメモリ切
換部4に加え、第1のインストラクション・フェッチ用
メモリ6のインストラクションをバス3に出さないよう
にバスラをバス3から切離し、代りに第2のインストラ
クション・フェッチ用メモリ2をバス3に接続してイン
ストラクションを送り出すように制御していた。また、
この制御はリセット信号10により解除されるまで続け
られていた。
従来の技術では、このようにフェッチするメモリを切換
えるタイミングは、アドレスが出力されてからこのアド
レスで示されるフェッチ用メモリ内のインストラクショ
ンをフェッチする前(すなわち、第5図に′示す時間t
の間)かこのインストラクションをフェッチしてマイク
ロコンピュータが次のインストラクションをフェッチす
る前(第5図に示す時間1.の間〉かをただ一つしか選
択できない欠点があった。そのなめ、マイクロコンピュ
ータのプログラムを評価やデバッグがやりにくいという
欠点があった。
えるタイミングは、アドレスが出力されてからこのアド
レスで示されるフェッチ用メモリ内のインストラクショ
ンをフェッチする前(すなわち、第5図に′示す時間t
の間)かこのインストラクションをフェッチしてマイク
ロコンピュータが次のインストラクションをフェッチす
る前(第5図に示す時間1.の間〉かをただ一つしか選
択できない欠点があった。そのなめ、マイクロコンピュ
ータのプログラムを評価やデバッグがやりにくいという
欠点があった。
本発明の目的は、マイクロコンピュータが出力するアド
レスで示されるフェッチ用メモリのインストラクション
をフェッチする前か、あるいは次に出力するアドレスで
示されるインストラクションをフェッチする前かを選択
できるようにし、マイクロコンピュータのプログラムの
評価を容易に行えるようにしたマイクロコンピュータ・
インストラクション・フェッチ用メモリ切換回路を提供
することにある。
レスで示されるフェッチ用メモリのインストラクション
をフェッチする前か、あるいは次に出力するアドレスで
示されるインストラクションをフェッチする前かを選択
できるようにし、マイクロコンピュータのプログラムの
評価を容易に行えるようにしたマイクロコンピュータ・
インストラクション・フェッチ用メモリ切換回路を提供
することにある。
本発明のマイクロコンピュータ・インストラクション・
フェッチ用メモリ切換回路は、マイクロコンピュータか
ら送出されるアドレスにより記憶しているインストラク
ションをバスに出力する第1及び第2のインストラクシ
ョン・フェッチ用メモリと、前記第1あるいは第2のイ
ンストラクション・フェッチ用メモリのいずれか一方を
選択する切換タイミングが前記アドレスでフェッチされ
るべきインスI・ラクションをフェッチする前に前記第
1のインストラクション・フェッチ用メモリと第2のイ
ンストラクション・フェッチ用メモリとの切換えを行う
かあるいは次に出力されるアトl/スでフェッチされる
べきインストラクショをフェッチする前に前記第1のイ
ンストラクション・フェッチ用メモリと第2のインスト
ラクション・フェッチ用メモリとの切換えを行うかを選
択する情報を記憶するレジスタと、前記アドレスを解読
し前記アドレスが所定のアドレス値である時には一致信
号を出力するデコーダと、該デコーダがらの一致信号と
前記レジスタからの切換情報とを入力し前記第1のイン
ストラクション・フェッチ用メモリに切換えるか前記第
2のインストラクション・フェッチ用メモリに切換える
かの制御信号を出力するアドレス一致信号制御部と、前
記制御信号の入力心−より第1または第2のインストラ
クション・フェッチ用メモリのいずれかがらフェッチさ
れたインストラクションを前記マイクロコンピュータに
送出するメモリ切換部とを含んで構成される。
フェッチ用メモリ切換回路は、マイクロコンピュータか
ら送出されるアドレスにより記憶しているインストラク
ションをバスに出力する第1及び第2のインストラクシ
ョン・フェッチ用メモリと、前記第1あるいは第2のイ
ンストラクション・フェッチ用メモリのいずれか一方を
選択する切換タイミングが前記アドレスでフェッチされ
るべきインスI・ラクションをフェッチする前に前記第
1のインストラクション・フェッチ用メモリと第2のイ
ンストラクション・フェッチ用メモリとの切換えを行う
かあるいは次に出力されるアトl/スでフェッチされる
べきインストラクショをフェッチする前に前記第1のイ
ンストラクション・フェッチ用メモリと第2のインスト
ラクション・フェッチ用メモリとの切換えを行うかを選
択する情報を記憶するレジスタと、前記アドレスを解読
し前記アドレスが所定のアドレス値である時には一致信
号を出力するデコーダと、該デコーダがらの一致信号と
前記レジスタからの切換情報とを入力し前記第1のイン
ストラクション・フェッチ用メモリに切換えるか前記第
2のインストラクション・フェッチ用メモリに切換える
かの制御信号を出力するアドレス一致信号制御部と、前
記制御信号の入力心−より第1または第2のインストラ
クション・フェッチ用メモリのいずれかがらフェッチさ
れたインストラクションを前記マイクロコンピュータに
送出するメモリ切換部とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例のブロック図である。
この実施例は、マイクロコンピュータ1がら送出される
アドレスにより記憶しているインストラクションをバス
8に出力する第1及び第2のインストラクション・フェ
ッチ用メモリ6.2と、この第1あるいは第2のインス
トラクション・フェッチ用メモリ6.2のいずれが一方
を選択する切換タイミングが前記アドレスでフェッチさ
れるべきインストラクションをフェッチする前に第1の
インストラクション・フェッチ用メモリ6と第2のイン
ストラクション・フェッチ用メモリ2との切換えを行う
かあるいは次に出力されるアドレスでフェッチされるべ
きインストラクションをフェッチする前に第1のインス
トラクション・フェッチ用メモリ6と第2のインストラ
クション・フェッチ用メモリ2との切換えを行うかを選
択する情報を記憶するレジスタと、前記アドレスを解読
し、解読されたアドレスが所定のアドレス値である時に
は一致信号7を出力するアドレスデコーダ9と、このア
ドレスデコーダ9がらの一致信号7と、レジスタ12か
らの切換情報とクロックとを入力し制御信号16を出力
するフリップフロップ14と、一致信号7と制御信号1
6とを入力し、第1のインストラクション・フェッチ用
メモリ6に切換えるか第2のインストラクション・フェ
ッチ用メモリ2に切換えるかの制御信号15を出力する
アドレス一致信号制御部17と、制御信号17の入力に
より第1または第2のインストラクション・フェッチ用
メモリのいずれかからフェッチされたインストラクショ
ンをマイクロコンピュータ1に送出するメモリ切換部4
とを含んで構成される。
アドレスにより記憶しているインストラクションをバス
8に出力する第1及び第2のインストラクション・フェ
ッチ用メモリ6.2と、この第1あるいは第2のインス
トラクション・フェッチ用メモリ6.2のいずれが一方
を選択する切換タイミングが前記アドレスでフェッチさ
れるべきインストラクションをフェッチする前に第1の
インストラクション・フェッチ用メモリ6と第2のイン
ストラクション・フェッチ用メモリ2との切換えを行う
かあるいは次に出力されるアドレスでフェッチされるべ
きインストラクションをフェッチする前に第1のインス
トラクション・フェッチ用メモリ6と第2のインストラ
クション・フェッチ用メモリ2との切換えを行うかを選
択する情報を記憶するレジスタと、前記アドレスを解読
し、解読されたアドレスが所定のアドレス値である時に
は一致信号7を出力するアドレスデコーダ9と、このア
ドレスデコーダ9がらの一致信号7と、レジスタ12か
らの切換情報とクロックとを入力し制御信号16を出力
するフリップフロップ14と、一致信号7と制御信号1
6とを入力し、第1のインストラクション・フェッチ用
メモリ6に切換えるか第2のインストラクション・フェ
ッチ用メモリ2に切換えるかの制御信号15を出力する
アドレス一致信号制御部17と、制御信号17の入力に
より第1または第2のインストラクション・フェッチ用
メモリのいずれかからフェッチされたインストラクショ
ンをマイクロコンピュータ1に送出するメモリ切換部4
とを含んで構成される。
次に、この実施例の動作について説明する。
第2図及び第3図は第1図の実施例のインストラクショ
ン・フェッチのタイミングを示すタイミング図である。
ン・フェッチのタイミングを示すタイミング図である。
マイクロコンピュータ1は、実行するインストラクショ
ン分フェッチするためにアドレスをバス11に送出する
。アドレスは第1のインストラクション・フェッチ用メ
モリ6に送られインストラクションがバスラ上に読出さ
れる。この時、切換゛信号15が第1のインストラクシ
ョン・フェッチ用メモリ6を選択している場合には、こ
のインストラクションカハス3を経由してマイクロコン
ピュータ1に加えられる。同時にこのバス8上に出力さ
れているアドレスはアドレスデコーダ9で解読される。
ン分フェッチするためにアドレスをバス11に送出する
。アドレスは第1のインストラクション・フェッチ用メ
モリ6に送られインストラクションがバスラ上に読出さ
れる。この時、切換゛信号15が第1のインストラクシ
ョン・フェッチ用メモリ6を選択している場合には、こ
のインストラクションカハス3を経由してマイクロコン
ピュータ1に加えられる。同時にこのバス8上に出力さ
れているアドレスはアドレスデコーダ9で解読される。
アドレス値が所定のアドレス値であった場には一致信号
(この実施例ではアクティブ・ハイとする〉7がフリッ
プフロップ14とアドレス一致信号制御部17とに加え
られる。この一致信号7はリセット信号1oによりアド
レスデコ−ダ9がリセットされるまで出力される。フリ
ップフロップ14には、レジスタ12からの切換情報信
号13も加えられている。このレジスタ12には、予め
アドレスで示されるインストラクションをフェッチする
前にメモリを切換えるか、次に出力されるアドレスで示
されるインストラクションをフェッチする前に切換える
かを選択する情報(この実施例では前者の場合を“L′
′ (低レベル)、後者の場合を“H”<高レベル)と
する)が書込み信号19により書かれている。
(この実施例ではアクティブ・ハイとする〉7がフリッ
プフロップ14とアドレス一致信号制御部17とに加え
られる。この一致信号7はリセット信号1oによりアド
レスデコ−ダ9がリセットされるまで出力される。フリ
ップフロップ14には、レジスタ12からの切換情報信
号13も加えられている。このレジスタ12には、予め
アドレスで示されるインストラクションをフェッチする
前にメモリを切換えるか、次に出力されるアドレスで示
されるインストラクションをフェッチする前に切換える
かを選択する情報(この実施例では前者の場合を“L′
′ (低レベル)、後者の場合を“H”<高レベル)と
する)が書込み信号19により書かれている。
一致信号7が出力されていて、かつレジスタ12の情報
が“L”の場合にはフリップフロップ14によりアドレ
ス一致信号制御部17にはアクティブの信号が加えられ
るので一致信号7は直接切換信号15として出力され、
メモリ切換部4と第2のインストラクション・フェッチ
用メモリ2に加えられる。メモリ切換部4はこの切換信
号15によりバス5をバス3から切離し、またこの代わ
りに第2のインストラクション・フェッチ用メモリ2が
バス3に接続される。第2図はこの切換えタイミングを
示している。
が“L”の場合にはフリップフロップ14によりアドレ
ス一致信号制御部17にはアクティブの信号が加えられ
るので一致信号7は直接切換信号15として出力され、
メモリ切換部4と第2のインストラクション・フェッチ
用メモリ2に加えられる。メモリ切換部4はこの切換信
号15によりバス5をバス3から切離し、またこの代わ
りに第2のインストラクション・フェッチ用メモリ2が
バス3に接続される。第2図はこの切換えタイミングを
示している。
また、一致信−号7が出力されていて、かつレジスタ1
2の情報がH”の場合にはフリップフロップ14により
、一致信号7が出された次のクロックCLKの立上りで
アクティブな信号がアドレス一致信号制御部17に加え
られるのでメモリ切換部4と第2のインストラクション
・フェッチ用メモリ2にはレジスタ12の内容が″L
”の場合に比較して1クロック分遅れて一致信号7が加
わり、バス5がバス3から切離され、代わりに第2のイ
ンストラクション・フェッチ用メモリ2が接続される。
2の情報がH”の場合にはフリップフロップ14により
、一致信号7が出された次のクロックCLKの立上りで
アクティブな信号がアドレス一致信号制御部17に加え
られるのでメモリ切換部4と第2のインストラクション
・フェッチ用メモリ2にはレジスタ12の内容が″L
”の場合に比較して1クロック分遅れて一致信号7が加
わり、バス5がバス3から切離され、代わりに第2のイ
ンストラクション・フェッチ用メモリ2が接続される。
アドレスデコーダ9にリセット信号10が加わると一致
信号7は非一致信号になるため、フリップフロップ14
により制御信号16は非アクテイブ信号になりアドレス
一致信号制御部17は第1のインストラクション・フェ
ッチ用メモリ6を選択する信号を出力し、第2のインス
トラクション・フェッチ用メモリ2がバス3から切離さ
れる。
信号7は非一致信号になるため、フリップフロップ14
により制御信号16は非アクテイブ信号になりアドレス
一致信号制御部17は第1のインストラクション・フェ
ッチ用メモリ6を選択する信号を出力し、第2のインス
トラクション・フェッチ用メモリ2がバス3から切離さ
れる。
これにより第1のインストラクション・フェッチ用メモ
リ6が再び選択されることになる。
リ6が再び選択されることになる。
以上説明したように本発明は、マイクロコンピュータの
複数のインストラクション・フェッチ用メモリをマイク
ロコンピュータが出力するアドレスで示されるフェッチ
用メモリのインストラクションをフェッチする前か次に
出力するアドレスで示されるインストラクションをフェ
ッチする前かを選択できるようになるので、マイクロコ
ンピュータのエミュレータに内蔵されるブレーク回路に
応用され、効果的なプログラムデバッグが行なえるよう
になるという効果がある。
複数のインストラクション・フェッチ用メモリをマイク
ロコンピュータが出力するアドレスで示されるフェッチ
用メモリのインストラクションをフェッチする前か次に
出力するアドレスで示されるインストラクションをフェ
ッチする前かを選択できるようになるので、マイクロコ
ンピュータのエミュレータに内蔵されるブレーク回路に
応用され、効果的なプログラムデバッグが行なえるよう
になるという効果がある。
第1図は本発明の一実施例のブロック図、第2図及び第
3図は第1図の実施例における期変タイミングを示すタ
イミング図、第4図はマイクロコンピュータ・フェッチ
用メモリ切換回路の一例のブロック図、第5図は第4図
の回路のインストラクション・フェッチ・タイミングを
示すタイミング図である。 1・・・マイクロコンピュータ、2・・・インスI・ラ
クション・フェッチ用メモリ、3・・・バス、4・・・
メモリ切換部、5・・・バス、6・・・インストラクシ
ョン・フェッチ用メモリ、7・・・一致信号、8・・・
バス、9・・・アドレスデコーダ、10・−・リセット
信号、11・・・バス、12・・・レジスタ、13・・
・切換情報信号、14・・・フリップフロップ、15・
・・切換信号、16・・・制御信号、17・・・アドレ
ス一致信号制御部、19・・・書込み信号、21・・・
インストラクションアドレスの出力、22・・・インス
トラクションデータのフェッチ、CLK・・・クロック
信号。 +′
3図は第1図の実施例における期変タイミングを示すタ
イミング図、第4図はマイクロコンピュータ・フェッチ
用メモリ切換回路の一例のブロック図、第5図は第4図
の回路のインストラクション・フェッチ・タイミングを
示すタイミング図である。 1・・・マイクロコンピュータ、2・・・インスI・ラ
クション・フェッチ用メモリ、3・・・バス、4・・・
メモリ切換部、5・・・バス、6・・・インストラクシ
ョン・フェッチ用メモリ、7・・・一致信号、8・・・
バス、9・・・アドレスデコーダ、10・−・リセット
信号、11・・・バス、12・・・レジスタ、13・・
・切換情報信号、14・・・フリップフロップ、15・
・・切換信号、16・・・制御信号、17・・・アドレ
ス一致信号制御部、19・・・書込み信号、21・・・
インストラクションアドレスの出力、22・・・インス
トラクションデータのフェッチ、CLK・・・クロック
信号。 +′
Claims (1)
- マイクロコンピュータから送出されるアドレスにより記
憶しているインストラクションをバスに出力する第1及
び第2のインストラクション・フェッチ用メモリと、前
記第1あるいは第2のインストラクション・フェッチ用
メモリのいずれか一方を選択する切換タイミングが前記
アドレスでフェッチされるべきインストラクションをフ
ェッチする前に前記第1のインストラクション・フェッ
チ用メモリと第2のインストラクション・フェッチ用メ
モリとの切換えを行うかあるいは次に出力されるアドレ
スでフェッチされるべきインストラクションをフェッチ
する前に前記第1のインストラクション・フェッチ用メ
モリと第2のインストラクション・フェッチ用メモリと
の切換えを行うかを選択する情報を記憶するレジスタと
、前記アドレスを解読し前記アドレスが所定のアドレス
値である時には一致信号を出力するデコーダと、該デコ
ーダからの一致信号と前記レジスタからの切換情報とを
入力し前記第1のインストラクション・フェッチ用メモ
リに切換えるか前記第2のインストラクション・フェッ
チ用メモリに切換えるかの制御信号を出力するアドレス
一致信号制御部と、前記制御信号の入力により第1また
は第2のインストラクション・フェッチ用メモリのいず
れかからフェッチされたインストラクションを前記マイ
クロコンピュータに送出するメモリ切換部とを含むこと
を特徴とするマイクロコンピュータ・インストラクショ
ン・フェッチ用メモリ切換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61093648A JPS62248043A (ja) | 1986-04-22 | 1986-04-22 | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61093648A JPS62248043A (ja) | 1986-04-22 | 1986-04-22 | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62248043A true JPS62248043A (ja) | 1987-10-29 |
JPH0514290B2 JPH0514290B2 (ja) | 1993-02-24 |
Family
ID=14088190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61093648A Granted JPS62248043A (ja) | 1986-04-22 | 1986-04-22 | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62248043A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5357627A (en) * | 1989-03-28 | 1994-10-18 | Olympus Optical Co., Ltd. | Microcomputer having a program correction function |
-
1986
- 1986-04-22 JP JP61093648A patent/JPS62248043A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5357627A (en) * | 1989-03-28 | 1994-10-18 | Olympus Optical Co., Ltd. | Microcomputer having a program correction function |
US5592613A (en) * | 1989-03-28 | 1997-01-07 | Olympus Optical Co., Ltd. | Microcomputer having a program correction function |
Also Published As
Publication number | Publication date |
---|---|
JPH0514290B2 (ja) | 1993-02-24 |
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