JPS6148746B2 - - Google Patents
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- Publication number
- JPS6148746B2 JPS6148746B2 JP54055076A JP5507679A JPS6148746B2 JP S6148746 B2 JPS6148746 B2 JP S6148746B2 JP 54055076 A JP54055076 A JP 54055076A JP 5507679 A JP5507679 A JP 5507679A JP S6148746 B2 JPS6148746 B2 JP S6148746B2
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- JP
- Japan
- Prior art keywords
- ipr
- circuit
- program
- cpu
- address
- Prior art date
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000011068 loading method Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は外部メモリに記憶されたアプリケーシ
ヨンプログラムを実行するに際して該アプリケー
シヨンプログラムをMMに導入する方法に特徴を
有する電子計算機に関する。
ヨンプログラムを実行するに際して該アプリケー
シヨンプログラムをMMに導入する方法に特徴を
有する電子計算機に関する。
第１図は現存する電子計算機の一例を示すブロ
ツク図であつて、１はCPU、２はシステムコン
トローラ（以下SCと略す）、３はRAM等の揮発
性のメモリから成るMM、４は外部メモリ、５は
ダイレクトメモリアクセス（DMAと略す）コン
トローラ、６はIPR、７はIPRコントローラ、８
はプログラムロードスイツチ、９はAD、１０は
データバス、である。
ツク図であつて、１はCPU、２はシステムコン
トローラ（以下SCと略す）、３はRAM等の揮発
性のメモリから成るMM、４は外部メモリ、５は
ダイレクトメモリアクセス（DMAと略す）コン
トローラ、６はIPR、７はIPRコントローラ、８
はプログラムロードスイツチ、９はAD、１０は
データバス、である。
斯る構成に於て、電源が投入されると、CPU
１はRUN状態になり、その時にプログラムロー
ドスイツチ８が操作されると、IPRコントローラ
７からCPU１に対してHOLD信号が出され、
CPU１をWAIT状態とし、AD９並びにデータバ
ス１０もフローテイングの状態とする。続いて
IPRコントローラ７アドレスカウンタの内容が
AD９及びIPR６に出力され、IPR６にあるイニシ
ヤルプログラムがデータバス１０へ出力され、引
き続いてMM３に対してWRITE信号が出力され
てIPR６のイニシヤルプログラムの先頭がMM３
の先頭番地に導入される。IPRコントローラ７の
アドレスカウンタは＋１づつされMM３の次番地
にIPR６の２番目のイニシヤルプログラムが書き
込まれ、以後同様にIPR６のイニシヤルプログラ
ムがMMに転送される。イニシヤルプログラムの
転送が完了するとIPRコントローラ７はSC２を
介してCPU１にRESET信号を出し、CPU１を初
期化してMMの先頭番地にあるイニシヤルプログ
ラムが順番に実行されて外部メモリ４内にあるア
プリケーシヨンプログラムがDMAコントローラ
５に依つてDMA転送されMM３に記憶される。
DMA転送が完了すると、イニシヤルプログラム
からアプリケーシヨンプログラムのスタート番地
へプログラムはJUMPし、計算機はアプリケーシ
ヨンプログラムを実行する。
１はRUN状態になり、その時にプログラムロー
ドスイツチ８が操作されると、IPRコントローラ
７からCPU１に対してHOLD信号が出され、
CPU１をWAIT状態とし、AD９並びにデータバ
ス１０もフローテイングの状態とする。続いて
IPRコントローラ７アドレスカウンタの内容が
AD９及びIPR６に出力され、IPR６にあるイニシ
ヤルプログラムがデータバス１０へ出力され、引
き続いてMM３に対してWRITE信号が出力され
てIPR６のイニシヤルプログラムの先頭がMM３
の先頭番地に導入される。IPRコントローラ７の
アドレスカウンタは＋１づつされMM３の次番地
にIPR６の２番目のイニシヤルプログラムが書き
込まれ、以後同様にIPR６のイニシヤルプログラ
ムがMMに転送される。イニシヤルプログラムの
転送が完了するとIPRコントローラ７はSC２を
介してCPU１にRESET信号を出し、CPU１を初
期化してMMの先頭番地にあるイニシヤルプログ
ラムが順番に実行されて外部メモリ４内にあるア
プリケーシヨンプログラムがDMAコントローラ
５に依つてDMA転送されMM３に記憶される。
DMA転送が完了すると、イニシヤルプログラム
からアプリケーシヨンプログラムのスタート番地
へプログラムはJUMPし、計算機はアプリケーシ
ヨンプログラムを実行する。
斯る構成に依るイニシヤルプログラムのロード
方式に依ると、電源投入で自動的にプログラムを
スタートさせる事が出来ず、オペレータに依るプ
ログラムロードスイツチ８の操作が不可欠で、ま
たアドレスカウンタの外にリセツト信号やメモリ
ライト信号発生器等の複雑な構成のIPRコントロ
ーラ７が必要となり、コストアツプの原因と成つ
ていた。
方式に依ると、電源投入で自動的にプログラムを
スタートさせる事が出来ず、オペレータに依るプ
ログラムロードスイツチ８の操作が不可欠で、ま
たアドレスカウンタの外にリセツト信号やメモリ
ライト信号発生器等の複雑な構成のIPRコントロ
ーラ７が必要となり、コストアツプの原因と成つ
ていた。
本発明はこのような問題点に鑑みて為されたも
のであつて、以下に詳述する。
のであつて、以下に詳述する。
第２図は本発明計算機の構成を示すブロツク図
であつて、１，２，３，４，５，６，９，１０、
は夫々第１図と同様にCPU，SC，MM、外部メ
モリ、DMAコントローラ、IPR、AD、データバ
スであり、第１図と異なるところはAD９にバス
切換回路１１が接続され、該切換回路１１に依つ
てCPU１とMM３，CPU１とIPR６とがアドレス
的に切換接続される構成であると共に、この切換
回路１１とIPR６との間のAB９′にＩ／Ｏポート
１２が連つている事、並びにIPRコントローラ７
とプログラムロードスイツチ８が無くなつている
点である。
であつて、１，２，３，４，５，６，９，１０、
は夫々第１図と同様にCPU，SC，MM、外部メ
モリ、DMAコントローラ、IPR、AD、データバ
スであり、第１図と異なるところはAD９にバス
切換回路１１が接続され、該切換回路１１に依つ
てCPU１とMM３，CPU１とIPR６とがアドレス
的に切換接続される構成であると共に、この切換
回路１１とIPR６との間のAB９′にＩ／Ｏポート
１２が連つている事、並びにIPRコントローラ７
とプログラムロードスイツチ８が無くなつている
点である。
斯る構成に於て、電源を投入した初期時にはア
ドレス切換回路１１の働きに依つてIPR６側の
AD９′が能動状態にあり、MM３側のAD９はフ
ローテイングであり、CPU１のフエツチサイク
ルでIPR６の命令コードがCPU１に取り込まれこ
のイニシヤルプログラムを実行する。イニシヤル
プログラムの実行が完了すると、このプログラム
の最後のOUT命令でＩ／Ｏポート１２からバス
切換信号が発せられ、切換回路１１がMM３側の
AD９を有効とし、外部メモリ４からDMA転送に
依つてアプリケーシヨンプログラムがMM３に導
入され、該プログラムが実行される。
ドレス切換回路１１の働きに依つてIPR６側の
AD９′が能動状態にあり、MM３側のAD９はフ
ローテイングであり、CPU１のフエツチサイク
ルでIPR６の命令コードがCPU１に取り込まれこ
のイニシヤルプログラムを実行する。イニシヤル
プログラムの実行が完了すると、このプログラム
の最後のOUT命令でＩ／Ｏポート１２からバス
切換信号が発せられ、切換回路１１がMM３側の
AD９を有効とし、外部メモリ４からDMA転送に
依つてアプリケーシヨンプログラムがMM３に導
入され、該プログラムが実行される。
次に本発明計算機の主要部、即ちバス切換回路
１１の具体的構成に就いて説明する。第３図に示
す如く、バス切換回路１１はMM３に連つた第１
のBB１３とIPR６に連つた第２のBB１４と、こ
れ等のBB１３，１４の何れを選択するかを決定
するフリツプフロツプ回路から成る決定回路１５
と、この決定回路１５の状態を変更する変更回路
１６と、から構成されている。尚、変更回路１６
は第２図で示したＩ／Ｏポート１２に該当し、該
Ｉ／Ｏポート１２の出力は単安定回路１７を介し
て決定回路１５に印加されている。
１１の具体的構成に就いて説明する。第３図に示
す如く、バス切換回路１１はMM３に連つた第１
のBB１３とIPR６に連つた第２のBB１４と、こ
れ等のBB１３，１４の何れを選択するかを決定
するフリツプフロツプ回路から成る決定回路１５
と、この決定回路１５の状態を変更する変更回路
１６と、から構成されている。尚、変更回路１６
は第２図で示したＩ／Ｏポート１２に該当し、該
Ｉ／Ｏポート１２の出力は単安定回路１７を介し
て決定回路１５に印加されている。
電源が投入されると、SC２でイニシヤルリセ
ツト信号を発生し、CPU１を初期化すると同時
に決定回路１５をセツトする。この決定回路１５
がセツトされるとそのＱ出力が“Ｈ”、出力が
Ｌとなり、第２のBB１４が選択され、初期化さ
れたCPU１はIPR６からMM３へ転送されたイニ
シヤルプログラムを実行し、このプログラムに依
りDMA転送のスタート命令を発し、外部メモリ
４からMM３へアプリケーシヨンプログラムをロ
ードする。アプリケーシヨンプログラムのロード
が完了すると、そのプログラムの最後のOUT命
令を変更回路１６が検知し、単安定回路１７をト
リガする。この単安定回路１７のパルス巾は次に
実行するJUMPto0番地命令の実行時間に該当
し、このJUMP命令を実行してCPU１のアドレス
カウンタが０番地になつた時に単安定回路１７の
タイムアツプで決定回路１５がリセツトされ、第
１のBB１３が有効となり、MM３にロードされ
たアプリケーシヨンプログラムを０番地から実行
する。
ツト信号を発生し、CPU１を初期化すると同時
に決定回路１５をセツトする。この決定回路１５
がセツトされるとそのＱ出力が“Ｈ”、出力が
Ｌとなり、第２のBB１４が選択され、初期化さ
れたCPU１はIPR６からMM３へ転送されたイニ
シヤルプログラムを実行し、このプログラムに依
りDMA転送のスタート命令を発し、外部メモリ
４からMM３へアプリケーシヨンプログラムをロ
ードする。アプリケーシヨンプログラムのロード
が完了すると、そのプログラムの最後のOUT命
令を変更回路１６が検知し、単安定回路１７をト
リガする。この単安定回路１７のパルス巾は次に
実行するJUMPto0番地命令の実行時間に該当
し、このJUMP命令を実行してCPU１のアドレス
カウンタが０番地になつた時に単安定回路１７の
タイムアツプで決定回路１５がリセツトされ、第
１のBB１３が有効となり、MM３にロードされ
たアプリケーシヨンプログラムを０番地から実行
する。
本発明は以上の説明から明らかな如く、バス切
換回路に依つてADがMM側とIPR側とに切り換え
られるので、イニシヤルプログラムのMMへのロ
ードが自動的に行われると共に、IPRコントロー
ラが不要となり、構成の簡略化、小型化、引いて
はコストダウンに大きく寄与するものである。
換回路に依つてADがMM側とIPR側とに切り換え
られるので、イニシヤルプログラムのMMへのロ
ードが自動的に行われると共に、IPRコントロー
ラが不要となり、構成の簡略化、小型化、引いて
はコストダウンに大きく寄与するものである。
第１図は現存する電子計算機の一例を示すブロ
ツク図、第２図は本発明計算機の構成を示すブロ
ツク図、第３図はその要部のブロツク図であつ
て、１はCPU、３はMM、４は外部メモリ、６は
IPR、９はAD、１１はバス切換回路、１３，１
４はBB、を夫々示している。
ツク図、第２図は本発明計算機の構成を示すブロ
ツク図、第３図はその要部のブロツク図であつ
て、１はCPU、３はMM、４は外部メモリ、６は
IPR、９はAD、１１はバス切換回路、１３，１
４はBB、を夫々示している。
Claims (1)
- 【特許請求の範囲】 １ 揮発性のメインメモリを有する電子計算機に
於て、中央処理装置（以下CPUと略す）と、メ
インメモリ（以下MMと略す）と、これ等のCPU
とMMとの間に配設したアドレスバス（以下AD
と略す）と、該ADに連つたバス切換回路と、該
切換回路に接続されたイニシヤルプログラムロー
ダ（以下IPRと略す）と、上記MMに導入するア
プリケーシヨンプログラムが記憶されている外部
メモリと、から成り、 上記バス切換回路は上記MMのアドレス端子に
連つた第１のバスバツフア（以下BBと略す）
と、上記IPRのアドレス端子に連つた第２のBB
と、何れのBBを選択するかを決定する決定回路
と、該決定回路の状態を上記第２のBBからの
IPRに対するアドレス出力に依つて変更する変更
回路と、から構成され、 電源投入時には、上記決定回路に依つて第２の
BBが選択されてIPRがMMに導入され、そのイニ
シヤルプログラムの導入が完了すると上記変更回
路が作動して決定回路の状態が変更され、第１の
BBが選択されてMMに先に導入されたイニシヤ
ルプログラムに依つて外部メモリにあるアプリケ
ーシヨンプログラムがMMに導入される事を特徴
とした電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5507679A JPS55147716A (en) | 1979-05-04 | 1979-05-04 | Electronic computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5507679A JPS55147716A (en) | 1979-05-04 | 1979-05-04 | Electronic computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55147716A JPS55147716A (en) | 1980-11-17 |
| JPS6148746B2 true JPS6148746B2 (ja) | 1986-10-25 |
Family
ID=12988604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5507679A Granted JPS55147716A (en) | 1979-05-04 | 1979-05-04 | Electronic computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55147716A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5875229A (ja) * | 1981-10-28 | 1983-05-06 | Nec Corp | デ−タ処理装置のプ−トロ−ド方式 |
-
1979
- 1979-05-04 JP JP5507679A patent/JPS55147716A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55147716A (en) | 1980-11-17 |
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