JP2000040028A - Ｃｐｕ制御によるｄｓｐプログラム領域の拡張方式 - Google Patents
Ｃｐｕ制御によるｄｓｐプログラム領域の拡張方式Info
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- JP2000040028A JP2000040028A JP10209662A JP20966298A JP2000040028A JP 2000040028 A JP2000040028 A JP 2000040028A JP 10209662 A JP10209662 A JP 10209662A JP 20966298 A JP20966298 A JP 20966298A JP 2000040028 A JP2000040028 A JP 2000040028A
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Abstract
(57)【要約】
【課題】 ＤＳＰのプログラム領域は、そのハードウェ
アによる制約のため必要な機能をその領域内で実現しな
ければならない。或いは機能自体に制限を受けるという
問題点がある。 【解決手段】 ＣＰＵ２とＤＳＰ４のそれぞれからアク
セス可能なＤＰ−ＲＡＭ３と、該ＣＰＵ２に備えられ
た、前記メモリ１内に蓄えられたＤＳＰプログラムの中
から必要な機能のＤＳＰプログラムを選択して、前記Ｄ
Ｐ−ＲＡＭ３に転送後、前記ＤＳＰ４に対してリセット
信号５を出力する手段と、前記ＤＳＰ４に備えられた、
該リセット５が掛かると、該ＤＳＰ内部のプログラムロ
ーダーにより、前記ＤＰ−ＲＡＭ３にあるプログラムを
内部のプログラム領域にロードし、該ＤＳＰプログラム
を実行する手段と、を有する。
アによる制約のため必要な機能をその領域内で実現しな
ければならない。或いは機能自体に制限を受けるという
問題点がある。 【解決手段】 ＣＰＵ２とＤＳＰ４のそれぞれからアク
セス可能なＤＰ−ＲＡＭ３と、該ＣＰＵ２に備えられ
た、前記メモリ１内に蓄えられたＤＳＰプログラムの中
から必要な機能のＤＳＰプログラムを選択して、前記Ｄ
Ｐ−ＲＡＭ３に転送後、前記ＤＳＰ４に対してリセット
信号５を出力する手段と、前記ＤＳＰ４に備えられた、
該リセット５が掛かると、該ＤＳＰ内部のプログラムロ
ーダーにより、前記ＤＰ−ＲＡＭ３にあるプログラムを
内部のプログラム領域にロードし、該ＤＳＰプログラム
を実行する手段と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵとＤＳＰを
組み合わせた装置に於いて、ＤＳＰのハードウェアによ
り制限されたプログラム領域を、これに接続されたＣＰ
Ｕプログラムから制御することにより、この制限に関わ
らず多くの機能をＤＳＰで実現する方式に関する。
組み合わせた装置に於いて、ＤＳＰのハードウェアによ
り制限されたプログラム領域を、これに接続されたＣＰ
Ｕプログラムから制御することにより、この制限に関わ
らず多くの機能をＤＳＰで実現する方式に関する。
【０００２】
【従来の技術】通常のＤＳＰ（デジタル・シグナル・プ
ロセッサ）は、プログラムローダーを持っており、ＤＳ
Ｐプログラムは、ハードリセットされた時に、メモリエ
リアからＤＳＰ内部のプログラム実行用のメモリに転送
され、このプログラムがＤＳＰにより実行される仕組み
になっている。また、このようなＤＳＰを用いたコンピ
ュータシステムにおいては、より小型化、低コスト化、
多機能化を目指した関連技術が開発されている。
ロセッサ）は、プログラムローダーを持っており、ＤＳ
Ｐプログラムは、ハードリセットされた時に、メモリエ
リアからＤＳＰ内部のプログラム実行用のメモリに転送
され、このプログラムがＤＳＰにより実行される仕組み
になっている。また、このようなＤＳＰを用いたコンピ
ュータシステムにおいては、より小型化、低コスト化、
多機能化を目指した関連技術が開発されている。
【０００３】例えば、特開平９−３１１８４５号公報に
は、「ＤＳＰ信号処理装置及び信号処理方法」として、
ＤＳＰの数を制限することなくＤＳＰへロードするプロ
グラムを記憶するためのＲＯＭの数を減らすことによ
り、部品実装面積を減少させると共に、コストも低く押
えることができるＤＳＰ並列信号処理装置が記載されて
いる。これは、目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ（ＤＳＰ）を複数有
するＤＳＰ信号処理装置において、複数のＤＳＰを順に
イネーブル状態とすることにより、１つのＲＯＭから複
数のＤＳＰにそれぞれ違ったプログラムをロードさせる
ことができるため、ＲＯＭが１つで済むという技術であ
る。
は、「ＤＳＰ信号処理装置及び信号処理方法」として、
ＤＳＰの数を制限することなくＤＳＰへロードするプロ
グラムを記憶するためのＲＯＭの数を減らすことによ
り、部品実装面積を減少させると共に、コストも低く押
えることができるＤＳＰ並列信号処理装置が記載されて
いる。これは、目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ（ＤＳＰ）を複数有
するＤＳＰ信号処理装置において、複数のＤＳＰを順に
イネーブル状態とすることにより、１つのＲＯＭから複
数のＤＳＰにそれぞれ違ったプログラムをロードさせる
ことができるため、ＲＯＭが１つで済むという技術であ
る。
【０００４】また、特開平８−３１４８０１号公報に
は、「メモリ管理方式」として、電源投入時において、
ブートＲＯＭを用いずに、ＲＯＭのデータをＲＡＭへロ
ードすることができるようにする方式が開示されてい
る。
は、「メモリ管理方式」として、電源投入時において、
ブートＲＯＭを用いずに、ＲＯＭのデータをＲＡＭへロ
ードすることができるようにする方式が開示されてい
る。
【０００５】これは、ＲＡＭ内にＲＯＭのアドレスと同
一のアドレスの領域を設け、電源投入時には、ＲＯＭの
データをリードすることにより、プログラムをＲＡＭに
ロードすることができるようにしたため、ＲＯＭのデー
タのロードのためにブートＲＯＭ等を設ける必要がなく
なるという技術である。
一のアドレスの領域を設け、電源投入時には、ＲＯＭの
データをリードすることにより、プログラムをＲＡＭに
ロードすることができるようにしたため、ＲＯＭのデー
タのロードのためにブートＲＯＭ等を設ける必要がなく
なるという技術である。
【０００６】また、特開平６−１６１９４６号公報に
は、「ＤＭＡアドレス制御方法」として、ＤＳＰのＤＭ
Ａ転送において、入力データが規定数以上に入力されて
も、入力データを書き込むデータＲＡＭの所定領域以外
の領域には書き込まないようにするＤＭＡアドレス制御
方法が開示されている。これは、ＤＭＡ転送によるデー
タＲＡＭ領域を限定することで、アプリケーションの中
間データや結果データの破壊を防止できるようにした技
術である。
は、「ＤＭＡアドレス制御方法」として、ＤＳＰのＤＭ
Ａ転送において、入力データが規定数以上に入力されて
も、入力データを書き込むデータＲＡＭの所定領域以外
の領域には書き込まないようにするＤＭＡアドレス制御
方法が開示されている。これは、ＤＭＡ転送によるデー
タＲＡＭ領域を限定することで、アプリケーションの中
間データや結果データの破壊を防止できるようにした技
術である。
【０００７】
【発明が解決しようとする課題】第１の問題点は、多く
の機能または大きな機能をＤＳＰで実現する場合には、
プログラム領域が大きく高価なＤＳＰを使用するため、
装置の低コスト化を妨げる要因になっている点である。
の機能または大きな機能をＤＳＰで実現する場合には、
プログラム領域が大きく高価なＤＳＰを使用するため、
装置の低コスト化を妨げる要因になっている点である。
【０００８】その理由は、ＤＳＰのプログラム領域が、
ハードウェア上制限されているためである。
ハードウェア上制限されているためである。
【０００９】［発明の目的］本発明の目的は、プログラ
ム領域が小さい１つのＤＳＰであっても、大きなＤＳＰ
プログラムを実行出来るようにすることであり、これに
より、複数の機能またはプログラム容量が比較的大きい
ＤＳＰプログラムの場合に於いても対応する事が出来る
ようにすることにある。
ム領域が小さい１つのＤＳＰであっても、大きなＤＳＰ
プログラムを実行出来るようにすることであり、これに
より、複数の機能またはプログラム容量が比較的大きい
ＤＳＰプログラムの場合に於いても対応する事が出来る
ようにすることにある。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するための手段として、ＣＰＵとＤＳＰを組み合わせ
た装置に於いて、該ＣＰＵからの書き込みと該ＤＳＰか
らの読み出しを可能に接続されたＤＰ−ＲＡＭと、前記
ＤＰ−ＲＡＭに、ＤＳＰプログラムを、該ＣＰＵ側で切
替えて格納する手段と、該格納後に前記ＤＳＰをリセッ
トする手段と、該リセット時に、前記ＤＰ−ＲＡＭから
前記ＤＳＰプログラムを該ＤＳＰへロードする手段と、
を有することを特徴とするＣＰＵ制御によるＤＳＰプロ
グラム領域の拡張方式を有するものである。
決するための手段として、ＣＰＵとＤＳＰを組み合わせ
た装置に於いて、該ＣＰＵからの書き込みと該ＤＳＰか
らの読み出しを可能に接続されたＤＰ−ＲＡＭと、前記
ＤＰ−ＲＡＭに、ＤＳＰプログラムを、該ＣＰＵ側で切
替えて格納する手段と、該格納後に前記ＤＳＰをリセッ
トする手段と、該リセット時に、前記ＤＰ−ＲＡＭから
前記ＤＳＰプログラムを該ＤＳＰへロードする手段と、
を有することを特徴とするＣＰＵ制御によるＤＳＰプロ
グラム領域の拡張方式を有するものである。
【００１１】また、ＣＰＵと、ＤＳＰと、該ＤＳＰプロ
グラムが格納されたメモリと、該ＣＰＵとＤＳＰのそれ
ぞれからアクセス可能なＤＰ−ＲＡＭと、該ＣＰＵに備
えられた、前記メモリ内に蓄えられたＤＳＰプログラム
の中から必要な機能のＤＳＰプログラムを選択して、前
記ＤＰ−ＲＡＭに転送後、前記ＤＳＰに対してリセット
信号を出力する手段と、前記ＤＳＰに備えられた、該リ
セットが掛かると、該ＤＳＰ内部のプログラムローダー
により、前記ＤＰ−ＲＡＭにあるプログラムを内部のプ
ログラム領域にロードし、該ＤＳＰプログラムを実行す
る手段と、を有する、ことを特徴とするＣＰＵ制御によ
るＤＳＰプログラム領域の拡張方式でもある。
グラムが格納されたメモリと、該ＣＰＵとＤＳＰのそれ
ぞれからアクセス可能なＤＰ−ＲＡＭと、該ＣＰＵに備
えられた、前記メモリ内に蓄えられたＤＳＰプログラム
の中から必要な機能のＤＳＰプログラムを選択して、前
記ＤＰ−ＲＡＭに転送後、前記ＤＳＰに対してリセット
信号を出力する手段と、前記ＤＳＰに備えられた、該リ
セットが掛かると、該ＤＳＰ内部のプログラムローダー
により、前記ＤＰ−ＲＡＭにあるプログラムを内部のプ
ログラム領域にロードし、該ＤＳＰプログラムを実行す
る手段と、を有する、ことを特徴とするＣＰＵ制御によ
るＤＳＰプログラム領域の拡張方式でもある。
【００１２】また、上記ＤＳＰのリセット端子は、上記
ＣＰＵからのリセット信号の配線と接続されている、こ
とを特徴とするＣＰＵ制御によるＤＳＰプログラム領域
の拡張方式でもある。
ＣＰＵからのリセット信号の配線と接続されている、こ
とを特徴とするＣＰＵ制御によるＤＳＰプログラム領域
の拡張方式でもある。
【００１３】また、使用者の指示により、必要に応じて
前記ＤＰ−ＲＡＭ内のＤＳＰプログラムを他のＤＳＰプ
ログラムに切替える手段を有する、ことを特徴とするＣ
ＰＵ制御によるＤＳＰプログラム領域の拡張方式でもあ
る。
前記ＤＰ−ＲＡＭ内のＤＳＰプログラムを他のＤＳＰプ
ログラムに切替える手段を有する、ことを特徴とするＣ
ＰＵ制御によるＤＳＰプログラム領域の拡張方式でもあ
る。
【００１４】また、前記ＤＳＰプログラムが格納された
メモリは、ＲＯＭまたはフラッシュメモリである、こと
を特徴とするＣＰＵ制御によるＤＳＰプログラム領域の
拡張方式でもある。
メモリは、ＲＯＭまたはフラッシュメモリである、こと
を特徴とするＣＰＵ制御によるＤＳＰプログラム領域の
拡張方式でもある。
【００１５】また、ＣＰＵとＤＳＰを組み合わせた装置
に於いて、該ＣＰＵからの書き込みと該ＤＳＰからの読
み出しを可能に接続されたメモリデバイスと、前記メモ
リデバイスに、ＤＳＰプログラムを、該ＣＰＵ側で切替
えて格納する手段と、該格納後に前記ＤＳＰをリセット
する手段と、該リセット時に、前記メモリデバイスから
前記ＤＳＰプログラムを該ＤＳＰへロードする手段と、
を有することを特徴とするＣＰＵ制御によるＤＳＰプロ
グラム領域の拡張方式でもある。
に於いて、該ＣＰＵからの書き込みと該ＤＳＰからの読
み出しを可能に接続されたメモリデバイスと、前記メモ
リデバイスに、ＤＳＰプログラムを、該ＣＰＵ側で切替
えて格納する手段と、該格納後に前記ＤＳＰをリセット
する手段と、該リセット時に、前記メモリデバイスから
前記ＤＳＰプログラムを該ＤＳＰへロードする手段と、
を有することを特徴とするＣＰＵ制御によるＤＳＰプロ
グラム領域の拡張方式でもある。
【００１６】［作用］本発明は、ＣＰＵとＤＳＰを組み
合わせた装置に於いて、ＤＳＰのプログラムをＣＰＵに
接続されたＤＰ−ＲＡＭ（デュアルポートＲＡＭ）等の
デバイスからロードするようにし、ＤＳＰに実行させる
プログラムをＣＰＵ側のプログラムを用いて切替るもの
である。
合わせた装置に於いて、ＤＳＰのプログラムをＣＰＵに
接続されたＤＰ−ＲＡＭ（デュアルポートＲＡＭ）等の
デバイスからロードするようにし、ＤＳＰに実行させる
プログラムをＣＰＵ側のプログラムを用いて切替るもの
である。
【００１７】通常のＤＳＰは、プログラムローダーを持
っており、ハードリセットされた時にメモリエリアから
ＤＳＰ内部のプログラム実行用のメモリに転送される仕
組みになっている。
っており、ハードリセットされた時にメモリエリアから
ＤＳＰ内部のプログラム実行用のメモリに転送される仕
組みになっている。
【００１８】本発明では、まず、このＤＳＰプログラム
をＣＰＵでアクセス出来るＤＰ−ＲＡＭ等のデバイスか
ら読み込めるハード構成とする。
をＣＰＵでアクセス出来るＤＰ−ＲＡＭ等のデバイスか
ら読み込めるハード構成とする。
【００１９】また、ＣＰＵからＤＳＰのリセット端子が
制御出来るハード構成とする。
制御出来るハード構成とする。
【００２０】ＣＰＵの制御プログラムは、ＤＳＰの実行
すべきプログラムを、このＤＰ−ＲＡＭに転送し、この
後にＤＳＰをリセットする。
すべきプログラムを、このＤＰ−ＲＡＭに転送し、この
後にＤＳＰをリセットする。
【００２１】本発明によれば、ＣＰＵにより、容量の大
きなＲＯＭやフラッシュメモリから必要なＤＳＰプログ
ラムを選択して、ＤＰ−ＲＡＭに格納することにより、
任意のＤＳＰプログラムを実行させることができるた
め、実質的にはＤＳＰのプログラム容量を拡張したのと
同一の効果を得ることが出来る。
きなＲＯＭやフラッシュメモリから必要なＤＳＰプログ
ラムを選択して、ＤＰ−ＲＡＭに格納することにより、
任意のＤＳＰプログラムを実行させることができるた
め、実質的にはＤＳＰのプログラム容量を拡張したのと
同一の効果を得ることが出来る。
【００２２】これにより、ＣＰＵプログラムによる制御
によって、ＤＳＰ内部のプログラム領域の制限を無く
し、プログラム領域を拡張することができる。
によって、ＤＳＰ内部のプログラム領域の制限を無く
し、プログラム領域を拡張することができる。
【００２３】また、この拡張により、プログラム容量が
大きくなる様な処理や、複数の機能を実行する事ができ
る。
大きくなる様な処理や、複数の機能を実行する事ができ
る。
【００２４】また、ＤＳＰ自体は、内部プログラム領域
の小さな低コストのものでも良くなる。
の小さな低コストのものでも良くなる。
【００２５】
【発明の実施の形態】［構成の説明］次に、本発明の実
施の形態について図面を参照して詳細に説明する。
施の形態について図面を参照して詳細に説明する。
【００２６】図１に示されるように、本発明は、ＤＳＰ
プログラムが格納されたＲＯＭまたはフラッシュメモリ
１、ＣＰＵ並びに周辺回路２、ＣＰＵ周辺回路２とＤＳ
Ｐ４の間にありそれぞれからアクセス出来るＤＰ−ＲＡ
Ｍ３、及びＤＳＰ４から構成される。また、ＣＰＵから
ＤＳＰのリセット端子が制御出来るリセット信号５の配
線を備えた構成とする。
プログラムが格納されたＲＯＭまたはフラッシュメモリ
１、ＣＰＵ並びに周辺回路２、ＣＰＵ周辺回路２とＤＳ
Ｐ４の間にありそれぞれからアクセス出来るＤＰ−ＲＡ
Ｍ３、及びＤＳＰ４から構成される。また、ＣＰＵから
ＤＳＰのリセット端子が制御出来るリセット信号５の配
線を備えた構成とする。
【００２７】なお、ＣＰＵからの書き込みとＤＳＰから
の読み出しを可能に接続されたメモリデバイスであれ
ば、ＤＰ−ＲＡＭ３に限ることはなく、通常のＲＡＭ等
を用いることも可能である。
の読み出しを可能に接続されたメモリデバイスであれ
ば、ＤＰ−ＲＡＭ３に限ることはなく、通常のＲＡＭ等
を用いることも可能である。
【００２８】［動作の説明］ＣＰＵ２は、その制御プロ
グラムにより、ＲＯＭ或いはフラッシュメモリ１内に蓄
えられたＤＳＰプログラムの中から必要な機能のＤＳＰ
プログラムを選択し、当該ＤＳＰプログラムをＤＰ−Ｒ
ＡＭ３に転送したのち、ＤＳＰ４に対してリセット信号
５を加える。
グラムにより、ＲＯＭ或いはフラッシュメモリ１内に蓄
えられたＤＳＰプログラムの中から必要な機能のＤＳＰ
プログラムを選択し、当該ＤＳＰプログラムをＤＰ−Ｒ
ＡＭ３に転送したのち、ＤＳＰ４に対してリセット信号
５を加える。
【００２９】リセット信号５が掛かると、ＤＳＰ４は、
内部のプログラムローダーにより、ＤＰ−ＲＡＭ３にあ
るプログラムを内部のプログラム領域に転送し、当該プ
ログラムを実行する。
内部のプログラムローダーにより、ＤＰ−ＲＡＭ３にあ
るプログラムを内部のプログラム領域に転送し、当該プ
ログラムを実行する。
【００３０】ＣＰＵ２の制御プログラムが、必要に応じ
て上記の処理を行い、ＤＳＰ４の機能を切替えること
で、実質的にはＤＳＰ４のプログラム実行領域の拡張が
出来る。
て上記の処理を行い、ＤＳＰ４の機能を切替えること
で、実質的にはＤＳＰ４のプログラム実行領域の拡張が
出来る。
【００３１】
【発明の効果】第１の効果は、ＣＰＵプログラムによ
り、必要な時にＤＳＰプログラムを切替え実行させる事
が出来るため、多機能或いは複雑な機能を行うことが出
来る装置を提供できる事である。
り、必要な時にＤＳＰプログラムを切替え実行させる事
が出来るため、多機能或いは複雑な機能を行うことが出
来る装置を提供できる事である。
【００３２】第２の効果は、これに伴ってプログラム領
域の小さなＤＳＰを用いた装置でも多くの機能が実行出
来るようになり、装置の低コスト化に寄与する事であ
る。
域の小さなＤＳＰを用いた装置でも多くの機能が実行出
来るようになり、装置の低コスト化に寄与する事であ
る。
【図１】本発明の装置構成図である。
１ ＲＯＭ又はフラッシュメモリ ２ ＣＰＵ及び周辺回路 ３ ＤＰ−ＲＡＭ（デュアル・ポート・ＲＡＭ） ４ ＤＳＰ（デジタル・シグナル・プロセッサ） ５ リセット信号
Claims (6)
- 【請求項１】 ＣＰＵとＤＳＰを組み合わせた装置に於
いて、 該ＣＰＵからの書き込みと該ＤＳＰからの読み出しを可
能に接続されたＤＰ−ＲＡＭと、 前記ＤＰ−ＲＡＭに、ＤＳＰプログラムを、該ＣＰＵ側
で切替えて格納する手段と、 該格納後に前記ＤＳＰをリセットする手段と、 該リセット時に、前記ＤＰ−ＲＡＭから前記ＤＳＰプロ
グラムを該ＤＳＰへロードする手段と、を有することを
特徴とするＣＰＵ制御によるＤＳＰプログラム領域の拡
張方式。 - 【請求項２】 ＣＰＵと、ＤＳＰと、 該ＤＳＰプログラムが格納されたメモリと、 該ＣＰＵとＤＳＰのそれぞれからアクセス可能なＤＰ−
ＲＡＭと、 該ＣＰＵに備えられた、前記メモリ内に蓄えられたＤＳ
Ｐプログラムの中から必要な機能のＤＳＰプログラムを
選択して、前記ＤＰ−ＲＡＭに転送後、前記ＤＳＰに対
してリセット信号を出力する手段と、 前記ＤＳＰに備えられた、該リセットが掛かると、該Ｄ
ＳＰ内部のプログラムローダーにより、前記ＤＰ−ＲＡ
Ｍにあるプログラムを内部のプログラム領域にロード
し、該ＤＳＰプログラムを実行する手段と、を有する、
ことを特徴とするＣＰＵ制御によるＤＳＰプログラム領
域の拡張方式。 - 【請求項３】 上記ＤＳＰのリセット端子は、上記ＣＰ
Ｕからのリセット信号の配線と接続されている、ことを
特徴とする請求項２記載のＣＰＵ制御によるＤＳＰプロ
グラム領域の拡張方式。 - 【請求項４】 使用者の指示により、必要に応じて前記
ＤＰ−ＲＡＭ内のＤＳＰプログラムを他のＤＳＰプログ
ラムに切替える手段を有する、ことを特徴とする請求項
１又は２記載のＣＰＵ制御によるＤＳＰプログラム領域
の拡張方式。 - 【請求項５】 前記ＤＳＰプログラムが格納されたメモ
リは、ＲＯＭまたはフラッシュメモリである、ことを特
徴とする請求項１又は２記載のＣＰＵ制御によるＤＳＰ
プログラム領域の拡張方式。 - 【請求項６】 ＣＰＵとＤＳＰを組み合わせた装置に於
いて、 該ＣＰＵからの書き込みと該ＤＳＰからの読み出しを可
能に接続されたメモリデバイスと、 前記メモリデバイスに、ＤＳＰプログラムを、該ＣＰＵ
側で切替えて格納する手段と、 該格納後に前記ＤＳＰをリセットする手段と、 該リセット時に、前記メモリデバイスから前記ＤＳＰプ
ログラムを該ＤＳＰへロードする手段と、を有すること
を特徴とするＣＰＵ制御によるＤＳＰプログラム領域の
拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10209662A JP2000040028A (ja) | 1998-07-24 | 1998-07-24 | Ｃｐｕ制御によるｄｓｐプログラム領域の拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10209662A JP2000040028A (ja) | 1998-07-24 | 1998-07-24 | Ｃｐｕ制御によるｄｓｐプログラム領域の拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040028A true JP2000040028A (ja) | 2000-02-08 |
Family
ID=16576535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10209662A Pending JP2000040028A (ja) | 1998-07-24 | 1998-07-24 | Ｃｐｕ制御によるｄｓｐプログラム領域の拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000040028A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970984B2 (en) | 2000-09-26 | 2005-11-29 | Ricoh Company, Ltd. | Digital signal processor and modem using the same |
| JP2008108064A (ja) * | 2006-10-25 | 2008-05-08 | Toshiba Corp | ディジタルシグナルプロセッサシステム及びディジタルシグナルプロセッサの起動方法 |
| CN104424033A (zh) * | 2013-09-02 | 2015-03-18 | 联想(北京)有限公司 | 一种电子设备及数据处理方法 |
| CN106201636A (zh) * | 2016-08-11 | 2016-12-07 | 中国电子科技集团公司第二十九研究所 | 一种dsp片外代码动态加载方法及装置 |
-
1998
- 1998-07-24 JP JP10209662A patent/JP2000040028A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970984B2 (en) | 2000-09-26 | 2005-11-29 | Ricoh Company, Ltd. | Digital signal processor and modem using the same |
| JP2008108064A (ja) * | 2006-10-25 | 2008-05-08 | Toshiba Corp | ディジタルシグナルプロセッサシステム及びディジタルシグナルプロセッサの起動方法 |
| CN104424033A (zh) * | 2013-09-02 | 2015-03-18 | 联想(北京)有限公司 | 一种电子设备及数据处理方法 |
| CN104424033B (zh) * | 2013-09-02 | 2018-10-12 | 联想(北京)有限公司 | 一种电子设备及数据处理方法 |
| CN106201636A (zh) * | 2016-08-11 | 2016-12-07 | 中国电子科技集团公司第二十九研究所 | 一种dsp片外代码动态加载方法及装置 |
| CN106201636B (zh) * | 2016-08-11 | 2019-03-26 | 中国电子科技集团公司第二十九研究所 | 一种dsp片外代码动态加载方法及装置 |
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