JP2707308B2 - 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム - Google Patents
多目的プロセッサおよび多目的プロセッサを備えたデータ処理システムInfo
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- JP2707308B2 JP2707308B2 JP1020847A JP2084789A JP2707308B2 JP 2707308 B2 JP2707308 B2 JP 2707308B2 JP 1020847 A JP1020847 A JP 1020847A JP 2084789 A JP2084789 A JP 2084789A JP 2707308 B2 JP2707308 B2 JP 2707308B2
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Description
【発明の詳細な説明】 〔概 要〕 小規模システムから大規模システムまで柔軟にシステ
ムの拡張が可能なハードウェア構成を有する多目的プロ
セッサおよび多目的プロセッサを備えたデータ処理シス
テムに関し、 共通のハードウェアを小規模システムでは単数のみ、
大規模システムでは複数を、接続することにより、ハー
ドウェアの拡張が柔軟かつ容易にでき、システム性能を
向上させることを目的とし、 命令実行制御専用プロセッサと、システムとチャネル
の制御および前記命令実行制御専用プロセッサが実行で
きない命令の処理を実行するプロセッサと、を備えたデ
ータ処理システムに付加することができ、前記プロセッ
サと全く同一のハードウェア構成を有し、通常の処理は
チャネルの制御および入出力命令の処理のみを実行する
多目的プロセッサと、その多目的プロセッサを備えたデ
ータ処理システムとしたものである。
ムの拡張が可能なハードウェア構成を有する多目的プロ
セッサおよび多目的プロセッサを備えたデータ処理シス
テムに関し、 共通のハードウェアを小規模システムでは単数のみ、
大規模システムでは複数を、接続することにより、ハー
ドウェアの拡張が柔軟かつ容易にでき、システム性能を
向上させることを目的とし、 命令実行制御専用プロセッサと、システムとチャネル
の制御および前記命令実行制御専用プロセッサが実行で
きない命令の処理を実行するプロセッサと、を備えたデ
ータ処理システムに付加することができ、前記プロセッ
サと全く同一のハードウェア構成を有し、通常の処理は
チャネルの制御および入出力命令の処理のみを実行する
多目的プロセッサと、その多目的プロセッサを備えたデ
ータ処理システムとしたものである。
本発明は、小規模システムから大規模システムまで柔
軟にシステムの拡張が可能なハードウェア構成を有する
多目的プロセッサおよび多目的プロセッサを備えたデー
タ処理システムに関する。
軟にシステムの拡張が可能なハードウェア構成を有する
多目的プロセッサおよび多目的プロセッサを備えたデー
タ処理システムに関する。
従来のデータ処理システムでは、それが小規模システ
ムの場合、第４図にしめすように、プロセッサ１を命令
処理用に用いるとともに、チャネル制御用にも用い、記
憶装置３に格納された資源を共通バス４を介してプロセ
ッサ１が読出すことができるようにし、その読出した資
源に従ってプロセッサ１が複数接続した各チャネル101,
102,103のそれぞれに接続されている外部記憶装置、入
出力装置、あるいは表示装置等を制御し、動作させる。
ムの場合、第４図にしめすように、プロセッサ１を命令
処理用に用いるとともに、チャネル制御用にも用い、記
憶装置３に格納された資源を共通バス４を介してプロセ
ッサ１が読出すことができるようにし、その読出した資
源に従ってプロセッサ１が複数接続した各チャネル101,
102,103のそれぞれに接続されている外部記憶装置、入
出力装置、あるいは表示装置等を制御し、動作させる。
また、大規模システムの場合、第５図にしめすよう
に、共通バス４を介して命令処理用プロセッサ２、チャ
ネル101制御専用のプロセッサ５、チャネル102制御専用
のプロセッサ６、チャネル103制御専用のプロセッサ
７、および記憶装置３を接続し、命令処理用プロセッサ
２の指令を受けたプロセッサ5,6,または７がその管理下
にあるチャネル101,102,または103を制御する。
に、共通バス４を介して命令処理用プロセッサ２、チャ
ネル101制御専用のプロセッサ５、チャネル102制御専用
のプロセッサ６、チャネル103制御専用のプロセッサ
７、および記憶装置３を接続し、命令処理用プロセッサ
２の指令を受けたプロセッサ5,6,または７がその管理下
にあるチャネル101,102,または103を制御する。
上記従来のデータ処理システムでは、小規模システム
の場合、単一のプロセッサ１で複数のチャネルを管理し
ているため、各チャネル101,102,103をシーケンシャル
に動作させることになり、データ転送処理時間が増大
し、システム性能が低下する。さらに、小規模システム
では、処理業務の増大に伴ない入出力装置を増設し、シ
ステムの規模を大きくすると、チャネル制御の負荷を減
らすために、新たなチャネル制御専用のプロセッサを付
加しなければならず、しかもそのプロセッサ専用の新た
なファームウェアを作成しなければならない。
の場合、単一のプロセッサ１で複数のチャネルを管理し
ているため、各チャネル101,102,103をシーケンシャル
に動作させることになり、データ転送処理時間が増大
し、システム性能が低下する。さらに、小規模システム
では、処理業務の増大に伴ない入出力装置を増設し、シ
ステムの規模を大きくすると、チャネル制御の負荷を減
らすために、新たなチャネル制御専用のプロセッサを付
加しなければならず、しかもそのプロセッサ専用の新た
なファームウェアを作成しなければならない。
また、大規模システムの場合、プロセッサ5,6,または
７がその管理下にあるチャネル101,102,または103の制
御に最適なプロセッサを選定して接続するため、各々別
のプロセッサを使用することになり、コストの増大を招
く、そしてこれら複数のチャネル5,6,7は、たとえその
中心部に同一のマイクロプロセッサを使用しても周辺部
がチャネルによって異なるため、共通ハードウェアのチ
ャネルにならず、ファームウェアの共通化もできないと
いう問題点があった。
７がその管理下にあるチャネル101,102,または103の制
御に最適なプロセッサを選定して接続するため、各々別
のプロセッサを使用することになり、コストの増大を招
く、そしてこれら複数のチャネル5,6,7は、たとえその
中心部に同一のマイクロプロセッサを使用しても周辺部
がチャネルによって異なるため、共通ハードウェアのチ
ャネルにならず、ファームウェアの共通化もできないと
いう問題点があった。
本発明は、上記問題点に鑑みて成されたものであり、
その解決を目的として設定される技術的課題は、共通の
ハードウェアを小規模システムでは単数のみ、大規模シ
ステムでは複数を、接続することにより、ハードウェア
の拡張が柔軟かつ容易にでき、システム性能を向上させ
ることができるようにした、多目的プロセッサおよび多
目的プロセッサを備えたデータ処理システムを提供する
ことにある。
その解決を目的として設定される技術的課題は、共通の
ハードウェアを小規模システムでは単数のみ、大規模シ
ステムでは複数を、接続することにより、ハードウェア
の拡張が柔軟かつ容易にでき、システム性能を向上させ
ることができるようにした、多目的プロセッサおよび多
目的プロセッサを備えたデータ処理システムを提供する
ことにある。
本発明は、上記課題を解決するための具体的な手段と
して、第１図に示すように、命令実行制御専用の第１の
プロセッサ11と、初期プログラムの記憶装置14への格納
を含むシステム全体の制御、チャネルの制御、および前
記第１のプロセッサ11が実行できない入出力命令を含む
命令の処理を実行する第２のプロセッサ12とを備えたデ
ータ処理システム10に付加することができ、前記第２の
プロセッサ12と全く同じハードウェア構成を有し、前記
第２のプロセッサ12がローディングした初期プログラム
を読みだすことにより、チャネルの制御および入出力命
令の処理のみを実行する多目的プロセッサを構成した。
して、第１図に示すように、命令実行制御専用の第１の
プロセッサ11と、初期プログラムの記憶装置14への格納
を含むシステム全体の制御、チャネルの制御、および前
記第１のプロセッサ11が実行できない入出力命令を含む
命令の処理を実行する第２のプロセッサ12とを備えたデ
ータ処理システム10に付加することができ、前記第２の
プロセッサ12と全く同じハードウェア構成を有し、前記
第２のプロセッサ12がローディングした初期プログラム
を読みだすことにより、チャネルの制御および入出力命
令の処理のみを実行する多目的プロセッサを構成した。
また、データ処理システムを構成するにあたっては、
命令実行制御専用の第１のプロセッサ11と、初期プログ
ラムの記憶装置14への格納を含むシステム全体の制御、
チャネルの制御、および前記第１のプロセッサ11が実行
できない入出力命令を含む命令の処理を実行する第２の
プロセッサ12と、前記第２のプロセッサ12と全く同じハ
ードウェア構成を有し、前記第２のプロセッサ12がロー
ディングした初期プログラムを読みだすことにより、チ
ャネルの制御および入出力命令の処理のみを実行する第
３のプロセッサ13とを備えたものとした。
命令実行制御専用の第１のプロセッサ11と、初期プログ
ラムの記憶装置14への格納を含むシステム全体の制御、
チャネルの制御、および前記第１のプロセッサ11が実行
できない入出力命令を含む命令の処理を実行する第２の
プロセッサ12と、前記第２のプロセッサ12と全く同じハ
ードウェア構成を有し、前記第２のプロセッサ12がロー
ディングした初期プログラムを読みだすことにより、チ
ャネルの制御および入出力命令の処理のみを実行する第
３のプロセッサ13とを備えたものとした。
そして、前記データ処理システムの前記第２および第
３のプロセッサ13は、電源投入直後の初期状態で、各々
のプロセッサがシステムに挿入された物理的位置により
一意に定まる情報を読み取り判断することにより自プロ
セッサが第２のプロセッサ12であるか否かを識別する手
段を持つものとする。
３のプロセッサ13は、電源投入直後の初期状態で、各々
のプロセッサがシステムに挿入された物理的位置により
一意に定まる情報を読み取り判断することにより自プロ
セッサが第２のプロセッサ12であるか否かを識別する手
段を持つものとする。
本発明は上記構成により、データ処理システム10が、
初期プログラムの記憶装置14への格納を含むシステム全
体の制御とチャネルの制御、および前記第１のプロセッ
サ11が実行できない、入出力命令を含む命令を処理する
第２のプロセッサ12と、通常の処理はチャネル制御と入
出力命令のみを行い、前記第２のプロセッサ12がローデ
ィングした初期プログラムを読みだし処理を行う第３の
プロセッサ13とを、処理内容を替えた同一ハードウェア
構成の多目的プロセッサにより増設容易に構成すること
ができ、これによりファームウェアの共通化が容易とな
り、システムの柔軟性が増し、多目的プロセッサを第３
のプロセッサ13として増設することにより小規模のシス
テムから大規模のシステムまで容易かつ安価に統一的な
システムを編成することができるようになる。
初期プログラムの記憶装置14への格納を含むシステム全
体の制御とチャネルの制御、および前記第１のプロセッ
サ11が実行できない、入出力命令を含む命令を処理する
第２のプロセッサ12と、通常の処理はチャネル制御と入
出力命令のみを行い、前記第２のプロセッサ12がローデ
ィングした初期プログラムを読みだし処理を行う第３の
プロセッサ13とを、処理内容を替えた同一ハードウェア
構成の多目的プロセッサにより増設容易に構成すること
ができ、これによりファームウェアの共通化が容易とな
り、システムの柔軟性が増し、多目的プロセッサを第３
のプロセッサ13として増設することにより小規模のシス
テムから大規模のシステムまで容易かつ安価に統一的な
システムを編成することができるようになる。
以下、本発明の実施例として、システムの制御、チャ
ネルの制御、および命令実行制御専用プロセッサ11では
実行できない命令を処理するプロセッサ12を一つ備えた
場合について図示説明する。
ネルの制御、および命令実行制御専用プロセッサ11では
実行できない命令を処理するプロセッサ12を一つ備えた
場合について図示説明する。
小規模あるいは中規模のシステム10aとしては、第２
図に示すように、大規模システムの基本構成システムを
構成させるための、少機能ではあるが高速処理の命令実
行制御専用プロセッサ（以下IPUと略す）11と、システ
ムに唯一つの資源の制御、チャネルの制御、および命令
実行制御専用プロセッサ11では実行できない命令を処理
するための、処理は低速ではあるが多機能のプロセッサ
（以下SPUaと略す）12とを各１台ずつ備える。
図に示すように、大規模システムの基本構成システムを
構成させるための、少機能ではあるが高速処理の命令実
行制御専用プロセッサ（以下IPUと略す）11と、システ
ムに唯一つの資源の制御、チャネルの制御、および命令
実行制御専用プロセッサ11では実行できない命令を処理
するための、処理は低速ではあるが多機能のプロセッサ
（以下SPUaと略す）12とを各１台ずつ備える。
IPU11と、SPUa12と、記憶装置14を、共通バス15を介
して接続する。
して接続する。
SPUa12には、MPU（マイクロプロセッサユニット）21
と、ACNV（アドレス変換手段）22と、DMAC（ダイレクト
メモリアクセスコントローラ）23とを備える。MPU21お
よびACNV22とDMAC23とは、IO−バス200を介して接続さ
せる。
と、ACNV（アドレス変換手段）22と、DMAC（ダイレクト
メモリアクセスコントローラ）23とを備える。MPU21お
よびACNV22とDMAC23とは、IO−バス200を介して接続さ
せる。
さらにIO−バス200には、フロッピィディスク等のイ
ニシャルシステムファイルを接続するFPC（フロッピィ
チャネル）201と、ワークステーションを接続するWSC
（ワークステーションチャネル）202と、CMC（回線チャ
ネル）あるいはLANC（ローカルエリアネットワークチャ
ネル）等の通信用インタフェースを接続する通信チャネ
ル203と、FC（ファイルチャネル）204を接続する。
ニシャルシステムファイルを接続するFPC（フロッピィ
チャネル）201と、ワークステーションを接続するWSC
（ワークステーションチャネル）202と、CMC（回線チャ
ネル）あるいはLANC（ローカルエリアネットワークチャ
ネル）等の通信用インタフェースを接続する通信チャネ
ル203と、FC（ファイルチャネル）204を接続する。
そしてDMAC23には、バス200aを介して、必要台数のフ
ロッピィディスクあるいはハードディスク等を接続した
FC（ファイルチャネル）205,206を接続する。
ロッピィディスクあるいはハードディスク等を接続した
FC（ファイルチャネル）205,206を接続する。
このシステム10aでは、SPUa12が各チャネル201,202,2
03,204,205,および206の制御を行い、また、電源投入直
後の初期状態に自プロセッサ内の初期診断および初期設
定を行う。さらにまたSPUa12は、システム動作中に、時
刻を設定したり読み込んだりする命令、エラーが起きた
ときの後処理、あるいは入出力命令等の、IPU11が実行
できない命令をIPU11からの通知を受けて処理する。
03,204,205,および206の制御を行い、また、電源投入直
後の初期状態に自プロセッサ内の初期診断および初期設
定を行う。さらにまたSPUa12は、システム動作中に、時
刻を設定したり読み込んだりする命令、エラーが起きた
ときの後処理、あるいは入出力命令等の、IPU11が実行
できない命令をIPU11からの通知を受けて処理する。
電源投入時にSPUa12では、MPU21により電源投入直後
の初期状態において、自プロセッサ内の初期診断および
初期設定を行い、また、記憶装置14および各チャネル20
1,202,203,204,205,および206の初期診断および初期設
定を行う。その後、FC204側から初期プログラムを記憶
装置14へ格納し、MPU21により記憶装置14に格納された
プログラムが読み込まれて実行され、以降の制御が行わ
れる。
の初期状態において、自プロセッサ内の初期診断および
初期設定を行い、また、記憶装置14および各チャネル20
1,202,203,204,205,および206の初期診断および初期設
定を行う。その後、FC204側から初期プログラムを記憶
装置14へ格納し、MPU21により記憶装置14に格納された
プログラムが読み込まれて実行され、以降の制御が行わ
れる。
次に、大規模システム10bとしては、第３図に示すよ
うに、IPU11がIPU11a、IPU11b、IPU11c、およびIPU11d
の４つからなり、SPUa12が１つで、このSPUaと同一のハ
ードウェア構成のプロセッサとし、通常の処理はチャネ
ル制御と入出力命令の処理のみを行うプロセッサ（SPU
a）13が、SPUb13aとSPUb13bの２つからなるシステムと
する。そしてこれらのIPU11、SPUa12、SPUb13、および
記憶装置14は共通バス15を介して接続する。
うに、IPU11がIPU11a、IPU11b、IPU11c、およびIPU11d
の４つからなり、SPUa12が１つで、このSPUaと同一のハ
ードウェア構成のプロセッサとし、通常の処理はチャネ
ル制御と入出力命令の処理のみを行うプロセッサ（SPU
a）13が、SPUb13aとSPUb13bの２つからなるシステムと
する。そしてこれらのIPU11、SPUa12、SPUb13、および
記憶装置14は共通バス15を介して接続する。
SPUa12には、IO−バス200を介してFPC201とWSC202を
接続する。小規模システム10aではSPUa12に接続した通
信チャネル203、FC−I204、およびFC205,206を、大規模
システムのSPUa12には特に必要が生じないかぎり接続せ
ずにおき、SPUb13aにIO−バス207を介して通信チャネル
203、およびFC−I204を接続し、DMAC23aにバス208を介
してFC205,206を接続する。
接続する。小規模システム10aではSPUa12に接続した通
信チャネル203、FC−I204、およびFC205,206を、大規模
システムのSPUa12には特に必要が生じないかぎり接続せ
ずにおき、SPUb13aにIO−バス207を介して通信チャネル
203、およびFC−I204を接続し、DMAC23aにバス208を介
してFC205,206を接続する。
SPUb13bには、必要に応じてIO−バス210を介してFC−
I212を接続し、バス213を介してFC214,215を接続する。
I212を接続し、バス213を介してFC214,215を接続する。
この構成に、さらに増設が必要になった場合には、各
チャネルを接続してサブシステムとしてまとめたSPUa1
2、あるいはSPUb13を、一括して共通バス15に接続させ
ることにより増設する。
チャネルを接続してサブシステムとしてまとめたSPUa1
2、あるいはSPUb13を、一括して共通バス15に接続させ
ることにより増設する。
各SPUa12、SPUb13の処理範囲は以下のようにする。
SPUa12は、チャネル制御としては接続したFPC201とWS
C202のみ制御を行い、初期診断および初期設定としては
電源直後の初期状態において自プロセッサ内の初期診断
および初期設定を、また、IPU11および記憶装置14の初
期診断および初期設定を行い、さらにその他の処理とし
て、システム動作中にはIPU11が実行できない命令をIPU
11からの通知により処理する。
C202のみ制御を行い、初期診断および初期設定としては
電源直後の初期状態において自プロセッサ内の初期診断
および初期設定を、また、IPU11および記憶装置14の初
期診断および初期設定を行い、さらにその他の処理とし
て、システム動作中にはIPU11が実行できない命令をIPU
11からの通知により処理する。
SPUb13のうちSPUb13aの方では、IO−バス207で接続し
た通信チャネル203とFC−I204、およびDMAC23aにバス20
8を介して接続したFC205,206を制御し、それらに対する
入出力命令を処理する。また、電源投入直後の初期状態
において、自プロセッサ内の初期診断および初期設定を
行う。
た通信チャネル203とFC−I204、およびDMAC23aにバス20
8を介して接続したFC205,206を制御し、それらに対する
入出力命令を処理する。また、電源投入直後の初期状態
において、自プロセッサ内の初期診断および初期設定を
行う。
SPUb13のうちSPUb13bの方では、IO−バス211で接続し
たFC−I212、およびDMAC23bにバス213を介して接続した
FC214,215を制御し、それらに対する入出力命令を処理
する。また、電源投入直後の初期状態において、自プロ
セッサ内の初期診断および初期設定を行う。
たFC−I212、およびDMAC23bにバス213を介して接続した
FC214,215を制御し、それらに対する入出力命令を処理
する。また、電源投入直後の初期状態において、自プロ
セッサ内の初期診断および初期設定を行う。
このように構成した大規模システム10bでは、電源投
入時に、SPUa12のMPU21が起動して、SPUa12の内蔵プロ
グラムにより電源投入直後の初期状態において、自プロ
セッサ内の初期診断および初期設定を行い、また、IPU1
1、記憶装置14およびFPC201とWSC202の初期診断および
初期設定を行う。
入時に、SPUa12のMPU21が起動して、SPUa12の内蔵プロ
グラムにより電源投入直後の初期状態において、自プロ
セッサ内の初期診断および初期設定を行い、また、IPU1
1、記憶装置14およびFPC201とWSC202の初期診断および
初期設定を行う。
その後、DMAC23を起動してFPC201側より初期マイクロ
プログラムを記憶装置14に格納し、その格納されたプロ
グラムはMPU21に読み込まれ、MPU21により実行され、そ
れ以降の制御を行う。
プログラムを記憶装置14に格納し、その格納されたプロ
グラムはMPU21に読み込まれ、MPU21により実行され、そ
れ以降の制御を行う。
一方、電源投入直後に、SPUb13aおよびSPUb13bが起動
し、MPU21a、MPU21bがそれぞれの各内蔵プログラムによ
り自プロセッサ内の初期診断および初期設定、および接
続している各チャネルの初期診断および初期設定を行
う。
し、MPU21a、MPU21bがそれぞれの各内蔵プログラムによ
り自プロセッサ内の初期診断および初期設定、および接
続している各チャネルの初期診断および初期設定を行
う。
その後にSPUb13aまたはSPUb13bが、IPU11、記憶装置1
4の初期診断及び初期設定を行なうか否かについては、M
PU21a、MPU21bが読み込んだID情報から判断する。
4の初期診断及び初期設定を行なうか否かについては、M
PU21a、MPU21bが読み込んだID情報から判断する。
本実施例ではID情報は、SPUa12,SPUb13a,SPUb13bが各
々１枚のプリント板とした時、それらを装置のバックパ
ネルに挿入した場合の物理的位置により入力される信号
のハイレベル／ローレベルにより定められるとする。ID
情報が「０」の場合には、初期マイクロプログラムを読
み込むべきプロセッサであると判断し、「０」以外の場
合には、自プロセッサ内の初期診断および初期設定を行
った後の動作を、ID情報が「０」のプロセッサからの指
示が有るまで待機させる。そして、SPUa12による初期マ
イクロプログラムの記憶装置14への格納が終った後、SP
Ua12からの指示を受けて、SPUb13aまたはSPUb13bが記憶
装置14に格納されたプログラムを読み込み、以降の処理
を行う。
々１枚のプリント板とした時、それらを装置のバックパ
ネルに挿入した場合の物理的位置により入力される信号
のハイレベル／ローレベルにより定められるとする。ID
情報が「０」の場合には、初期マイクロプログラムを読
み込むべきプロセッサであると判断し、「０」以外の場
合には、自プロセッサ内の初期診断および初期設定を行
った後の動作を、ID情報が「０」のプロセッサからの指
示が有るまで待機させる。そして、SPUa12による初期マ
イクロプログラムの記憶装置14への格納が終った後、SP
Ua12からの指示を受けて、SPUb13aまたはSPUb13bが記憶
装置14に格納されたプログラムを読み込み、以降の処理
を行う。
このように実施例では、小規模あるいは中規模のシス
テムにおいては、チャネル制御の処理を単一の安価なプ
ロセッサ（SPUa12）により、低コストで行うことができ
る。また、大規模システムの場合においては、SPUa12と
同一のハードウェア構成のプロセッサである安価なSPUb
13に必要なチャネルを付加して接続することで、チャネ
ル処理の負荷を分散することが容易にできる。このた
め、システムの大小に応じて、柔軟かつ低コストに対応
できるデータ処理システムを実現できる。
テムにおいては、チャネル制御の処理を単一の安価なプ
ロセッサ（SPUa12）により、低コストで行うことができ
る。また、大規模システムの場合においては、SPUa12と
同一のハードウェア構成のプロセッサである安価なSPUb
13に必要なチャネルを付加して接続することで、チャネ
ル処理の負荷を分散することが容易にできる。このた
め、システムの大小に応じて、柔軟かつ低コストに対応
できるデータ処理システムを実現できる。
SPUa12によって初期マイクロプログラムの管理を受け
持たせ、IPU11の初期診断および初期設定を行うことが
できるようにしたことにより、増設するSPUb13を、専ら
自プロセッサ関連の処理に割当てることができ、増設す
るハードウェアに対するファームウェアを容易に共通化
でき、増設システムを統一的に扱うことができる。
持たせ、IPU11の初期診断および初期設定を行うことが
できるようにしたことにより、増設するSPUb13を、専ら
自プロセッサ関連の処理に割当てることができ、増設す
るハードウェアに対するファームウェアを容易に共通化
でき、増設システムを統一的に扱うことができる。
以上のように本発明では、初期プログラムの記憶装置
14への格納を含むシステム全体の制御とチャネルの制
御、および命令実行制御専用の第１のプロセッサ11が実
行できない、入出力命令を含む命令を処理する第２のプ
ロセッサ12と、これと同一ハードウェア構成の安価な多
目的プロセッサを、チャネル制御および入出力命令のみ
を行う第３のプロセッサ13として、データ処理システム
10を統一的に増設することが出来るようにしたことによ
り、小規模システムにおいてはチャネル制御の処理を単
一の第３のプロセッサ13を用いて低コストで行うことが
でき、大規模システムにおいては同一ハードウェアの第
３のプロセッサ13と必要なチャネルを付加することでチ
ャネル処理の負荷を分散することができる。これによ
り、ファームウェアが共通化でき、必要とするシステム
の規模に応じて、統一的に拡張可能な、低コストで対応
できるデータ処理システムを実現することができる。
14への格納を含むシステム全体の制御とチャネルの制
御、および命令実行制御専用の第１のプロセッサ11が実
行できない、入出力命令を含む命令を処理する第２のプ
ロセッサ12と、これと同一ハードウェア構成の安価な多
目的プロセッサを、チャネル制御および入出力命令のみ
を行う第３のプロセッサ13として、データ処理システム
10を統一的に増設することが出来るようにしたことによ
り、小規模システムにおいてはチャネル制御の処理を単
一の第３のプロセッサ13を用いて低コストで行うことが
でき、大規模システムにおいては同一ハードウェアの第
３のプロセッサ13と必要なチャネルを付加することでチ
ャネル処理の負荷を分散することができる。これによ
り、ファームウェアが共通化でき、必要とするシステム
の規模に応じて、統一的に拡張可能な、低コストで対応
できるデータ処理システムを実現することができる。
また、第２のプロセッサ12によって初期プログラムの
管理を受け持たせシステム全体の制御を行わせるように
したことにより、第３のプロセッサ13を専ら自プロセッ
サ関連の処理に割当てることができシステムを統一的に
扱うことができ、さらに、増設する第３のプロセッサ13
についても専ら自プロセッサ関連の処理に割当てること
ができ、増設するハードウェアに対するファームウェア
を容易に共通化でき、増設システムを統一的に扱うこと
ができる。加えて、各々のプロセッサがシステムに挿入
された物理的位置により一意に定まる情報を読み取り判
断することにより、自プロセッサの機能が自動的に判別
され、多目的プロセッサの個別設定を容易に行うことが
できる。
管理を受け持たせシステム全体の制御を行わせるように
したことにより、第３のプロセッサ13を専ら自プロセッ
サ関連の処理に割当てることができシステムを統一的に
扱うことができ、さらに、増設する第３のプロセッサ13
についても専ら自プロセッサ関連の処理に割当てること
ができ、増設するハードウェアに対するファームウェア
を容易に共通化でき、増設システムを統一的に扱うこと
ができる。加えて、各々のプロセッサがシステムに挿入
された物理的位置により一意に定まる情報を読み取り判
断することにより、自プロセッサの機能が自動的に判別
され、多目的プロセッサの個別設定を容易に行うことが
できる。
第１図は、本発明による多目的プロセッサを備えたデー
タ処理システムを示す構成図 第２図は、実施例による小中規模のデータ処理システム
を示す構成図、 第３図は、実施例による大規模のデータ処理システムを
示す構成図、 第４図は、従来の小規模データ処理システムを示す構成
図、 第５図は、従来の大規模データ処理システムを示す構成
図、 10……データ処理システム 11……命令実行制御専用の第１のプロセッサ（IPU） 12……システムとチャネルの制御および命令実行制御専
用の第１のプロセッサ11が実行できない命令の処理を実
行する第２のプロセッサ（SPUa） 13……チャネルの制御および入出力命令のみを実行する
第３のプロセッサ（SPUb） 14……記憶装置 15……共通バス
タ処理システムを示す構成図 第２図は、実施例による小中規模のデータ処理システム
を示す構成図、 第３図は、実施例による大規模のデータ処理システムを
示す構成図、 第４図は、従来の小規模データ処理システムを示す構成
図、 第５図は、従来の大規模データ処理システムを示す構成
図、 10……データ処理システム 11……命令実行制御専用の第１のプロセッサ（IPU） 12……システムとチャネルの制御および命令実行制御専
用の第１のプロセッサ11が実行できない命令の処理を実
行する第２のプロセッサ（SPUa） 13……チャネルの制御および入出力命令のみを実行する
第３のプロセッサ（SPUb） 14……記憶装置 15……共通バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 亘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小椋 仁成 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−140362（ＪＰ，Ａ) 特開 昭61−118860（ＪＰ，Ａ)
Claims (3)
- 【請求項１】命令実行制御専用の第１のプロセッサと、
初期プログラムの記憶装置への格納を含むシステム全体
の制御、チャネルの制御、および前記第１のプロセッサ
が実行できない入出力命令を含む命令の処理を実行する
第２のプロセッサとを備えたデータ処理システムに付加
することができ、前記第２のプロセッサと全く同じハー
ドウェア構成を有し、前記第２のプロセッサがローディ
ングした初期プログラムを読みだすことにより、チャネ
ルの制御および入出力命令の処理のみを実行することを
特徴とする多目的プロセッサ。 - 【請求項２】命令実行制御専用の第１のプロセッサと、 初期プログラムの記憶装置への格納を含むシステム全体
の制御、チャネルの制御、および前記第１のプロセッサ
が実行できない入出力命令を含む命令の処理を実行する
第２のプロセッサと、 前記第２のプロセッサと全く同じハードウェア構成を有
し、前記第２のプロセッサがローディングした初期プロ
グラムを読みだすことにより、チャネルの制御および入
出力命令の処理のみを実行する第３のプロセッサと を備えたことを特徴とするデータ処理システム。 - 【請求項３】前記第２および第３のプロセッサは、電源
投入直後の初期状態で、各々プロセッサがシステムに挿
入された物理的位置により一意に定まる情報を読み取り
判断することにより自プロセッサが第２のプロセッサで
あるか否かを識別することを特徴とする請求項（２）記
載のデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020847A JP2707308B2 (ja) | 1989-02-01 | 1989-02-01 | 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020847A JP2707308B2 (ja) | 1989-02-01 | 1989-02-01 | 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202660A JPH02202660A (ja) | 1990-08-10 |
| JP2707308B2 true JP2707308B2 (ja) | 1998-01-28 |
Family
ID=12038476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020847A Expired - Fee Related JP2707308B2 (ja) | 1989-02-01 | 1989-02-01 | 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707308B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225428A (ja) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | 入出力処理装置 |
| JPS61118860A (ja) * | 1984-11-15 | 1986-06-06 | Mitsubishi Electric Corp | デイジタル制御装置 |
| JPS6292058A (ja) * | 1985-10-18 | 1987-04-27 | Fujitsu Ltd | マルチプロセツサシステム |
-
1989
- 1989-02-01 JP JP1020847A patent/JP2707308B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02202660A (ja) | 1990-08-10 |
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Legal Events
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|---|---|---|---|
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