JPS61118860A - デイジタル制御装置 - Google Patents
デイジタル制御装置Info
- Publication number
- JPS61118860A JPS61118860A JP23943684A JP23943684A JPS61118860A JP S61118860 A JPS61118860 A JP S61118860A JP 23943684 A JP23943684 A JP 23943684A JP 23943684 A JP23943684 A JP 23943684A JP S61118860 A JPS61118860 A JP S61118860A
- Authority
- JP
- Japan
- Prior art keywords
- boards
- board
- control device
- bus
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は１ボードシーケンサ、プログラマブルコント
ローラ等を制御するディジタル制御装置に関するもので
ある。
ローラ等を制御するディジタル制御装置に関するもので
ある。
第４図は従来のディジタル制御装置を示すブロック図で
あり、図において、１は演算部、２はプログラムメモリ
、３はデータメモリ、４はプロセス入出力部、５は電源
部であり、これらは内部バス１ａを介して相互に接続さ
れ、１ボード（大規模なディジタル制御装置は複数のボ
ード）上に構成される〇 従来のディジタル制御装置は、上記のように構成され、
演算処理部１がプログラムメモリに記述される命令を解
読し、順番に実行する。
あり、図において、１は演算部、２はプログラムメモリ
、３はデータメモリ、４はプロセス入出力部、５は電源
部であり、これらは内部バス１ａを介して相互に接続さ
れ、１ボード（大規模なディジタル制御装置は複数のボ
ード）上に構成される〇 従来のディジタル制御装置は、上記のように構成され、
演算処理部１がプログラムメモリに記述される命令を解
読し、順番に実行する。
このように従来のディジタル制御装置は、最小の１ボー
ド構成のときはその構成の範囲内でプログラミングされ
ているので、そのボードに接続されていない入出力信号
を授受するときは、拡張ボード又は通信機能を介してそ
のような入出力信号を取込むことにより、ある程度の入
出力の拡張が可能となっても１個の演算部を中心とした
プログラムメモリで制限されたものとなっている。
ド構成のときはその構成の範囲内でプログラミングされ
ているので、そのボードに接続されていない入出力信号
を授受するときは、拡張ボード又は通信機能を介してそ
のような入出力信号を取込むことにより、ある程度の入
出力の拡張が可能となっても１個の演算部を中心とした
プログラムメモリで制限されたものとなっている。
“ また、大規模のディジタル制御装置においては専用
ボードが複数枚になり、プログラム容量に比例して演算
速度が遅くなり、メンテナンスも大変となる。更に、複
数の制御機能を共通部である演算部１及びプログラムメ
モリ２で実行するため、それらの故障時は他に影響する
ところが大きくなっていた。
ボードが複数枚になり、プログラム容量に比例して演算
速度が遅くなり、メンテナンスも大変となる。更に、複
数の制御機能を共通部である演算部１及びプログラムメ
モリ２で実行するため、それらの故障時は他に影響する
ところが大きくなっていた。
従来のディジタル制御装置は、前述のようなボードから
構成されているときは、システムとしての拡張性が悪く
、また複数ボードから構成されているときは、ボードの
種類も複数となり演算速度もプログラム容量により遅く
なりまた、共通部コストによる経済的な規模の分界点が
存在するため規模が小さくなるにつれてコストパーフォ
ーマンスが悪くなり、また故障によるシステムへの波及
が大きい等の問題点があった。
構成されているときは、システムとしての拡張性が悪く
、また複数ボードから構成されているときは、ボードの
種類も複数となり演算速度もプログラム容量により遅く
なりまた、共通部コストによる経済的な規模の分界点が
存在するため規模が小さくなるにつれてコストパーフォ
ーマンスが悪くなり、また故障によるシステムへの波及
が大きい等の問題点があった。
この発明は、上記のような従来のものの問題点を解決す
るためになされたもので、制御対象の規模に対応して同
一構成のボードの数を選択できるビルディングブロック
形式で対応でき、経済的な構成とすることができるディ
ジタル制御装置を提供することを目的とする。
るためになされたもので、制御対象の規模に対応して同
一構成のボードの数を選択できるビルディングブロック
形式で対応でき、経済的な構成とすることができるディ
ジタル制御装置を提供することを目的とする。
この発明に係るディジタル制御装置は、共通バスを介し
て互に接続される複数のボードにそれぞれ２ポートメモ
リを設け、これに他のボードの入出力情報を格納し、ま
た上記２ポートメモリに内部バスを介して演算部を接続
し、上記ボード間においてデータ転送をするための処理
及び全てのボードに上記入出力情報が格納されたときに
開始される演算処理とを実行させ、また上記各ボードに
バス制御部を接続して上記共通バスを介して上記ボード
間におけるデータ転送を制御させるようにし、更に全て
の上記ボードに給電するための電源部を設けたものであ
る。
て互に接続される複数のボードにそれぞれ２ポートメモ
リを設け、これに他のボードの入出力情報を格納し、ま
た上記２ポートメモリに内部バスを介して演算部を接続
し、上記ボード間においてデータ転送をするための処理
及び全てのボードに上記入出力情報が格納されたときに
開始される演算処理とを実行させ、また上記各ボードに
バス制御部を接続して上記共通バスを介して上記ボード
間におけるデータ転送を制御させるようにし、更に全て
の上記ボードに給電するための電源部を設けたものであ
る。
各ボードに上記のような２ポートメモリ、演算 ゛部
、バス制御部及び電源部を設け、各ボードが必要とする
他の全ボードの入出力情報を上記２ポートメモリに格納
して並列的に演算処理を開始させて処理時間を短縮し、
かつ一部のボードの故障により全体故障となるのを防止
する。
、バス制御部及び電源部を設け、各ボードが必要とする
他の全ボードの入出力情報を上記２ポートメモリに格納
して並列的に演算処理を開始させて処理時間を短縮し、
かつ一部のボードの故障により全体故障となるのを防止
する。
以下この発明の一実施例を図について説明する。
第１図において、Ｂ１−Ｂ２はボードで、同一構成のハ
ードウェアであり、それぞれ一つの制御装置を構成し、
互に共通バスＢＵ８により接続されている。各ボードＢ
１〜Ｂｎにおいて演算部１゜プログラムメモリ２．デー
タメモリ３．プロセス入出力部４は同一符号で示す第４
図の従来のものと同一であるが、電源部５は全ボードＢ
１〜Ｂｎに電源バスＦＢＵＳを介して給電するように接
続されている。
ードウェアであり、それぞれ一つの制御装置を構成し、
互に共通バスＢＵ８により接続されている。各ボードＢ
１〜Ｂｎにおいて演算部１゜プログラムメモリ２．デー
タメモリ３．プロセス入出力部４は同一符号で示す第４
図の従来のものと同一であるが、電源部５は全ボードＢ
１〜Ｂｎに電源バスＦＢＵＳを介して給電するように接
続されている。
更に各ボードＢ１〜Ｂｎにおいて、６は共通バスＢＵ８
を介してデータ転送制御を行うバス制御部、７は内部バ
ス１ａを介して演算部１に接続され、第２図に示すよう
に各ボードＢ１〜Ｂｎのデータ用の入出力メモＩＪ Ｍ
１〜Ｍｎを有する２ポートメモリである。
を介してデータ転送制御を行うバス制御部、７は内部バ
ス１ａを介して演算部１に接続され、第２図に示すよう
に各ボードＢ１〜Ｂｎのデータ用の入出力メモＩＪ Ｍ
１〜Ｍｎを有する２ポートメモリである。
なお特に記載していないが通常的な機能であるシングル
モード等、各ボードＢ１〜Ｂｎに個有の機能はそれぞれ
に備えられているものとする。
モード等、各ボードＢ１〜Ｂｎに個有の機能はそれぞれ
に備えられているものとする。
なお、ボード数ｎは制御対象に対応して構成すべきディ
ジタル装置の規模に合せて選択することができる。
ジタル装置の規模に合せて選択することができる。
次に動作について説明する。第３図に示すように大きく
分けてデータ転送処理（逐次処理）Ｐｉ〜ＰＩＯと並列
演算処理Ｐ１１〜Ｐ１３に分けられる。
分けてデータ転送処理（逐次処理）Ｐｉ〜ＰＩＯと並列
演算処理Ｐ１１〜Ｐ１３に分けられる。
データ転送処理Ｐ１〜Ｐ１０において、ボードＢ１は内
部の入出力データを転送した後、０以外のボードＢ ２
− Ｂ ｎに自ボードＢ１の入出力データを書込むとボ
ートＢ２に転送権利を渡す。以下同様にデータ転送処理
Ｐ４〜Ｐ９によりボードＢ９〜Ｂｎも同様の転送処理を
順次実行する。処理ＰＩＯにおいてボードＢ１〜Ｂｎが
転送処理を完了したのを処理ＰＩＯにより検出すると、
演算開始準備完了として全ボードＢ１〜Ｂｎは演算処理
ｐＨ〜Ｐ１３を一斉に開始する。
部の入出力データを転送した後、０以外のボードＢ ２
− Ｂ ｎに自ボードＢ１の入出力データを書込むとボ
ートＢ２に転送権利を渡す。以下同様にデータ転送処理
Ｐ４〜Ｐ９によりボードＢ９〜Ｂｎも同様の転送処理を
順次実行する。処理ＰＩＯにおいてボードＢ１〜Ｂｎが
転送処理を完了したのを処理ＰＩＯにより検出すると、
演算開始準備完了として全ボードＢ１〜Ｂｎは演算処理
ｐＨ〜Ｐ１３を一斉に開始する。
全てのボードＢ１〜Ｂｎが演算処理の終了を、完了信号
のアンドをとる処理Ｐ１４及び演算処理Ｐ１５で検出す
ると、再度データ転送処理Ｐ１に戻り、前述の動作を繰
り返えす一前述の内容からも明らかなように、各ボード
Ｂ１〜Ｂｎの２ポートメモリ７には互に他ボード全点の
入出力情報が格納されるため、各ボード単位の入出力情
報をそのメモリアクセスのみで使用できる。
のアンドをとる処理Ｐ１４及び演算処理Ｐ１５で検出す
ると、再度データ転送処理Ｐ１に戻り、前述の動作を繰
り返えす一前述の内容からも明らかなように、各ボード
Ｂ１〜Ｂｎの２ポートメモリ７には互に他ボード全点の
入出力情報が格納されるため、各ボード単位の入出力情
報をそのメモリアクセスのみで使用できる。
ちなみに最近の半導体技術の進歩により１素子当り８０
００バイトのメモリが存在しシーケンス制御で使用する
ビット情報で換算した場合６４０００点の入出力情報を
１素子で持つことができる。また、８０００バイトの転
送時間は１バイト当り１マイクロセカンドとしても８ミ
リセカンドで終了する。
００バイトのメモリが存在しシーケンス制御で使用する
ビット情報で換算した場合６４０００点の入出力情報を
１素子で持つことができる。また、８０００バイトの転
送時間は１バイト当り１マイクロセカンドとしても８ミ
リセカンドで終了する。
な沿、転送処理においての異常バイパス機能等は当然配
慮されるものであり、また、演算処理においても１サイ
クルの間で複数回処理さｎても良いし、°複数サイクル
で演算終了のボードがあっても良い。
慮されるものであり、また、演算処理においても１サイ
クルの間で複数回処理さｎても良いし、°複数サイクル
で演算終了のボードがあっても良い。
以上のようにこの発明によれば１ボードからＮボードか
らなるディジタル装置をビルディングブロック形式で構
成できハードウェアも同一の種類で構成されるため、シ
ステム規模に合せた経済的なシステムを構成することが
可能となる。更に、各ボード単位で演算部を有するので
故障による影響を配慮したシステムが実現できる。
らなるディジタル装置をビルディングブロック形式で構
成できハードウェアも同一の種類で構成されるため、シ
ステム規模に合せた経済的なシステムを構成することが
可能となる。更に、各ボード単位で演算部を有するので
故障による影響を配慮したシステムが実現できる。
第１図はこの発明の一実施例によるディジタル制御装置
のブロック図、第２図は第１図に示す２ポ一トメモリ部
のメモリ割付図、第３図は第１図に示す演算部の動作を
示す流れ図、第４図は従来のディジタル制御装置のブロ
ック図である。 １は演算部、１ａは内部バス、５は電源部、５ａは電源
バス、６はバス制御部、７は２ボートメモリ、Ｂ１〜Ｂ
ｎはボード、ＢＵＳは共通バス、ＦＢＵＳは電源バスで
ある。なお、図中同一符号は同−又は相当部分を示す。 第１図
のブロック図、第２図は第１図に示す２ポ一トメモリ部
のメモリ割付図、第３図は第１図に示す演算部の動作を
示す流れ図、第４図は従来のディジタル制御装置のブロ
ック図である。 １は演算部、１ａは内部バス、５は電源部、５ａは電源
バス、６はバス制御部、７は２ボートメモリ、Ｂ１〜Ｂ
ｎはボード、ＢＵＳは共通バス、ＦＢＵＳは電源バスで
ある。なお、図中同一符号は同−又は相当部分を示す。 第１図
Claims (1)
- 共通バスを介して互に接続される複数の各ボードに設け
られ、他の上記各ボードの入出力情報を格納する２ポー
トメモリと、上記各ボードに設けられ、上記２ポートメ
モリに内部バスを介して接続され、他の全ての上記ボー
ドとデータ転送をするための処理及び全てのボードに上
記入出力情報が格納されたときに開始される演算処理と
を実行する演算部と、上記各ボードに設けられ、上記共
通バスを介して上記ボード間におけるデータ転送を制御
するバス制御と、全ての上記ボードに電源バスを介して
給電する電源部とを備えたディジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943684A JPS61118860A (ja) | 1984-11-15 | 1984-11-15 | デイジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943684A JPS61118860A (ja) | 1984-11-15 | 1984-11-15 | デイジタル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61118860A true JPS61118860A (ja) | 1986-06-06 |
Family
ID=17044744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23943684A Pending JPS61118860A (ja) | 1984-11-15 | 1984-11-15 | デイジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61118860A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202660A (ja) * | 1989-02-01 | 1990-08-10 | Fujitsu Ltd | 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム |
| JPH06342454A (ja) * | 1990-10-30 | 1994-12-13 | Internatl Business Mach Corp <Ibm> | 複数のシミュレーション・プロセッサを備えたロジック・シミュレーション・マシン |
| JP2011511334A (ja) * | 2007-12-12 | 2011-04-07 | エヌエックスピー ビー ヴィ | 処理アーキテクチャ |
-
1984
- 1984-11-15 JP JP23943684A patent/JPS61118860A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202660A (ja) * | 1989-02-01 | 1990-08-10 | Fujitsu Ltd | 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム |
| JPH06342454A (ja) * | 1990-10-30 | 1994-12-13 | Internatl Business Mach Corp <Ibm> | 複数のシミュレーション・プロセッサを備えたロジック・シミュレーション・マシン |
| JP2011511334A (ja) * | 2007-12-12 | 2011-04-07 | エヌエックスピー ビー ヴィ | 処理アーキテクチャ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5579220A (en) | Method of updating a supplementary automation system | |
| US4688171A (en) | Serial bus for master/slave computer system | |
| US5301308A (en) | Method for synchronizing redundant operation of coupled data processing systems following an interrupt event or in response to an internal command | |
| EP0328450A3 (en) | Direct memory access controller | |
| JPS61118860A (ja) | デイジタル制御装置 | |
| JPS61118859A (ja) | デイジタル制御装置 | |
| JP2547219B2 (ja) | ベクトルデータのアクセス制御装置及び方法 | |
| SU1683039A1 (ru) | Устройство обработки данных дл многопроцессорной системы | |
| SU1674146A1 (ru) | Устройство дл централизованного управлени вычислительной системой | |
| JPS62135038A (ja) | スレ−ブプロセツサのデ−タ通信方式 | |
| JPS62182857A (ja) | 入出力制御装置 | |
| JPS62221059A (ja) | 中央処理装置 | |
| JP2709602B2 (ja) | プログラマブルコントローラのリンクシステム | |
| JPS63170759A (ja) | デ−タ処理システム | |
| JPH0237425A (ja) | ディジタル信号処理装置 | |
| JPH02150949A (ja) | バス接続装置 | |
| JPS61128335A (ja) | マイクロプログラムロ−ド処理方式 | |
| JP2996089B2 (ja) | 論理シミュレーション装置 | |
| JP3294305B2 (ja) | 遠隔監視制御システムのデータ処理方式 | |
| JPH06214620A (ja) | 入出力データ交換方式 | |
| JPH02263256A (ja) | マイクロコンピュータ及びコントローラ | |
| JPH0426744B2 (ja) | ||
| JPH0576821B2 (ja) | ||
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPH02208765A (ja) | 入出力制御装置 |