JPS61118859A - デイジタル制御装置 - Google Patents
デイジタル制御装置Info
- Publication number
- JPS61118859A JPS61118859A JP23943584A JP23943584A JPS61118859A JP S61118859 A JPS61118859 A JP S61118859A JP 23943584 A JP23943584 A JP 23943584A JP 23943584 A JP23943584 A JP 23943584A JP S61118859 A JPS61118859 A JP S61118859A
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- JP
- Japan
- Prior art keywords
- boards
- board
- control device
- bus
- input
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は１ボードシーケンサ、プログラマブルコント
ローラ等の一般産業分野で使用されるディジタル制御装
置に関するもので、ある。
ローラ等の一般産業分野で使用されるディジタル制御装
置に関するもので、ある。
第４図は、従来のディジタル制御装置を示すブロック図
であり、図において１は演算部、２はプログラムメモリ
、３はデータメモリ、４はプロセス人出部、５は電源部
であり、これらは内部ノくス１ａを介して相互に接続さ
れ、１ボード大規模なディジタル制御装置は複数のボー
ド上に構成される。
であり、図において１は演算部、２はプログラムメモリ
、３はデータメモリ、４はプロセス人出部、５は電源部
であり、これらは内部ノくス１ａを介して相互に接続さ
れ、１ボード大規模なディジタル制御装置は複数のボー
ド上に構成される。
従来のディジタル制御装置は、上記のように構成され、
演算部１がプログラムメそり２に記述されている命令を
解読し、順番に実行する。
演算部１がプログラムメそり２に記述されている命令を
解読し、順番に実行する。
従来のディジタル制御装置が最小の１ボード構成のとき
は、その構成の範囲内でプログラミングされているので
、そのボードに接続されていない入出力信号を授受する
ときは拡張ボード又は通信機能を介してそのような入出
力信号を取込むことにより、ある程度の入出力の拡張が
可能となってもｉ個の演算部を中心としたプログラムメ
モリで制限される。
は、その構成の範囲内でプログラミングされているので
、そのボードに接続されていない入出力信号を授受する
ときは拡張ボード又は通信機能を介してそのような入出
力信号を取込むことにより、ある程度の入出力の拡張が
可能となってもｉ個の演算部を中心としたプログラムメ
モリで制限される。
また、大規模のディジタル制御装置においては専用ボー
ドが複数枚になり、プログラム容量に比例して演算速度
が遅くなり、メンテナンスも大変となる。更に複数の制
御機能を共通部である演算部１及びプログラムメモリ２
で実行するため、それらの故障時は他に影響するところ
が大きい。
ドが複数枚になり、プログラム容量に比例して演算速度
が遅くなり、メンテナンスも大変となる。更に複数の制
御機能を共通部である演算部１及びプログラムメモリ２
で実行するため、それらの故障時は他に影響するところ
が大きい。
従来のディジタル制御装置は、前述のようなボードから
構成されているときはシステムとしての拡張性が悪く、
また複数ボードから構成されているときは、ボードの種
類も複数となり、演算速度もプログラム容量により遅く
なりまた共通部コストによる経済的な規模の分界点が存
在するため規模が小さくなるにつれてコストパーフォー
マンスが悪くなり、また故障によるシステムへの波及が
大きい等の問題点があった。
構成されているときはシステムとしての拡張性が悪く、
また複数ボードから構成されているときは、ボードの種
類も複数となり、演算速度もプログラム容量により遅く
なりまた共通部コストによる経済的な規模の分界点が存
在するため規模が小さくなるにつれてコストパーフォー
マンスが悪くなり、また故障によるシステムへの波及が
大きい等の問題点があった。
この発明は上記のような従来のものの問題点を解決する
ためになされたもので、制御対象の規模に対応して同一
構成のボードの数を選択できるビルディングブロック形
式で対応でき、経済的な構成とすることができるディジ
タル制御装置を提供することを目的とする。
ためになされたもので、制御対象の規模に対応して同一
構成のボードの数を選択できるビルディングブロック形
式で対応でき、経済的な構成とすることができるディジ
タル制御装置を提供することを目的とする。
この発明に係るディジタル制御装置は、共通バスを介し
て互に接続される複数のボードにそれぞれ２ポートメモ
リを設け、これに他のボードの入出力情報を格納し、ま
た上記各ボードに上記２ポートメモリに内部バスを介し
て演算部を接続し、上記ボード間においてデータ転送を
するための処理及び全てのボードに上記入出力情報が格
納されたときに開始される演算処理とを実行させ、また
上記各ボードにバス制御部を接続して上記共通バスを介
して上記ボード間におけるデータ転送を制御させるよう
にし、更に各ボードにそれぞれの電源部を設けたもので
ある。
て互に接続される複数のボードにそれぞれ２ポートメモ
リを設け、これに他のボードの入出力情報を格納し、ま
た上記各ボードに上記２ポートメモリに内部バスを介し
て演算部を接続し、上記ボード間においてデータ転送を
するための処理及び全てのボードに上記入出力情報が格
納されたときに開始される演算処理とを実行させ、また
上記各ボードにバス制御部を接続して上記共通バスを介
して上記ボード間におけるデータ転送を制御させるよう
にし、更に各ボードにそれぞれの電源部を設けたもので
ある。
各ボードに上記のような２ポートメモリ、演算り
部、バス制御部及び電源部を設け、各ボードが必要とす
る他の全ボードの入出力情報を上記２ポートメモＩＪ
Ｋ格納して並列的に演算処理を開始させて処理時間を短
縮し、かつ一部のボードの故障によシ全体故障となるの
が防止される。
る他の全ボードの入出力情報を上記２ポートメモＩＪ
Ｋ格納して並列的に演算処理を開始させて処理時間を短
縮し、かつ一部のボードの故障によシ全体故障となるの
が防止される。
以下この発明の一実施例を図について説明する。
第１図において、Ｂｌ〜Ｂｎはボードで、同一構成のハ
ードウェアを有し、それぞれ一つの制御装置を構成し、
互に共通バスＢＵＳにより接続されている。各ボードＢ
ｔ〜Ｂｎにおいて、演算部１プログラムメモリ２、デー
タメモリ３、プロセス入出力部４及び電源５は同一符号
で示す第４図の従来のものと同一である。
ードウェアを有し、それぞれ一つの制御装置を構成し、
互に共通バスＢＵＳにより接続されている。各ボードＢ
ｔ〜Ｂｎにおいて、演算部１プログラムメモリ２、デー
タメモリ３、プロセス入出力部４及び電源５は同一符号
で示す第４図の従来のものと同一である。
更に各ボードＢｌ−Ｂｎにおいて、６は共通バスＢＵＳ
を介して行なわれるデータ転送の制御を行うバス制御部
、７は内部バス１ａを介して演算部１に接続され、第２
図に示すように各ボードＢｌ−Ｂｎのデータ用の入出力
メモＩＪＭＩ〜Ｍｎを有する２ボ一トメモリ部である。
を介して行なわれるデータ転送の制御を行うバス制御部
、７は内部バス１ａを介して演算部１に接続され、第２
図に示すように各ボードＢｌ−Ｂｎのデータ用の入出力
メモＩＪＭＩ〜Ｍｎを有する２ボ一トメモリ部である。
なお、特に図示していないが、通常的な機能であるシン
ガルモード等、各ボードＢ１〜Ｂｎに固有の機能はそれ
ぞれに備えられているものとする。
ガルモード等、各ボードＢ１〜Ｂｎに固有の機能はそれ
ぞれに備えられているものとする。
なお、ボード数ｎは制御対象に対応して構成すべきディ
ジタル装置の規模に合せて選択することができる。
ジタル装置の規模に合せて選択することができる。
次に動作について説明する。動作は第３図に示すように
大きく分けてデータ転送処理（逐次処理）Ｐ１〜Ｐｌｏ
と並列演算処理ｐＨ−ＰＩ３ に分けられる。
大きく分けてデータ転送処理（逐次処理）Ｐ１〜Ｐｌｏ
と並列演算処理ｐＨ−ＰＩ３ に分けられる。
データ転送処理Ｐｒ−Ｐｔｏにおいて、例えばデータ転
送処理Ｐｌ−Ｐ３においてボードＢ１は、その内部の入
出力データを転送した後、自板外のボード８２〜Ｂｎに
自ボードＢ１の入出力データを書込むとボードＢ２に転
送権利を渡す。以下同様にデータ転送処理Ｐ４〜Ｐ９に
よりボードＢ２〜Ｂｎも同様の転送処理を順次実行する
。処理Ｐｌｏにおいてボード８１〜Ｂｎが転送処理を完
了したのを処理ＰＩＧ により検出すると、演算開始
準備完了として全ボードＢｌ−Ｂｎは演算処理Ｆｉｌ
ＮＰ１３を一斉に開始する。全てのボードＢｔ〜Ｂｎが
演算処理の終了を完了信号のアンドをとる処理Ｐ１４
及び演算終了処理Ｐ１５ で検出すると、再度デー
タ転送処理Ｐｌに戻υ、前述の動作を繰シ返す。前述の
内容からも明らかなように、各ボード８１〜Ｂｎの２ポ
ートメモリ７には互に他ボード全点の入出力情報が格納
されるため、各ボード単位の入出力情報をそのメモリア
クセスのみで使用できる。
送処理Ｐｌ−Ｐ３においてボードＢ１は、その内部の入
出力データを転送した後、自板外のボード８２〜Ｂｎに
自ボードＢ１の入出力データを書込むとボードＢ２に転
送権利を渡す。以下同様にデータ転送処理Ｐ４〜Ｐ９に
よりボードＢ２〜Ｂｎも同様の転送処理を順次実行する
。処理Ｐｌｏにおいてボード８１〜Ｂｎが転送処理を完
了したのを処理ＰＩＧ により検出すると、演算開始
準備完了として全ボードＢｌ−Ｂｎは演算処理Ｆｉｌ
ＮＰ１３を一斉に開始する。全てのボードＢｔ〜Ｂｎが
演算処理の終了を完了信号のアンドをとる処理Ｐ１４
及び演算終了処理Ｐ１５ で検出すると、再度デー
タ転送処理Ｐｌに戻υ、前述の動作を繰シ返す。前述の
内容からも明らかなように、各ボード８１〜Ｂｎの２ポ
ートメモリ７には互に他ボード全点の入出力情報が格納
されるため、各ボード単位の入出力情報をそのメモリア
クセスのみで使用できる。
ちなみに最近の半導体技術の進歩によｌ素子当り８００
０バイトのメモリが存在しシーケンス制御で使用するビ
ット情報で換算した場合６．４０００点の入出力情報′
ｔ−１素子で持つことができる。またａ、ｏｏｏバイト
の転送時間は１バイト当り１マイクロセカンドとしても
８ミリセカンドで終了する。なお、転送処理においての
異常バイバス、機能等は当然配慮されるものであり、ま
た、演算処理においても１サイクル°の間で複数回処理
されて−も良いし、複数サイクルで演算終了のボードが
あっても良い。
０バイトのメモリが存在しシーケンス制御で使用するビ
ット情報で換算した場合６．４０００点の入出力情報′
ｔ−１素子で持つことができる。またａ、ｏｏｏバイト
の転送時間は１バイト当り１マイクロセカンドとしても
８ミリセカンドで終了する。なお、転送処理においての
異常バイバス、機能等は当然配慮されるものであり、ま
た、演算処理においても１サイクル°の間で複数回処理
されて−も良いし、複数サイクルで演算終了のボードが
あっても良い。
以上のようにこの発明によれば１ボードからＮボードま
でのディジタル装置をビルディングブロック形式で構成
できハードウェアも同一の種類で構成されるため、シス
テム規模に合せた経済的なシステムを構成することが可
能となる。更に各ボード単位で電源及び演算部を有する
ので故障による影響を配慮したシステムが実現できる。
でのディジタル装置をビルディングブロック形式で構成
できハードウェアも同一の種類で構成されるため、シス
テム規模に合せた経済的なシステムを構成することが可
能となる。更に各ボード単位で電源及び演算部を有する
ので故障による影響を配慮したシステムが実現できる。
第１図はこの発明の一実施例によるディジタル制御装置
のブロック図、第２図は第１図に示す２ボ一トメモリ部
のメモリ割付図、第３図は第１図に示す演算部の動作を
示す流れ図、第４図は従来のディジタル制御装置のブロ
ック図である。 １は演算部、１ｇは内部バス、５は電源部、６はバス制
御部、７は２ポートメモリ、ＢｘＮＢｎはボード、ＢＵ
Ｓは共通バスである。 なお、図中同一符号は同−又は相当部分を示す。
のブロック図、第２図は第１図に示す２ボ一トメモリ部
のメモリ割付図、第３図は第１図に示す演算部の動作を
示す流れ図、第４図は従来のディジタル制御装置のブロ
ック図である。 １は演算部、１ｇは内部バス、５は電源部、６はバス制
御部、７は２ポートメモリ、ＢｘＮＢｎはボード、ＢＵ
Ｓは共通バスである。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 共通バスを介して互に接続される複数の各ボードに設け
られ、他の上記各ボードの入出力情報を格絡する２ポー
トメモリと、上記各ボードに設けられ、上記２ポートメ
モリに内部バスを介して接続され、他の全ての上記ポー
トとデータ転送をするための処理及び全てのボードに上
記入出力情報が格納されたときに開始される演算処理と
を実行する演算部と、上記各ボードに設けられ、上記共
通バスを介して上記ボード間におけるデータ転送を制御
するバス制御部と、上記各ボードに設けられると共に上
記ボード内の各部に給電する電源部とを備えたディジタ
ル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943584A JPS61118859A (ja) | 1984-11-15 | 1984-11-15 | デイジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943584A JPS61118859A (ja) | 1984-11-15 | 1984-11-15 | デイジタル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61118859A true JPS61118859A (ja) | 1986-06-06 |
Family
ID=17044730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23943584A Pending JPS61118859A (ja) | 1984-11-15 | 1984-11-15 | デイジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61118859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205259A (ja) * | 1988-02-12 | 1989-08-17 | Nec Corp | ブロック転送回路 |
-
1984
- 1984-11-15 JP JP23943584A patent/JPS61118859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205259A (ja) * | 1988-02-12 | 1989-08-17 | Nec Corp | ブロック転送回路 |
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