JPS61288261A - マルチプロセツサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、情報処理装置システムなどで使用されるマル
チプロセッサ・システムに関するものである。

従来の技術 情報処理システムなどでは、負荷や機能を分散させて処
理能力に柔軟性を持たせると共に、システムの信頼性の
向上を図るなどの目的で、複数のプロセッサにメモリや
入出力装置などの資源を共用させつつ並行動作を行わせ
るマルチプロセッサ・システムが採用される場合がある
。

このようなマルチプロセッサ、システムには、各プロセ
ッサが一つのオペレーティング、システムの下で動作す
る密結合方式と、各プロセッサが対となるメモリ内に格
納された個別のオペレーティング、システムの下で動作
する疎結合方式がある。

疎結合方式のマルチプロセッサ・システムでは、各プロ
セッサは他のプロセッサと対になるメモリのアドレスを
管理できないので、他のプロセッサのオペレーティング
・システムを介さずに他のメモリに直接メソセージを書
込むことができない。

また、メソセージ送信のたびに相手方のオペレーティン
グ・システムの介入を必要とするならば、マルチプロセ
ッサ・システム全体の処理能力の低下を招く。

そこで、従来、ｎ結合マルチプロセッサ・システムでは
、バッファメモリを備えたバスアダプタ等の通信手段を
各プロセッサに設け、受信側の通信制手段は、相手方か
ら受は取ったメツセージをバッファメモリ内に蓄積し終
わった段階で自プロセッサに割込みをかけることにより
自プロセッサに受信メツセージの処理を要求していた。

発明が解決しようとする問題点 上記従来の疎結合マルチプロセッサ・システムでは、バ
スアダプタ等の通信手段に相当量のハードウェアを必要
とするため、システムが高価になるという問題がある。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明のマルチプロセ
ッサ・システムは、各プロセッサとメモリの対が共通バ
スで直結され、各メモリには、他のプロセッサから書込
まれるメツセージを格納するための複数のメツセージ格
納領域と、所定番地から連鎖状に接続され対応のメソセ
ージ格納領域の空き状態と先頭アドレスを含むメツセー
ジ制御情報が形成される。

各プロセッサは、他のメモリ内の複数のメツセージ格納
領域のうち空き状態にあるものを上記所定番地からメツ
セージ制御情報の連鎖をたどって探索し、この空き領域
にメツセージを書込んだのち当該他のプロセッサに直接
割込む手段を備えている。

すなわち、本発明のマルチプロセッサ・システムは、各
プロセッサ・メモリ対どうしの共通バスで直結すると共
に、所定番地にアドレス制御情報の格納位置を格納して
おこくとにより、各プロセッサが他のプロセッサのオペ
レーティング・システムの介入なしに直接他のメモリに
メツセージを書込むことを可能し、マルチプロセッサ・
システム全体の処理能力をなんら低下させることな〈従
来の通信手段を不要とすることにより、システムの低廉
化、小型化を実現している。

また、本発明のマルチプロセッサ・システムは、メソセ
ージ格納領域を複数設け、対応の！ツセージ制御情報を
連鎖状に接続することにより、メモリの有効利用を図る
と共に、負荷変動やシステムの変更や拡張などに対する
柔軟性を図っている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１図は、本発明一実施例のマルチプロセッサ・システ
ムの部分構成を示すブロック図である。

プロセッサＰ１とメモリＭ１は対として組み合わされ、
プロセッサＰ１の動作を制御するオペレーティングシス
テムはメモリＭｌに格納されている。

同様に、プロセッサＰ２とメモリＭ２とは対であり、プ
ロセッサＰ２の動作を制御するオペレーティングシステ
ムはメモリＭ２に格納されている。

また、この共通バスＢには、図示を省略するが、更に適
宜数のプロセッサとメモリの対が適宜数接続されている
。

プロセッサとメモリ対の双方は、共通のバスＢを介して
直結されている。すなわち、プロセッサＰ１は対となる
メモリＭ１だけでなく、相手方のプロセッサＰ２と対に
なるメモリＭ２内のメツセージ関連領域をもアクセスで
きる。同様に、プロセッサＰ２は対となるメモリＭ２だ
けでなく、相手方のプロセッサＰ１と対になるメモリＭ
１のメソセージ関連領域をもアクセスできる。図示しな
い他のプロセッサとメモリの対に関しても同様である。

また、共通バスＢには、プロセッサＰＩ、　　Ｐ２・・
・で共用される種々の入出力装置Ｉ１０と、バスＢの使
用権の割付けを行うバスアービターＢＡが接続されてい
る。

プロセッサＰＬ、Ｐ２・・・は、第２図に例示するよう
に、中央処理装置１と、バスに接続されているメモリに
対するアクセスの制御を行うバスインタフェース回路２
とを備えている。

バスインタフェース回路２は、メモリＭｌ、Ｍ２・・・
のメモリアドレスを格納するアドレスバッファ１１．メ
モリＭ１．Ｍ２・・・への書込みデータやメモリＭ、Ｍ
２・・・からの読出しデータを格納する入力バッファ１
２．相手方のプロセッサに対する割り込み情報を格納す
る割込みレジスタ１３及び相手方のプロセッサに対する
割込みを起動したり、相手方のプロセッサからの割込み
を受けたりするための制御ロジック回路１４を備えてい
る。

中央処理装置１からアドレスバッファ１１に格納された
メモリＭｌ、Ｍ２・・・のメモリアドレスは、バスサイ
クルの初頭でバスＢに供給される。

メモリＭ１．Ｍ２・・・から読出すときは、バス制御線
中のリード／ライト信号線でリードを指定する。メモリ
Ｍ１．Ｍ２・・・は与えられたアドレスの格納データを
バスＢ上に出力し、これを各プロセッサの人出カバソフ
ァ１２がソファする。

メモリに書込むときは、バス制御線中のリード／ライト
信号線でライトを指定し、入出カバソファ１２の格納デ
ータをバスＢ上に出力する。メモリは、このデータを指
定されたアドレスに格納する。

第４図はバスＢ上のアドレス／データ線及び制御信号上
に出現する信号のタイミングを示すタイミング・チャー
トである。

このバスＢは、基本クロックによって同期化とサンプリ
ングのタイミングを実現している。アドレス指定制御信
号は、この読出しシーケンスの初等においてバス上に出
力される信号がアドレスであることを指定する。メモリ
指定は、後述する割込み動作と区別するために、本アク
セス対象がメモリであることを示す。リード／ライト制
御信号のリードは、メモリに対して読出しを行うことを
指定する。本アクセスのサイクルの第２クロツク以降は
メモリからのデータ信号が、バースト的に読出されるこ
とを示している。このバースト転送の終了はＥＮＤ信号
によって打切ることができる。

メモリへの書込みは、リード／ライト指定をライトにし
、ＣＰＵ側の入出カバソファに格納データを準備するこ
とにより実現できる。

第４図に示すように、メモリＭ２には、他のプロセッサ
から書込まれるメツセージを格納するための複数のメツ
セージ格納領域が予め確保されている。また、メモリＭ
２には上記複数のメツセージ格納領域に対応して、同一
個数のメソセージ制御情報が予め格納されている。

各メツセージ制御情報には、第５図に示すように、対応
のメツセージ格納領域の先頭アドレス（メツセージ格納
位置）と、この領域への書込みの可否を示す空きフラグ
Ｅが含まれている。更に、各メツセージ制御情報は、次
のメツセージ制御情報の格納アドレスを示す次メツセー
ジ制御情報ポインタ（ＭＰ）によって連鎖状に接続され
、最初のメツセージ制御情報の格納アドレスは、所定の
アドレスＡ番地に格納されている。ただし、連鎖状に接
続された最後のメツセージ制御情報だけには次メツセー
ジ制御情報ポインタが書込まれていない。

上記メツセージ格納領域の確保と、メツセージ制御情報
の作成は、メモリＭ２に格納されたオペレーティング・
システムによって行われる。

メモリＭ１等他のメモリについても、上述したメモリＭ
２と同様に、プロセッサＰ２等他のプロセッサから書込
まれるメツセージを格納するための複数のメツセージ格
納領域が確保されると共に、所定番地に格納されるメツ
セージ制御情報ポインタで指定される最初のメツセージ
制御情報から連鎖状に接続される対応のメツセージ制御
情報群が作成されている。

プロセッサＰ１がメモリＭ２にメソセージを書込む場合
の処理手順を、第６図のフローチャートによって説明す
る。

プロセッサＰ１は、メツセージの書込み処理を開始する
と、まず、ステップ２１において、メモＩＪ　Ｍ　２の
所定のアドレスＡに格納されているメツセージ制御情報
ポインタ　（ＭＰ）を読取る。

プロセッサＰ１は、次のステップ２２においてメツセー
ジ制御情報ポインタをアドレスとして最初のメツセージ
制御情報を読取り、次のステップ２３において空きフラ
グＥのセット／リセットを判定する。

空きフラグＥがセットされていれば、プロセッサＰＩは
、次のステップ２４に進み、ここで、最初のメツセージ
制御情報から対応のメツセージ格納位置を読取り、次の
ステップ２５において、メモリＭ２のメツセージ格納位
置にプロセッサＰ２宛てのメソセージを書込む。プロセ
ッサＰ１は、このメツセージの書込みを終了すると、ス
テップ２６においてメモリＭ２上の最初のメツセージ制
御情報の空きフラグＥをリセットし、次のステップ２７
においてプロセッサＰ２に割り込みをかけた後、メツセ
ージ書込み処理を終了する。

一方、プロセッサＰ１がステップ２３で、最初のメツセ
ージ制御情報の空きフラグＥがリセットされていると判
定した場合には、ステップ２８に進みその最初のメツセ
ージ制御情報から次メツセージ制御情報ポインタ（ＭＰ
）を読取る。プロセッサＰｉは次のステップ２９におい
て、次メツセージ制御情報ポインタの有無を判定し、有
りの場合には、ステップ２２に戻り、次メツセージ制御
情報ポインタで指定されるメモリＭ２上のアドレス位置
から２番目のメツセージ制御情報を読取り、ステップ２
３においてその空きフラグＥのセット／リセットを判定
する。

このようにして、プロセッサＰ１は、空きフラグＥがセ
ントされているメツセージ制御情報が見つかるまで、次
メツセージ制御情報ポインタをたどって空き状態のメツ
セージ格納領域を探索する。

プロセッサＰ１は、空き状態のメツセージ格納領域が見
つかると、ステップ２４乃至２７において前述の処理を
行う。

プロセッサＰ１は、最後のメツセージ制御情報まで探索
しても空き状態のメツセージ格納領域が見つからない場
合には、ステップ２９において、書込み領域なしと判定
して、書込み動作を一旦終了し、適宜な時間をおいたの
ち書込み処理を再開する。

メツセージ書込み処理の最終ステップ２７で行われるプ
ロセッサＰ２への割込みにおいては、プロセッサＰｌ側
において、第２図に示す割込みレジスタ１３に所定の割
込み情報がセットされ、制御ロジック回路１４が起動さ
れる。起動された制御ロジック回路１４は、バスアービ
ターＢＡからバスＢの使用権を取得すると割込みレジス
タ１３に格納されている割込み情報をバスＢ上に出力す
る。

第３図に割込みサイクルとして例示する部分は、割込み
時の信号の転送タイミングを示している。

転送される情報は割込み情報だけなので、１回だけのデ
ータ転送となり、また、メモリ指定信号をローにするこ
とで本サイクルが割込み等の制御アクセスで声ることが
相手方のプロセッサに通知される。

バスＢ上を転送される割込み情報は、相手方プロセッサ
Ｐ２の宛先バスアドレスと、送出元プロセッサＰＩのバ
スアドレスと、割込みを示すフラグを含む。バスアドレ
スは、共通バスＢに接続されるすべての装置にユニーク
な値が付与されており、プロセッサＰ２の制御ロジック
１４は、バスＢ上の宛先バスアドレスと自己のバスアド
レスとを比較し一致した場合には、割込み情報を自己の
割込レジスタ１３に取込み、中央処理装置１に割込みを
発生させる。

プロセッサＰ２による割込み処理手順を、第７図のフロ
ーチャートによって説明する。

プロセッサＰ２は、割込み処理を開始すると、ステップ
３１において、メモリＭ２の所定アドレスＡに格納され
ているメツセージ制御情報ポインタ（ＭＰ）を読取り、
次のステップ３２においてメツセージポインタをアドレ
スとして最初のメッセージ制御情報を読取り、次のステ
ップ２３において空きフラグＥのセット／リセットを判
定する。

空きフラグＥがリセットされていれば、プロセッサＰ２
は、ステップ３４に進み、最初のメツセージ制御情報か
らメツセージ格納位置を読取り、次のステップ２５にお
いて、このメツセージ格納位置からメツセージを読取り
、この読取りが終了すると、メツセージ制御情報の空き
フラグＥをセットしてステップ３７に進む。

一方、プロセッサＰ２がステップ３３で、最初のメツセ
ージ制御情報の空きフラグＥがセットされていると判定
した場合には、ステップ３７に進みその最初のメツセー
ジ制御情報から次メツセージ制御情報ポインタ（ＭＰ）
を読取る。プロセッサＰ２は次のステップ３８において
、次メツセージ制御情報ポインタの有無を判定し、有り
の場合には、ステップ３２に戻り、空きフラグＥがリセ
ットされているメツセージ制御情報が探索するという動
作を、リセット状態の空きフラグＥが見つかるまで繰り
返すことにより、空き状態のメツセージ格納領域を制御
情報の連鎖をたどって探索する。

プロセッサＰ２は、空きフラグＥがリセットされている
メツセージ格納領域が見つかると、ステップ３４乃至３
６において前述の処理を行い、ステップ３７に進み、メ
ツセージ制御情報から次メツセージ制御情報ポインタを
読とる。。

プロセッサＰ２は、最後のメツセージ格納領域まで７上
記メツセージの読取りを終了したことをステップ３８に
おいて判定すると割込み処理を終了する。

以上、割込み処理によるメツセージの読出しにおいても
制御情報の連鎖をたどってメツセージが書込まれた領域
を探索する構成を例示したが、メツセージ制御情報やメ
ツセージ格納領域に番号を付加し、書込み側のプロセッ
サが割込み情報にこの番号を付加し、読出し側のプロセ
ッサがこの番号に対応するメツセージ格納領域を直接読
出しにいく構成としてもよい。

発明の効果 以上詳細に説明したように、本発明のマルチプロセッサ
・システムは、プロセッサ・メモリ対どうしを共通バス
により直結し、メツセージ制御情報ポインタを格納する
所定番地を設定する構成であるから、各プロセッサが他
のプロセッサのオペレーティング・システムの介入なし
に直接他のメモリにメツセージを書込むことが可能にな
り、システム全体の処理能力をなんら低下させることな
〈従来の通信手段を除去してシステムの低廉化、小型化
が実現される。

また、本発明のマルチプロセッサ・システムは、複数の
メソセージ格納位置を示すメツセージ制御情報を連鎖状
に接続することにより、メモリ固定領域を減少させてメ
モリの有効利用を図ると共に、負荷変動やシステムの変
更や拡張などに対する柔軟性を図っている。

すなわち、拡張性や任意性を考慮したシステムの場合、
バス上に接続可能なプロセッサの数だけメモリの固定領
域を用意するものとすれば、その数は膨大なものとなる
からである。

【図面の簡単な説明】

第１図は本発明の一実施例のマルチプロセッサ・システ
ムの部分構成を示すブロック図、第２図は第１図のプロ
セッサＰ１．Ｐ２の構成を例示するブロック図、第３図
はバスＢ上に出現する信号のタイミングを例示するタイ
ミング・チャート。 第４図はメモリＭ２上のメツセージ格納領域とメツセー
ジ制御情報を示す概念図、第５図は第４図のメツセージ
制御情報の構成を例示する概念図。 第６図はメツセージ送出側のプロセッサの処理手順を例
示するフローチャート、第７図はメツセージ受信側のプ
ロセッサの割込み処理の手順を例示するフローチャート
である。 Ｐｌ、Ｐ２・・プロセッサ、Ｍｌ、Ｍ２・・プロセッサ
ＰＬ、Ｐ２のそれぞれと対になるメモリ。 Ｉｌｏ・・入出力装置、１・・中央処理装置、２・・バ
スインタフェース回路、１１・・アドレスバッファ、１
２・・入出カバソファ、１３・・割込みレジスタ、１４
・・制御ロジック回路。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサとこれら各プロセッサのオペレーティ
   ング・システムを格納する複数のメモリが対として組合
   されたプロセッサとメモリの複数の対と、各プロセッサ
   とメモリの対を直結する共通バスとを備え、 各メモリは、対になるプロセッサ以外のプロセッサから
   書込まれるメッセージを格納するための複数のメッセー
   ジ格納領域と、所定番地から連鎖状に接続され対応のメ
   ッセージ格納領域の空き状況と先頭アドレスを含むメッ
   セージ制御情報群を備え、 各プロセッサは、他のプロセッサと対になるメモリ内の
   前記複数のメッセージ格納領域のうち空き状態にあるも
   のを前記所定番地から前記メッセージ制御情報の連鎖を
   たどって探索し、この空き領域にメッセージを書込んだ
   のち当該他のプロセッサに割込む手段と、 他のプロセッサから前記割込みを受けた場合には、対に
   なるメモリから当該他のプロセッサが書込んだメッセー
   ジを読出す手段とを備えたことを特徴とするマルチプロ
   セッサ・システム。