JPH05120152A - 複数の共有メモリ管理装置 - Google Patents
複数の共有メモリ管理装置Info
- Publication number
- JPH05120152A JPH05120152A JP3279448A JP27944891A JPH05120152A JP H05120152 A JPH05120152 A JP H05120152A JP 3279448 A JP3279448 A JP 3279448A JP 27944891 A JP27944891 A JP 27944891A JP H05120152 A JPH05120152 A JP H05120152A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- bus
- common
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】複数の共有メモリを有するマルチプロセッサシ
ステムにおいて、待機側メモリを新規実装した際に、運
用側と待機側の両メモリ内容を同一のものとするために
データ転送を行うが、両メモリの内容が同一でなくなる
従来の欠点を解決する。 【構成】本発明は、待機側メモリ４を新規実装した際に
動作し、運用側メモリ３の内部メモリ３１の読出し準備
完了と同時に、待機側メモリ４へデータ転送バス６を通
じて書込み信号を送ることにより、運用側メモリから待
機側メモリへのデータ転送を１バスサイクルで行う管理
制御回路を運用側メモリ３に備えている。
ステムにおいて、待機側メモリを新規実装した際に、運
用側と待機側の両メモリ内容を同一のものとするために
データ転送を行うが、両メモリの内容が同一でなくなる
従来の欠点を解決する。 【構成】本発明は、待機側メモリ４を新規実装した際に
動作し、運用側メモリ３の内部メモリ３１の読出し準備
完了と同時に、待機側メモリ４へデータ転送バス６を通
じて書込み信号を送ることにより、運用側メモリから待
機側メモリへのデータ転送を１バスサイクルで行う管理
制御回路を運用側メモリ３に備えている。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおける複数の共有メモリ管理装置に関する。
テムにおける複数の共有メモリ管理装置に関する。
【０００２】
【従来の技術】従来、マルチプロセッサシステムにおい
て、複数の共有メモリが同一の記憶内容を記憶している
共通メモリを管理するためには、次のような手法がとら
れていた。システム運用中に共通メモリを新たに実装し
た場合に、実装したメモリは待機メモリとなる。ここで
運用側メモリと待機側メモリの内容を同一のものとする
ために、プロセッサは運用側メモリよりデータを読み出
し待機側へと転送を行う。また運用側共通メモリに新た
にデータを書き込むと書き込み信号は同時に待機側メモ
リへも送られ、待機側メモリは共通バス上のアドレスと
データにより書き込み動作を行う。これらの動作により
待機側メモリの内容は常に運用側メモリの内容と等しく
なる。この手法を図３のシーケンスフローにより説明す
る。図３において待機側共通メモリ２４を新たに実装し
た際に運用側メモリ２３と待機側メモリ２４の内容を同
一のものとするために、プロセッサ２１は運用側メモリ
２３からデータを読み出して（３０１）、そのデータを
待機側メモリ２４に書き込んでいる。しかし、この時点
より前に他のプロセッサ２２が運用側メモリ２３と待機
側メモリ２４に新たにデータを書き込んでいる場合に
（３０２）、待機側メモリ２４には新データ書き込み以
前のデータが上書きされてしまっていた。
て、複数の共有メモリが同一の記憶内容を記憶している
共通メモリを管理するためには、次のような手法がとら
れていた。システム運用中に共通メモリを新たに実装し
た場合に、実装したメモリは待機メモリとなる。ここで
運用側メモリと待機側メモリの内容を同一のものとする
ために、プロセッサは運用側メモリよりデータを読み出
し待機側へと転送を行う。また運用側共通メモリに新た
にデータを書き込むと書き込み信号は同時に待機側メモ
リへも送られ、待機側メモリは共通バス上のアドレスと
データにより書き込み動作を行う。これらの動作により
待機側メモリの内容は常に運用側メモリの内容と等しく
なる。この手法を図３のシーケンスフローにより説明す
る。図３において待機側共通メモリ２４を新たに実装し
た際に運用側メモリ２３と待機側メモリ２４の内容を同
一のものとするために、プロセッサ２１は運用側メモリ
２３からデータを読み出して（３０１）、そのデータを
待機側メモリ２４に書き込んでいる。しかし、この時点
より前に他のプロセッサ２２が運用側メモリ２３と待機
側メモリ２４に新たにデータを書き込んでいる場合に
（３０２）、待機側メモリ２４には新データ書き込み以
前のデータが上書きされてしまっていた。
【０００３】
【発明が解決しようとする課題】この従来の複数の共有
メモリ管理装置では、前述のようにプロセッサ２２，２
１のシーケンスが合わないと運用側メモリと待機側メモ
リの内容が等しくならないという欠点があった。
メモリ管理装置では、前述のようにプロセッサ２２，２
１のシーケンスが合わないと運用側メモリと待機側メモ
リの内容が等しくならないという欠点があった。
【０００４】
【課題を解決するための手段】本発明の複数の共有メモ
リ管理装置は、複数のプロセッサと、同一のデータを記
憶している運用側及び複数の待機側の共通メモリが共通
バスを介して接続された複数の共有メモリ管理装置にお
いて、運用側共通メモリが内部メモリと、新規実装され
た待機側共通メモリに前記内部メモリのデータＡを転送
するデータ転送バスと、前記新規実装された待機側共通
メモリに前記データ転送バスを介して内部メモリのデー
タＡを転送すると同時にいずれかのプロセッサにも共通
バスを介して前記内部メモリのデータＡを送出する管理
制御回路とを有する。
リ管理装置は、複数のプロセッサと、同一のデータを記
憶している運用側及び複数の待機側の共通メモリが共通
バスを介して接続された複数の共有メモリ管理装置にお
いて、運用側共通メモリが内部メモリと、新規実装され
た待機側共通メモリに前記内部メモリのデータＡを転送
するデータ転送バスと、前記新規実装された待機側共通
メモリに前記データ転送バスを介して内部メモリのデー
タＡを転送すると同時にいずれかのプロセッサにも共通
バスを介して前記内部メモリのデータＡを送出する管理
制御回路とを有する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。プロ
セッサ１，２は共通バス５を介して運用側共通メモリ３
及び待機側共通メモリ４とに接続されている。また運用
側共通メモリ３は、内部メモリ３１と管理制御回路３２
とを有しており、さらに転送バス６により待機側メモリ
４に接続されている。図２は図１に示す実施例の処理動
作のタイミングチャートである。
る。図１は本発明の一実施例のブロック図である。プロ
セッサ１，２は共通バス５を介して運用側共通メモリ３
及び待機側共通メモリ４とに接続されている。また運用
側共通メモリ３は、内部メモリ３１と管理制御回路３２
とを有しており、さらに転送バス６により待機側メモリ
４に接続されている。図２は図１に示す実施例の処理動
作のタイミングチャートである。
【０００６】次に本実施例の動作を説明する。待機側メ
モリ４が新たに本システム上に実装されると、プロセッ
サ１は運用側メモリ３と待機側メモリ４の内容を同一と
するために、データ読み込み信号１０１をオンにして運
用側の内部メモリ３１から読み込みを行う。運用側メモ
リ３からバス５上に送り出されたデータが安定した時刻
２０１において、運用側メモリ３内部の管理制御回路３
２は、データ書き込み信号１０２をオンにし、データ転
送バス６を通じて待機側メモリ４に送出する。以後プロ
セッサ１は共通バス５により運用側メモリ３からのデー
タ読み込みを行うが、これと同時に待機側メモリ４には
転送バス６を経由して同一データが書き込まれる。待機
側メモリ４への書き込みが完了した時刻２０２において
管理制御回路３２が、書き込み信号１０２をオフにす
る。このプロセッサ１への読み込み信号１０１をオンと
して運用側共通メモリ３から読み込む動作と、運用側共
通メモリ３から管理制御回路３２を介して待機側共通メ
モリ４にデータ転送し書き込む動作の一連のサイクルを
終了するとプロセッサ１はバスサイクル信号１０３を変
化させることによりすべての動作を終了する。
モリ４が新たに本システム上に実装されると、プロセッ
サ１は運用側メモリ３と待機側メモリ４の内容を同一と
するために、データ読み込み信号１０１をオンにして運
用側の内部メモリ３１から読み込みを行う。運用側メモ
リ３からバス５上に送り出されたデータが安定した時刻
２０１において、運用側メモリ３内部の管理制御回路３
２は、データ書き込み信号１０２をオンにし、データ転
送バス６を通じて待機側メモリ４に送出する。以後プロ
セッサ１は共通バス５により運用側メモリ３からのデー
タ読み込みを行うが、これと同時に待機側メモリ４には
転送バス６を経由して同一データが書き込まれる。待機
側メモリ４への書き込みが完了した時刻２０２において
管理制御回路３２が、書き込み信号１０２をオフにす
る。このプロセッサ１への読み込み信号１０１をオンと
して運用側共通メモリ３から読み込む動作と、運用側共
通メモリ３から管理制御回路３２を介して待機側共通メ
モリ４にデータ転送し書き込む動作の一連のサイクルを
終了するとプロセッサ１はバスサイクル信号１０３を変
化させることによりすべての動作を終了する。
【０００７】
【発明の効果】以上説明したように本発明によれば、複
数の共有メモリを有するマルチプロセッサシステムにお
いて、運用側メモリから待機側メモリへのデータの転送
をプロセッサを通さずに行うことにより、１バスサイク
ルでの転送が可能となり、従来のシステムでの待機側メ
モリ新規実装時の両メモリの非同一性を解決できる効果
がある。
数の共有メモリを有するマルチプロセッサシステムにお
いて、運用側メモリから待機側メモリへのデータの転送
をプロセッサを通さずに行うことにより、１バスサイク
ルでの転送が可能となり、従来のシステムでの待機側メ
モリ新規実装時の両メモリの非同一性を解決できる効果
がある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例を説明するタイミングチャートであ
る。
る。
【図３】従来の複数の共有メモリ管理装置のシーケンス
フローである。
フローである。
１，２，２１，２２ プロセッサ ３，２３ 運用側共通メモリ ４，２４ 待機側共通メモリ ５ 共通バス ６ データ転送バス ３１ 内部メモリ ３２ 管理制御回路
Claims (2)
- 【請求項１】 複数のプロセッサと、同一のデータを記
憶している運用側及び複数の待機側の共通メモリが共通
バスを介して接続された複数の共有メモリ管理装置にお
いて、運用側共通メモリが内部メモリと、新規実装され
た待機側共通メモリに前記内部メモリのデータＡを転送
するデータ転送バスと、前記新規実装された待機側共通
メモリに前記データ転送バスを介して内部メモリのデー
タＡを転送すると同時にいずれかのプロセッサにも共通
バスを介して前記内部メモリのデータＡを送出する管理
制御回路とを有することを特徴とする複数の共有メモリ
管理装置。 - 【請求項２】 前記管理制御回路が前記いずれかのプロ
セッサに対して前記内部メモリのデータＡの送出を完了
するとともにそのプロセッサにバスサイクル終了信号を
返送することを特徴とする請求項１記載の複数の共通メ
モリ管理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279448A JPH05120152A (ja) | 1991-10-25 | 1991-10-25 | 複数の共有メモリ管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279448A JPH05120152A (ja) | 1991-10-25 | 1991-10-25 | 複数の共有メモリ管理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120152A true JPH05120152A (ja) | 1993-05-18 |
Family
ID=17611213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279448A Pending JPH05120152A (ja) | 1991-10-25 | 1991-10-25 | 複数の共有メモリ管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120152A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844065A (ja) * | 1971-10-08 | 1973-06-25 | ||
| JPS5718094A (en) * | 1980-07-04 | 1982-01-29 | Panafacom Ltd | Data copying system for duplex memory |
| JPS60222945A (ja) * | 1984-04-20 | 1985-11-07 | Fuji Electric Co Ltd | 異常時等のバツクアツプシステム |
-
1991
- 1991-10-25 JP JP3279448A patent/JPH05120152A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844065A (ja) * | 1971-10-08 | 1973-06-25 | ||
| JPS5718094A (en) * | 1980-07-04 | 1982-01-29 | Panafacom Ltd | Data copying system for duplex memory |
| JPS60222945A (ja) * | 1984-04-20 | 1985-11-07 | Fuji Electric Co Ltd | 異常時等のバツクアツプシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000509 |