JPH05210615A - Ｄｍａ装置 - Google Patents
Ｄｍａ装置Info
- Publication number
- JPH05210615A JPH05210615A JP32606891A JP32606891A JPH05210615A JP H05210615 A JPH05210615 A JP H05210615A JP 32606891 A JP32606891 A JP 32606891A JP 32606891 A JP32606891 A JP 32606891A JP H05210615 A JPH05210615 A JP H05210615A
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- Japan
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- memory
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Abstract
(57)【要約】
【目的】メモリ上の複数のアドレスにＩ／Ｏデバイスか
らの同一データをＣＰＵの管理によらずに書き込めるよ
うにするとともに、メモリ上のデータ破壊の可能性を減
少させることにある。 【構成】ＤＭＡ転送の可能なＩ／ＯおよびＤＭＡ転送の
可能なメモリを備えた情報処理システムにおいて、メモ
リのある番地を指定する複数のアドレス・レジスタ３
と、これらのアドレス・レジスタ３によって示されるメ
モリへＩ／Ｏよりデータを書き込むことを制御する制御
回路１と、アドレス・レジスタ３のうちの一つを選択す
る選択回路４とを備えている。しかも、Ｉ／Ｏからの１
回のデータ読み出しを行うＤＭＡ転送の内に、アドレス
・レジスタ３を切り替えてメモリ上の複数の番地へ同一
のデータを転送する。
らの同一データをＣＰＵの管理によらずに書き込めるよ
うにするとともに、メモリ上のデータ破壊の可能性を減
少させることにある。 【構成】ＤＭＡ転送の可能なＩ／ＯおよびＤＭＡ転送の
可能なメモリを備えた情報処理システムにおいて、メモ
リのある番地を指定する複数のアドレス・レジスタ３
と、これらのアドレス・レジスタ３によって示されるメ
モリへＩ／Ｏよりデータを書き込むことを制御する制御
回路１と、アドレス・レジスタ３のうちの一つを選択す
る選択回路４とを備えている。しかも、Ｉ／Ｏからの１
回のデータ読み出しを行うＤＭＡ転送の内に、アドレス
・レジスタ３を切り替えてメモリ上の複数の番地へ同一
のデータを転送する。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡ装置に関し、特に
システムに冗長性をもたせた耐故障システムに用いるＤ
ＭＡ装置に関する。
システムに冗長性をもたせた耐故障システムに用いるＤ
ＭＡ装置に関する。
【０００２】
【従来の技術】従来のＤＭＡ装置はＣＰＵやメモリある
いはＩ／Ｏ装置と接続され、かかるメモリに直接アクセ
ス可能な構成をとっている。
いはＩ／Ｏ装置と接続され、かかるメモリに直接アクセ
ス可能な構成をとっている。
【０００３】図６は従来の一例を示すＤＭＡ装置のブロ
ック図である。図６に示すように、従来のＤＭＡ装置は
各種の制御を行う制御回路１と、カウント・レジスタ２
およびアドレス・レジスタ３を有し、ＣＰＵ等に対し、
アドレス・バス５等で接続されている。この制御回路１
はＤＭＡ要求信号（ＤＭＡＲＱ）６と、バス要求信号
（ＨＬＤＲＱ）７と、バス使用許可信号（ＨＬＤＡＫ）
８と、ＤＭＡ開始信号（ＤＭＡＡＫ）９と、メモリ制御
信号（ＭＥＭＲＤおよびＭＥＭＷＲ）１０および１１
と、Ｉ／Ｏ制御信号（ＩＯＲＤおよびＩＯＷＲ）１２お
よび１３との信号をＣＰＵ，メモリおよびＩ／Ｏ装置と
の間でやりとりしている。また、アドレス・レジスタ３
およびカウント・レジスタ２は転送するアドレスを保持
し、アドレス・バス５よりアドレスを送出する。
ック図である。図６に示すように、従来のＤＭＡ装置は
各種の制御を行う制御回路１と、カウント・レジスタ２
およびアドレス・レジスタ３を有し、ＣＰＵ等に対し、
アドレス・バス５等で接続されている。この制御回路１
はＤＭＡ要求信号（ＤＭＡＲＱ）６と、バス要求信号
（ＨＬＤＲＱ）７と、バス使用許可信号（ＨＬＤＡＫ）
８と、ＤＭＡ開始信号（ＤＭＡＡＫ）９と、メモリ制御
信号（ＭＥＭＲＤおよびＭＥＭＷＲ）１０および１１
と、Ｉ／Ｏ制御信号（ＩＯＲＤおよびＩＯＷＲ）１２お
よび１３との信号をＣＰＵ，メモリおよびＩ／Ｏ装置と
の間でやりとりしている。また、アドレス・レジスタ３
およびカウント・レジスタ２は転送するアドレスを保持
し、アドレス・バス５よりアドレスを送出する。
【０００４】図７は図６における各種信号のタイミング
図である。図７に示すように、ＤＭＡ要求信号（ＤＭＡ
ＲＱ）６がアクティブになる場合、制御回路１から他の
バスマスタにバス要求信号（ＨＬＤＲＱ）７を出力した
後、バス使用許可信号（ＨＬＤＡＫ）８がアクティブに
なるのを待つ。このバス使用許可信号（ＨＬＤＡＫ）８
がアクティブになると、ＤＭＡ装置は転送のためのメモ
リアドレスをアドレス・バス５に出力し、ＤＭＡ開始信
号（ＤＭＡＡＫ）９を出力する。順次、Ｉ／Ｏ制御信号
（Ｉ／ＯＲＤ）１２およびメモリ制御信号（ＭＥＭＷ
Ｒ）１１を出力し、外部に接続されたＩ／Ｏデバイスの
データをメモリ（図示省略）に書き込む。
図である。図７に示すように、ＤＭＡ要求信号（ＤＭＡ
ＲＱ）６がアクティブになる場合、制御回路１から他の
バスマスタにバス要求信号（ＨＬＤＲＱ）７を出力した
後、バス使用許可信号（ＨＬＤＡＫ）８がアクティブに
なるのを待つ。このバス使用許可信号（ＨＬＤＡＫ）８
がアクティブになると、ＤＭＡ装置は転送のためのメモ
リアドレスをアドレス・バス５に出力し、ＤＭＡ開始信
号（ＤＭＡＡＫ）９を出力する。順次、Ｉ／Ｏ制御信号
（Ｉ／ＯＲＤ）１２およびメモリ制御信号（ＭＥＭＷ
Ｒ）１１を出力し、外部に接続されたＩ／Ｏデバイスの
データをメモリ（図示省略）に書き込む。
【０００５】かかる構成および手順のＭＡ装置は１回の
ＤＭＡ転送で１回のみデータをメモリに書き込むため、
メモリ上の複数の番地にデータを転送する場合には、Ｄ
ＭＡ転送終了後にデータを改めてＣＰＵのソフト処理等
で転送する。
ＤＭＡ転送で１回のみデータをメモリに書き込むため、
メモリ上の複数の番地にデータを転送する場合には、Ｄ
ＭＡ転送終了後にデータを改めてＣＰＵのソフト処理等
で転送する。
【０００６】
【発明が解決しようとする課題】上述した従来のＤＭＡ
装置においては、１回のＤＭＡ転送で１回のみデータを
メモリに書き込むため、メモリ上の複数の番地にデータ
を転送する場合、ＤＭＡ転送終了後データを改めてＣＰ
Ｕのソフト処理等で転送する必要がある。このため、本
来ＣＰＵと独立して動作するＤＭＡの状態をＣＰＵが管
理しなければならないという欠点がある。また、従来の
ＤＭＡ装置は耐故障を考慮して冗長にデータを保持する
ため、複数個所にデータを記憶するシステム等におい
て、ＤＭＡ転送終了後ソフト処理までの間にメモリ上の
データの損傷があった場合の検出ができないという欠点
もある。
装置においては、１回のＤＭＡ転送で１回のみデータを
メモリに書き込むため、メモリ上の複数の番地にデータ
を転送する場合、ＤＭＡ転送終了後データを改めてＣＰ
Ｕのソフト処理等で転送する必要がある。このため、本
来ＣＰＵと独立して動作するＤＭＡの状態をＣＰＵが管
理しなければならないという欠点がある。また、従来の
ＤＭＡ装置は耐故障を考慮して冗長にデータを保持する
ため、複数個所にデータを記憶するシステム等におい
て、ＤＭＡ転送終了後ソフト処理までの間にメモリ上の
データの損傷があった場合の検出ができないという欠点
もある。
【０００７】本発明の目的は、かかる状態監理をＣＰＵ
に行わせることなく、メモリ上のデータ破壊の可能性も
減少させることのできるＤＭＡ装置を提供することにあ
る。
に行わせることなく、メモリ上のデータ破壊の可能性も
減少させることのできるＤＭＡ装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明のＤＭＡ装置は、
ＤＭＡ転送の可能なＩ／Ｏおよびメモリを備えた情報処
理システムにおいて、前記メモリのある番地を指定する
複数のアドレス・レジスタと、前記アドレス・レジスタ
によって示される前記メモリへ前記Ｉ／Ｏよりデータを
書き込むことを制御する制御回路と、前記アドレス・レ
ジスタのうちの一つを選択する選択回路とを備え、前記
Ｉ／Ｏからの１回のデータ読み出しを行うＤＭＡ転送の
内に、前記アドレス・レジスタを切り替えて前記メモリ
上の複数の番地へ同一のデータを転送するように構成さ
れる。
ＤＭＡ転送の可能なＩ／Ｏおよびメモリを備えた情報処
理システムにおいて、前記メモリのある番地を指定する
複数のアドレス・レジスタと、前記アドレス・レジスタ
によって示される前記メモリへ前記Ｉ／Ｏよりデータを
書き込むことを制御する制御回路と、前記アドレス・レ
ジスタのうちの一つを選択する選択回路とを備え、前記
Ｉ／Ｏからの１回のデータ読み出しを行うＤＭＡ転送の
内に、前記アドレス・レジスタを切り替えて前記メモリ
上の複数の番地へ同一のデータを転送するように構成さ
れる。
【０００９】
【実施例】次に、本発明の実施例について図面を用いて
説明する。図１は本発明の一実施例を示すＤＭＡ装置の
ブロック図であり、図２は図１における各種信号のタイ
ミング図である。図１および図２に示すように、本実施
例はＤＭＡ要求信号（ＤＭＡＲＱ）６，バス要求信号
（ＨＬＤＲＱ）７，バス使用許可信号（ＨＬＤＡＫ）
８，ＤＭＡ開始信号（ＤＭＡＡＫ）９，メモリ制御信号
（ＭＥＭＲＤおよびＭＥＭＷＲ）１０および１１，Ｉ／
Ｏ制御信号（ＩＯＲＤおよびＩＯＷＲ）１２および１３
等を送受信する制御回路１と、転送回数を計数するカウ
ントレジスタ２と、転送するアドレスを保持する複数の
アドレスレジスタ３と、それらのアドレスレジスタ３を
選択する選択レジスタ４と、アドレスバス５とを有して
いる。
説明する。図１は本発明の一実施例を示すＤＭＡ装置の
ブロック図であり、図２は図１における各種信号のタイ
ミング図である。図１および図２に示すように、本実施
例はＤＭＡ要求信号（ＤＭＡＲＱ）６，バス要求信号
（ＨＬＤＲＱ）７，バス使用許可信号（ＨＬＤＡＫ）
８，ＤＭＡ開始信号（ＤＭＡＡＫ）９，メモリ制御信号
（ＭＥＭＲＤおよびＭＥＭＷＲ）１０および１１，Ｉ／
Ｏ制御信号（ＩＯＲＤおよびＩＯＷＲ）１２および１３
等を送受信する制御回路１と、転送回数を計数するカウ
ントレジスタ２と、転送するアドレスを保持する複数の
アドレスレジスタ３と、それらのアドレスレジスタ３を
選択する選択レジスタ４と、アドレスバス５とを有して
いる。
【００１０】まず、制御回路１はＤＭＡを開始するとカ
ウントレジスタ２をデクリメントし、複数あるアドレス
レジスタ３の最初の一つの値をアドレスバス５に出力す
る。次に、ＤＭＡＡＫ９をアクティブに（図２において
はロウ・レベル）した上で、ＩＯＲＤ１２をアクティブ
に（図２においてはロウ・レベル）してＩＯデバイスよ
りデータを出力させ、データバスを駆動させる。しかる
後、ＭＥＭＷＲ１１をアクティブに（図２においてはロ
ウ・レベル）し、メモリへの書き込みを開始する。さら
に、ＭＥＭＷＲ１１をインアクティブに（図２において
はハイ・レベル）し、メモリへの書き込みを終了した
後、アドレスレジスタ３の値を次の転送に備えてインク
リメントまたはデクリメントし、アドレスレジスタ３を
選択する選択レジスタ４をインクリメントする。
ウントレジスタ２をデクリメントし、複数あるアドレス
レジスタ３の最初の一つの値をアドレスバス５に出力す
る。次に、ＤＭＡＡＫ９をアクティブに（図２において
はロウ・レベル）した上で、ＩＯＲＤ１２をアクティブ
に（図２においてはロウ・レベル）してＩＯデバイスよ
りデータを出力させ、データバスを駆動させる。しかる
後、ＭＥＭＷＲ１１をアクティブに（図２においてはロ
ウ・レベル）し、メモリへの書き込みを開始する。さら
に、ＭＥＭＷＲ１１をインアクティブに（図２において
はハイ・レベル）し、メモリへの書き込みを終了した
後、アドレスレジスタ３の値を次の転送に備えてインク
リメントまたはデクリメントし、アドレスレジスタ３を
選択する選択レジスタ４をインクリメントする。
【００１１】次に、選択レジスタ４により指定される第
二のアドレスレジスタ３の内容をアドレスバス５に出力
してから、再びＭＥＭＷＲ１１をアクティブにし、メモ
リへの書き込みを開始する。その後、ＭＥＭＷＲ１１を
インアクティブにしてメモリへの書き込みを終了させ、
第２のアドレスレジスタ３の値を次の転送に備えてイン
クリメントまたはデクリメントし、選択レジスタ４をイ
ンクリメントする。この処理を複数あるアドレスレジス
タ３の最後まで順次繰り返してゆく。
二のアドレスレジスタ３の内容をアドレスバス５に出力
してから、再びＭＥＭＷＲ１１をアクティブにし、メモ
リへの書き込みを開始する。その後、ＭＥＭＷＲ１１を
インアクティブにしてメモリへの書き込みを終了させ、
第２のアドレスレジスタ３の値を次の転送に備えてイン
クリメントまたはデクリメントし、選択レジスタ４をイ
ンクリメントする。この処理を複数あるアドレスレジス
タ３の最後まで順次繰り返してゆく。
【００１２】更に、通常のＤＭＡバス・サイクルに続
き、ＤＭＡＡＫ９とＩＯＲＤ１２をアクティブの状態に
しておくことにより、ＩＯデバイスからのデータ出力を
継続したまま、異なるアドレスレジスタ３のアドレス情
報を順次アドレスバス５に出力し、そのたびごとにメモ
リへの書き込み制御信号であるＭＥＭＷＲ１１をアクテ
ィブにする。これによって、複数のアドレスにＩＯデバ
イスからの同一のデータを書き込むことが可能になる。
き、ＤＭＡＡＫ９とＩＯＲＤ１２をアクティブの状態に
しておくことにより、ＩＯデバイスからのデータ出力を
継続したまま、異なるアドレスレジスタ３のアドレス情
報を順次アドレスバス５に出力し、そのたびごとにメモ
リへの書き込み制御信号であるＭＥＭＷＲ１１をアクテ
ィブにする。これによって、複数のアドレスにＩＯデバ
イスからの同一のデータを書き込むことが可能になる。
【００１３】図３は図１に示すＤＭＡ装置を用いた情報
処理システム図である。図３に示すように、ＤＭＡ装置
１４は図１に示す構成であり、アドレス・バス５乃至Ｉ
ＯＷＲ１３も同一のバスあるいは信号である。かかるシ
ステムにおいて、ＤＭＡ装置１４はＣＰＵ１５，メモリ
１６およびＩ／Ｏ装置１７とアドレス・バス５およびデ
ータ・バス１８で接続されている。ＣＰＵ１５との間で
は、ＨＬＤＲＱ７およびＨＬＤＡＫ８をやり取りし、Ｉ
／Ｏ装置１７との間ではＤＭＡＲＱ６，ＤＭＡＡＫ９，
Ｉ／ＯＲＤ１２およびＩ／ＯＷＲ１３をやり取りし、ま
たメモリ１６との間では、ＭＥＭＲＤ１０およびＭＥＭ
ＷＲ１１をやり取りしている。このように、メモリ１６
およびＩ／Ｏ装置１７とは、ＣＰＵ１５からのアクセス
だけでなく、ＤＭＡ装置１４からのアクセスも直接可能
になる。
処理システム図である。図３に示すように、ＤＭＡ装置
１４は図１に示す構成であり、アドレス・バス５乃至Ｉ
ＯＷＲ１３も同一のバスあるいは信号である。かかるシ
ステムにおいて、ＤＭＡ装置１４はＣＰＵ１５，メモリ
１６およびＩ／Ｏ装置１７とアドレス・バス５およびデ
ータ・バス１８で接続されている。ＣＰＵ１５との間で
は、ＨＬＤＲＱ７およびＨＬＤＡＫ８をやり取りし、Ｉ
／Ｏ装置１７との間ではＤＭＡＲＱ６，ＤＭＡＡＫ９，
Ｉ／ＯＲＤ１２およびＩ／ＯＷＲ１３をやり取りし、ま
たメモリ１６との間では、ＭＥＭＲＤ１０およびＭＥＭ
ＷＲ１１をやり取りしている。このように、メモリ１６
およびＩ／Ｏ装置１７とは、ＣＰＵ１５からのアクセス
だけでなく、ＤＭＡ装置１４からのアクセスも直接可能
になる。
【００１４】図４は本発明の他の実施例を示すＤＭＡ装
置のブロック図であり、図５は図４における各種信号の
タイミング図である。図４および図５に示すように、本
実施例は前述した一実施例の回路に加え、ＤＭＡされて
いるデータを一時的に記憶するためのテンポラリ・レジ
スタ１９と、データを送出するためのデータ・バ１８お
よびテンポラリ・レジスタ１９を制御するためのテンポ
ラリ・レジスタ制御信号２０とが追加されている。本実
施例は通常のＤＭＡバス・サイクル時に、メモリへデー
タの書き込みを行うと同時にテンポラリ・レジスタ１９
にデータ・バス１８上のデータを記憶する。この記憶し
たデータはＤＭＡＡＫ９とＩ／ＯＲＤ１２をインアクテ
ィブにし、Ｉ／Ｏデバイスからのデータ出力が終了した
上でテンポラリ・レジスタ１９のデータをデータバス１
８に出力する。その上で異なるアドレス・レジスタ３の
アドレス情報を前述した一実施例と同様、順次アドレス
・バス５に出力し、そのたびごとにメモリへの書き込み
制御信号であるＭＥＭＷＲ１１をアクティブにする。こ
れにより、メモリ上の複数のアドレスにＩ／Ｏデバイス
からの同一データを書き込むことが可能になる。
置のブロック図であり、図５は図４における各種信号の
タイミング図である。図４および図５に示すように、本
実施例は前述した一実施例の回路に加え、ＤＭＡされて
いるデータを一時的に記憶するためのテンポラリ・レジ
スタ１９と、データを送出するためのデータ・バ１８お
よびテンポラリ・レジスタ１９を制御するためのテンポ
ラリ・レジスタ制御信号２０とが追加されている。本実
施例は通常のＤＭＡバス・サイクル時に、メモリへデー
タの書き込みを行うと同時にテンポラリ・レジスタ１９
にデータ・バス１８上のデータを記憶する。この記憶し
たデータはＤＭＡＡＫ９とＩ／ＯＲＤ１２をインアクテ
ィブにし、Ｉ／Ｏデバイスからのデータ出力が終了した
上でテンポラリ・レジスタ１９のデータをデータバス１
８に出力する。その上で異なるアドレス・レジスタ３の
アドレス情報を前述した一実施例と同様、順次アドレス
・バス５に出力し、そのたびごとにメモリへの書き込み
制御信号であるＭＥＭＷＲ１１をアクティブにする。こ
れにより、メモリ上の複数のアドレスにＩ／Ｏデバイス
からの同一データを書き込むことが可能になる。
【００１５】本実施例では、前述した一実施例にたい
し、Ｉ／Ｏデバイスがアクティブになっている時間が短
く、データを出力する際、ＤＭＡバスサイクルの途中に
メモリリフレッシュなどより優先度の高い処理を行うこ
とが可能である。
し、Ｉ／Ｏデバイスがアクティブになっている時間が短
く、データを出力する際、ＤＭＡバスサイクルの途中に
メモリリフレッシュなどより優先度の高い処理を行うこ
とが可能である。
【００１６】
【発明の効果】以上説明したように、本発明のＤＭＡ装
置は、１回のＤＭＡ転送で複数回データをメモリに書き
込むことにより、メモリ上の複数の番地にデータを転送
する場合にもＤＭＡ転送終了後データを改めてＣＰＵの
ソフト処理等で転送する必要がないので、本来ＣＰＵと
独立して動作するＤＭＡの状態をＣＰＵが管理する必要
がなくなる上、耐故障を考慮するシステム等においても
ＤＭＡ転送終了後ソフト処理までの間のメモリ上のデー
タの破壊の危険も減少するという効果がある。
置は、１回のＤＭＡ転送で複数回データをメモリに書き
込むことにより、メモリ上の複数の番地にデータを転送
する場合にもＤＭＡ転送終了後データを改めてＣＰＵの
ソフト処理等で転送する必要がないので、本来ＣＰＵと
独立して動作するＤＭＡの状態をＣＰＵが管理する必要
がなくなる上、耐故障を考慮するシステム等においても
ＤＭＡ転送終了後ソフト処理までの間のメモリ上のデー
タの破壊の危険も減少するという効果がある。
【図１】本発明の一実施例を示すＤＭＡ装置のブロック
図である。
図である。
【図２】図１における各種信号のタイミング図である。
【図３】図１に示すＤＭＡ装置を用いた情報処理システ
ム図である。
ム図である。
【図４】本発明の他の実施例を示すＤＭＡ装置のブロッ
ク図である。
ク図である。
【図５】図４における各種信号のタイミング図である。
【図６】従来の一例を示すＤＭＡ装置のブロック図であ
る。
る。
【図７】図６における各種信号のタイミング図である。
１ 制御回路 ２ カウント・レジスタ ３ アドレス・レジスタ ４ 選択レジスタ ５ アドレス・バス １４ ＤＭＡ装置 １８ データ・バス １９ テンポラリ・レジスタ
Claims (1)
- 【請求項１】 ＤＭＡ転送の可能なＩ／Ｏおよびメモリ
を備えた情報処理システムにおいて、前記メモリのある
番地を指定する複数のアドレス・レジスタと、前記アド
レス・レジスタによって示される前記メモリへ前記Ｉ／
Ｏよりデータを書き込むことを制御する制御回路と、前
記アドレス・レジスタのうちの一つを選択する選択回路
とを備え、前記Ｉ／Ｏからの１回のデータ読み出しを行
うＤＭＡ転送の内に、前記アドレス・レジスタを切り替
えて前記メモリ上の複数の番地へ同一のデータを転送す
ることを特徴とするＤＭＡ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32606891A JPH05210615A (ja) | 1991-12-10 | 1991-12-10 | Ｄｍａ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32606891A JPH05210615A (ja) | 1991-12-10 | 1991-12-10 | Ｄｍａ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210615A true JPH05210615A (ja) | 1993-08-20 |
Family
ID=18183753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32606891A Withdrawn JPH05210615A (ja) | 1991-12-10 | 1991-12-10 | Ｄｍａ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210615A (ja) |
-
1991
- 1991-12-10 JP JP32606891A patent/JPH05210615A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |