JP3264316B2 - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
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- JP3264316B2 JP3264316B2 JP29840396A JP29840396A JP3264316B2 JP 3264316 B2 JP3264316 B2 JP 3264316B2 JP 29840396 A JP29840396 A JP 29840396A JP 29840396 A JP29840396 A JP 29840396A JP 3264316 B2 JP3264316 B2 JP 3264316B2
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Description
【０００１】
【発明の属する技術分野】本発明はダイレクトメモリア
クセス（ＤＭＡ）制御装置に関し、特に、共通のアドレ
ス及びデータバスを備えるメモリ対メモリにおけるダイ
レクトメモリアクセス（ＤＭＡ）の制御に関する。
クセス（ＤＭＡ）制御装置に関し、特に、共通のアドレ
ス及びデータバスを備えるメモリ対メモリにおけるダイ
レクトメモリアクセス（ＤＭＡ）の制御に関する。
【０００２】
【従来の技術】一般、ＤＭＡにおいては、一方のメモリ
（転送元）から１つのデータ（所定ビット長のデータ）
をリードして、このリードデータを保持した後、この保
持データを他方のメモリ（転送先）へライトしている。
そして、このような一連の動作を１つのサイクルとして
いる。従って、転送すべきデータが複数個ある場合のＤ
ＭＡでは、データ転送数に等しい数のサイクルを繰り返
すことになる。
（転送元）から１つのデータ（所定ビット長のデータ）
をリードして、このリードデータを保持した後、この保
持データを他方のメモリ（転送先）へライトしている。
そして、このような一連の動作を１つのサイクルとして
いる。従って、転送すべきデータが複数個ある場合のＤ
ＭＡでは、データ転送数に等しい数のサイクルを繰り返
すことになる。
【０００３】ところで、少なくともＣＰＵとデータバス
とを共有するＤＭＡ制御装置では、ＣＰＵからのメモリ
アクセスとＤＭＡによるメモリアクセスとが競合するこ
とを回避するため、ＤＭＡを行う際、ＣＰＵをホールド
（停止）させる必要がある。
とを共有するＤＭＡ制御装置では、ＣＰＵからのメモリ
アクセスとＤＭＡによるメモリアクセスとが競合するこ
とを回避するため、ＤＭＡを行う際、ＣＰＵをホールド
（停止）させる必要がある。
【０００４】一方、ＣＰＵが動作状態でＤＭＡを行う際
には、メモリアクセスが競合すると、ＣＰＵ側をウエイ
トさせるか又はＤＭＡ制御装置側をウエイトさせてＤＭ
Ａを行っている。
には、メモリアクセスが競合すると、ＣＰＵ側をウエイ
トさせるか又はＤＭＡ制御装置側をウエイトさせてＤＭ
Ａを行っている。
【０００５】
【発明が解決しようとする課題】上述のように、従来の
ＤＭＡ制御装置においては、ＤＭＡを行う際、ＣＰＵの
ホールド又はウエイト状態とする必要があり、その結
果、ＣＰＵの動作速度が低下してしまうという問題点が
ある。
ＤＭＡ制御装置においては、ＤＭＡを行う際、ＣＰＵの
ホールド又はウエイト状態とする必要があり、その結
果、ＣＰＵの動作速度が低下してしまうという問題点が
ある。
【０００６】本発明の目的は、ＤＭＡ中であってもＣＰ
Ｕの動作速度が低下しないＤＭＡ制御装置を提供するこ
とにある。
Ｕの動作速度が低下しないＤＭＡ制御装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明によれば、中央処
理装置を備え、少なくともアドレスバス及びデータバス
が共通に転送元及び転送先に接続されたシステムに用い
られ、前記転送元から前記転送先へ直接的にデータを転
送制御するダイレクトメモリアクセス制御装置におい
て、偶数アドレスのデータを格納する偶数メモリと、奇
数アドレスのデータを格納する奇数メモリと、前記中央
処理装置が前記偶数メモリをアクセスしている際前記奇
数メモリを前記転送元及び前記転送先として選択してＤ
ＭＡを行う第１選択手段と、前記中央処理装置が前記奇
数メモリをアクセスしている際前記偶数メモリを選択し
て前記転送元及び前記転送先としてＤＭＡを行う第２選
択手段と、前記転送元からデータをリードするリード手
段と、前リードされたデータを保持する保持手段と、前
記保持されたデータを前記転送先へライトするライト手
段とを有することを特徴とするダイレクトアクセス制御
装置が得られる。
理装置を備え、少なくともアドレスバス及びデータバス
が共通に転送元及び転送先に接続されたシステムに用い
られ、前記転送元から前記転送先へ直接的にデータを転
送制御するダイレクトメモリアクセス制御装置におい
て、偶数アドレスのデータを格納する偶数メモリと、奇
数アドレスのデータを格納する奇数メモリと、前記中央
処理装置が前記偶数メモリをアクセスしている際前記奇
数メモリを前記転送元及び前記転送先として選択してＤ
ＭＡを行う第１選択手段と、前記中央処理装置が前記奇
数メモリをアクセスしている際前記偶数メモリを選択し
て前記転送元及び前記転送先としてＤＭＡを行う第２選
択手段と、前記転送元からデータをリードするリード手
段と、前リードされたデータを保持する保持手段と、前
記保持されたデータを前記転送先へライトするライト手
段とを有することを特徴とするダイレクトアクセス制御
装置が得られる。
【０００８】さらに、前記ＣＰＵのアクセスが前記偶数
メモリおよび奇数メモリ以外であることを検出してＤＭ
Ａを行う機能を付加することも可能である。
メモリおよび奇数メモリ以外であることを検出してＤＭ
Ａを行う機能を付加することも可能である。
【０００９】ＣＰＵが偶数メモリをアクセス時は、奇数
メモリを転送元としてデータを複数リードしてデータを
保持し、ＣＰＵが奇数メモリをアクセス時は、偶数メモ
リを転送元としてデータをリードしてデータを保持し、
前記ＣＰＵが前記偶数メモリまたは前記奇数メモリをア
クセス時は、前記アクセスしていない前記偶数メモリま
たは前記奇数メモリに前記保持されたデータを転送先へ
ライトする。
メモリを転送元としてデータを複数リードしてデータを
保持し、ＣＰＵが奇数メモリをアクセス時は、偶数メモ
リを転送元としてデータをリードしてデータを保持し、
前記ＣＰＵが前記偶数メモリまたは前記奇数メモリをア
クセス時は、前記アクセスしていない前記偶数メモリま
たは前記奇数メモリに前記保持されたデータを転送先へ
ライトする。
【００１０】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００１１】図１を参照して、図示のシステムは少なく
とも制御バスＭＣＢＥ、制御バスＭＣＢＯ、データバス
ＤＢＥ、及びデータバスＤＢＯを備えており、制御バス
ＭＣＢＥはアドレス（ＭＡＤＲ）が偶数の際に用いら
れ、制御バスＭＣＢＯはアドレスが奇数の際に用いられ
る。同様に、データバスＤＢＥはアドレスが偶数の際に
用いられ、データバスＤＢＯはアドレスが奇数の際に用
いられる。そして、これら制御バスＭＣＢＯ、データバ
スＤＢＥ、及びデータバスＤＢＯは共通に転送元および
転送先に接続され、後述するようにして、ＣＰＵ（中央
処理装置）１を介することなく転送元から転送先へデー
タを転送する。図示の例では、転送元及び転送先として
偶数メモリ１０及び奇数メモリ１２を有する。偶数メモ
リ１０及び奇数メモリ１２は、ランダム・アクセス・メ
モリ（ＲＡＭ）であり、より具体的には、偶数メモリ１
０及び奇数メモリ１２はダイナミック・ＲＡＭである又
はスタティックＲＡＭであり、この組み合わせは任意に
設定できる。
とも制御バスＭＣＢＥ、制御バスＭＣＢＯ、データバス
ＤＢＥ、及びデータバスＤＢＯを備えており、制御バス
ＭＣＢＥはアドレス（ＭＡＤＲ）が偶数の際に用いら
れ、制御バスＭＣＢＯはアドレスが奇数の際に用いられ
る。同様に、データバスＤＢＥはアドレスが偶数の際に
用いられ、データバスＤＢＯはアドレスが奇数の際に用
いられる。そして、これら制御バスＭＣＢＯ、データバ
スＤＢＥ、及びデータバスＤＢＯは共通に転送元および
転送先に接続され、後述するようにして、ＣＰＵ（中央
処理装置）１を介することなく転送元から転送先へデー
タを転送する。図示の例では、転送元及び転送先として
偶数メモリ１０及び奇数メモリ１２を有する。偶数メモ
リ１０及び奇数メモリ１２は、ランダム・アクセス・メ
モリ（ＲＡＭ）であり、より具体的には、偶数メモリ１
０及び奇数メモリ１２はダイナミック・ＲＡＭである又
はスタティックＲＡＭであり、この組み合わせは任意に
設定できる。
【００１２】ＣＰＵ１から偶数メモリ１０にアクセスが
あると、後述するように、奇数メモリ１２がＤＭＡの転
送元又は転送先となり、ＣＰＵ１から奇数メモリ１２に
アクセスがあると、偶数メモリ１０がＤＭＡの転送元又
は転送先となる。
あると、後述するように、奇数メモリ１２がＤＭＡの転
送元又は転送先となり、ＣＰＵ１から奇数メモリ１２に
アクセスがあると、偶数メモリ１０がＤＭＡの転送元又
は転送先となる。
【００１３】ＤＭＡ制御装置は入出力（Ｉ／Ｏ）制御部
２、ターミナルカウンタ３、メモリリードライト（Ｒ／
Ｗ）制御部９、及びカウンタクロック制御部１６を備え
ており、これらＩ／Ｏ制御部２、ターミナルカウンタ
３、メモリリードライト（Ｒ／Ｗ）制御部９、及びカウ
ンタクロック制御部１６にはクロック生成部１７からタ
イミング生成用クロックが供給される。また、クロック
生成部１７からはＣＰＵ１にクロックが動作クロックと
して与えられる。
２、ターミナルカウンタ３、メモリリードライト（Ｒ／
Ｗ）制御部９、及びカウンタクロック制御部１６を備え
ており、これらＩ／Ｏ制御部２、ターミナルカウンタ
３、メモリリードライト（Ｒ／Ｗ）制御部９、及びカウ
ンタクロック制御部１６にはクロック生成部１７からタ
イミング生成用クロックが供給される。また、クロック
生成部１７からはＣＰＵ１にクロックが動作クロックと
して与えられる。
【００１４】カウンタクロック制御部１６は、タイミン
グ生成用クロックに応じて一回のＤＭＡサイクルをカウ
ントしてＤＭＡサイクルが完了する毎にターミナルカウ
ンタ３、リード偶数アドレスカウンタ４、リード奇数ア
ドレスカウンタ５、ライト偶数アドレスカウンタ６、及
びライト奇数アドレスカウンタ７に対して信号（制御信
号）を出力する。さらに、この制御信号はターミナルカ
ウンタ３、メモリＲ／Ｗ制御部９、ＤＭＡＲ／Ｗカウン
タ制御部１５に送られる。
グ生成用クロックに応じて一回のＤＭＡサイクルをカウ
ントしてＤＭＡサイクルが完了する毎にターミナルカウ
ンタ３、リード偶数アドレスカウンタ４、リード奇数ア
ドレスカウンタ５、ライト偶数アドレスカウンタ６、及
びライト奇数アドレスカウンタ７に対して信号（制御信
号）を出力する。さらに、この制御信号はターミナルカ
ウンタ３、メモリＲ／Ｗ制御部９、ＤＭＡＲ／Ｗカウン
タ制御部１５に送られる。
【００１５】Ｉ／Ｏ制御部２はデータバスＤＢ、アドレ
スバスＡＢ、制御バスＣＢＣを介してＣＰＵ１に接続さ
れている。さらに、Ｉ／Ｏ制御部２はターミナルカウン
タ３、リード偶数アドレスカウンタ４、リード奇数アド
レスカウンタ５、ライト偶数アドレスカウンタ６、及び
ライト奇数アドレスカウンタ７に接続されている。
スバスＡＢ、制御バスＣＢＣを介してＣＰＵ１に接続さ
れている。さらに、Ｉ／Ｏ制御部２はターミナルカウン
タ３、リード偶数アドレスカウンタ４、リード奇数アド
レスカウンタ５、ライト偶数アドレスカウンタ６、及び
ライト奇数アドレスカウンタ７に接続されている。
【００１６】ターミナルカウンタ３ではＩ／Ｏ制御部２
及びＣＰＵ１からの信号に応じてＤＭＡのカウント数を
保持する。さらに、ターミナルカウンタ３はカウンタ制
御部１６からの信号に応じて１回ＤＭＡが実行される毎
にカウント数をデクリメントする。そして、ターミナル
カウンタ３は全てのＤＭＡ終了後にＣＰＵ１へ終了信号
を出力する。
及びＣＰＵ１からの信号に応じてＤＭＡのカウント数を
保持する。さらに、ターミナルカウンタ３はカウンタ制
御部１６からの信号に応じて１回ＤＭＡが実行される毎
にカウント数をデクリメントする。そして、ターミナル
カウンタ３は全てのＤＭＡ終了後にＣＰＵ１へ終了信号
を出力する。
【００１７】リード偶数アドレスカウンタ４はＩ／Ｏ制
御部２からの信号に応じてＤＭＡの開始を示す偶数転送
元開始アドレスを保持し、リード奇数アドレスカウンタ
５はＩ／Ｏ制御部２からの信号に応じてＤＭＡの開始を
示す奇数転送元開始アドレスを保持する。同様にして、
ライト奇数アドレスカウンタ６はＩ／Ｏ制御部２からの
信号に応じて、ＤＭＡの開始を示す偶数転送先開始アド
レスを保持し、ライト奇数アドレスカウンタ７はＩ／Ｏ
制御部２からの信号に応じて、ＤＭＡの開始を示す奇数
転送先開始アドレスを保持する。
御部２からの信号に応じてＤＭＡの開始を示す偶数転送
元開始アドレスを保持し、リード奇数アドレスカウンタ
５はＩ／Ｏ制御部２からの信号に応じてＤＭＡの開始を
示す奇数転送元開始アドレスを保持する。同様にして、
ライト奇数アドレスカウンタ６はＩ／Ｏ制御部２からの
信号に応じて、ＤＭＡの開始を示す偶数転送先開始アド
レスを保持し、ライト奇数アドレスカウンタ７はＩ／Ｏ
制御部２からの信号に応じて、ＤＭＡの開始を示す奇数
転送先開始アドレスを保持する。
【００１８】アドレスカウンタ４乃至７は、１回のＤＭ
Ａ転送完了毎にカウンタクロック制御部１６から信号を
受けて、これによって、次のＤＭＡ転送のためにアドレ
スインクリメント又はアドレスデクリメントを行い、Ｄ
ＭＡアドレスを出力する。
Ａ転送完了毎にカウンタクロック制御部１６から信号を
受けて、これによって、次のＤＭＡ転送のためにアドレ
スインクリメント又はアドレスデクリメントを行い、Ｄ
ＭＡアドレスを出力する。
【００１９】ＤＭＡ（リードライト）Ｒ／Ｗカウンタ制
御部１５では、メモリＲ／Ｗ制御部９及びカウンタクロ
ック制御部１６の信号を受けてＤＭＡ用制御信号を生成
する。具体的には、ＤＭＡＲ／Ｗカウンタ制御部１５
は、Ｉ／Ｏ制御部２からＤＭＡ起動信号を受けてＤＭＡ
を開始し、カウンタクロック制御部１６へ１回のＤＭＡ
が完了したことを知らせる。さらに、ＤＭＡＲ／Ｗカウ
ンタ制御部１５は、セレクタ８へ転送元又は転送先アド
レスの選択信号を送出し、双方向レジスタ１４へ偶数メ
モリ１０及び奇数メモリ１２のリードデータ保持か又は
ライトデータ出力かを指定する。つまり、双方向レジス
タ１４は、ＤＭＡＲ／Ｗカウンタ制御部１５によって制
御され、ＤＭＡによる偶数メモリ１０及び奇数メモリ１
２へのライト及びリードのための一時レジスタである
（双方向レジスタ１４は、転送元からのＤＭＡデータを
一時的に保持して転送先へＤＭＡデータを転送する）。
御部１５では、メモリＲ／Ｗ制御部９及びカウンタクロ
ック制御部１６の信号を受けてＤＭＡ用制御信号を生成
する。具体的には、ＤＭＡＲ／Ｗカウンタ制御部１５
は、Ｉ／Ｏ制御部２からＤＭＡ起動信号を受けてＤＭＡ
を開始し、カウンタクロック制御部１６へ１回のＤＭＡ
が完了したことを知らせる。さらに、ＤＭＡＲ／Ｗカウ
ンタ制御部１５は、セレクタ８へ転送元又は転送先アド
レスの選択信号を送出し、双方向レジスタ１４へ偶数メ
モリ１０及び奇数メモリ１２のリードデータ保持か又は
ライトデータ出力かを指定する。つまり、双方向レジス
タ１４は、ＤＭＡＲ／Ｗカウンタ制御部１５によって制
御され、ＤＭＡによる偶数メモリ１０及び奇数メモリ１
２へのライト及びリードのための一時レジスタである
（双方向レジスタ１４は、転送元からのＤＭＡデータを
一時的に保持して転送先へＤＭＡデータを転送する）。
【００２０】セレクタ８では、ＤＭＡＲ／Ｗカウンタ制
御部１５からの信号を受けてＤＭＡを行うメモリ１０及
び１２のＤＭＡアドレスを選択する。
御部１５からの信号を受けてＤＭＡを行うメモリ１０及
び１２のＤＭＡアドレスを選択する。
【００２１】ＣＰＵ１からのアクセスの際、メモリＲ／
Ｗ制御部９では、偶数メモリ１０及び奇数メモリ１２用
のメモリアドレスＭＡＤＲを出力するとともに偶数メモ
リ制御バスＭＣＢＥ及び奇数メモリ制御バスＭＣＢＯに
制御信号を出力する。
Ｗ制御部９では、偶数メモリ１０及び奇数メモリ１２用
のメモリアドレスＭＡＤＲを出力するとともに偶数メモ
リ制御バスＭＣＢＥ及び奇数メモリ制御バスＭＣＢＯに
制御信号を出力する。
【００２２】さらに、ＤＭＡの際には、カウンタクロッ
ク制御部１６及びＤＭＡＲ／Ｗカウンタ制御部１５の信
号に応じて、メモリＲ／Ｗ制御部９は、セレクタ８のＤ
ＭＡアドレス信号をメモリアドレスＭＡＤＲ、偶数メモ
リ制御バスＭＣＢＥ、及び奇数メモリ制御バスＭＣＢＯ
に出力する。
ク制御部１６及びＤＭＡＲ／Ｗカウンタ制御部１５の信
号に応じて、メモリＲ／Ｗ制御部９は、セレクタ８のＤ
ＭＡアドレス信号をメモリアドレスＭＡＤＲ、偶数メモ
リ制御バスＭＣＢＥ、及び奇数メモリ制御バスＭＣＢＯ
に出力する。
【００２３】偶数アドレス際、偶数メモリ１０ではメモ
リアドレスＭＡＤＲ及び偶数メモリ制御バスＭＣＢＥに
対応したデータＭＤＢＥのリード又はデータＭＤＢＥの
ライトを行う。同様にして、奇数アドレスの際、奇数メ
モリ１２ではメモリアドレスＭＡＤＲ及び奇数メモリ制
御バスＭＣＢＯに対応したデータＭＤＢＯのリード又は
データＭＤＢＯのライトを行う。
リアドレスＭＡＤＲ及び偶数メモリ制御バスＭＣＢＥに
対応したデータＭＤＢＥのリード又はデータＭＤＢＥの
ライトを行う。同様にして、奇数アドレスの際、奇数メ
モリ１２ではメモリアドレスＭＡＤＲ及び奇数メモリ制
御バスＭＣＢＯに対応したデータＭＤＢＯのリード又は
データＭＤＢＯのライトを行う。
【００２４】メモリＲ／Ｗ制御部９からの信号によっ
て、双方向ＢＵＦＦＥ１１及び双方向ＢＵＦＦＯ１３で
は、偶数メモリ１０及び奇数メモリ１２へのライト又は
リードに応じてデータバスＤＢＥ及びＤＢＯの方向を変
える。また、ＤＭＡ用双方向レジスタ１４を介してメモ
リデータバスＭＤＢＥがＤＭＡの際には、双方向ＢＵＦ
ＦＥ１１の出力はハイインピーダンスとなる。同様に、
メモリデータバスＭＤＢＯがＤＭＡの際には、双方向Ｂ
ＵＦＦＯ１３の出力はハイインピーダンスとなる。
て、双方向ＢＵＦＦＥ１１及び双方向ＢＵＦＦＯ１３で
は、偶数メモリ１０及び奇数メモリ１２へのライト又は
リードに応じてデータバスＤＢＥ及びＤＢＯの方向を変
える。また、ＤＭＡ用双方向レジスタ１４を介してメモ
リデータバスＭＤＢＥがＤＭＡの際には、双方向ＢＵＦ
ＦＥ１１の出力はハイインピーダンスとなる。同様に、
メモリデータバスＭＤＢＯがＤＭＡの際には、双方向Ｂ
ＵＦＦＯ１３の出力はハイインピーダンスとなる。
【００２５】なお、図示していないが、ＣＰＵ１がメモ
リ以外のデバイスをアクセスしているか否かを検出して
メモリ間のデータ転送を行う手段を設けるようにしても
よい。
リ以外のデバイスをアクセスしているか否かを検出して
メモリ間のデータ転送を行う手段を設けるようにしても
よい。
【００２６】図２を参照して、図２において、図１に示
すシステムと同一の構成要素については同一の参照番号
を付し、説明を省略する。図２に示す例では、Ｉ／Ｏ制
御部及び双方向レジスタの機能が図１に示すＩ／Ｏ制御
部２及び双方向レジスタ１４の機能と異なっており、従
って、ここでは、Ｉ／Ｏ制御部及び双方向レジスタをそ
れぞれ参照番号２２及び２４で示す。
すシステムと同一の構成要素については同一の参照番号
を付し、説明を省略する。図２に示す例では、Ｉ／Ｏ制
御部及び双方向レジスタの機能が図１に示すＩ／Ｏ制御
部２及び双方向レジスタ１４の機能と異なっており、従
って、ここでは、Ｉ／Ｏ制御部及び双方向レジスタをそ
れぞれ参照番号２２及び２４で示す。
【００２７】図示の例では、Ｉ／Ｏ機器１８がＩ／Ｏ制
御部２２及び双方向レジスタ２４に接続されている。こ
のＩ／Ｏ機器１８は、例えば、ハードディスク又はＣＤ
−ＲＯＭであり、一般に、データ転送用バッファが内蔵
されている。
御部２２及び双方向レジスタ２４に接続されている。こ
のＩ／Ｏ機器１８は、例えば、ハードディスク又はＣＤ
−ＲＯＭであり、一般に、データ転送用バッファが内蔵
されている。
【００２８】前述のように、リードデータは双方向レジ
スタ２４を介してＣＰＵ１からのアクセスがない偶数メ
モリ１０又は奇数メモリ１２に順次ライトされる。この
際、メモリＲ／Ｗ制御部９はＣＰＵ１のＩ／Ｏ命令とラ
イト偶数アドレスカウンタ６及びライト奇数アドレスカ
ウンタ７とに応じてアドレスＭＡＤＲを制御する。さら
に、Ｉ／Ｏ制御部２２はターミナルカウンタ３を制御し
て転送ワード数をカウントする。１回のＤＭＡが完了す
る毎に、ライト偶数アドレスカウンタ６又はライト奇数
アドレスカウンタ７はインクリメントされるとともにタ
ーミナルカウンタ３はデクリメントされる。
スタ２４を介してＣＰＵ１からのアクセスがない偶数メ
モリ１０又は奇数メモリ１２に順次ライトされる。この
際、メモリＲ／Ｗ制御部９はＣＰＵ１のＩ／Ｏ命令とラ
イト偶数アドレスカウンタ６及びライト奇数アドレスカ
ウンタ７とに応じてアドレスＭＡＤＲを制御する。さら
に、Ｉ／Ｏ制御部２２はターミナルカウンタ３を制御し
て転送ワード数をカウントする。１回のＤＭＡが完了す
る毎に、ライト偶数アドレスカウンタ６又はライト奇数
アドレスカウンタ７はインクリメントされるとともにタ
ーミナルカウンタ３はデクリメントされる。
【００２９】Ｉ／Ｏ機器１８へライト（書き込み）を行
う際には、ＣＰＵ１からアクセスがない偶数メモリ１０
又は奇数メモリ１２から順次データがリードされ、双方
向レジスタ２４を介してＩ／Ｏ機器１８にデータがライ
トされる。この際、メモリＲ／Ｗ制御部９は、ＣＰＵ１
１のＩ／Ｏ命令とリード偶数アドレスカウンタ１４及び
リード奇数アドレスカウンタ１５とに応じてアドレスＭ
ＡＤＲを制御する。Ｉ／Ｏ制御部２２はＩ／Ｏ機器１８
にＣＰＵ１１のＩ／Ｏ命令を与えるとともに、ターミナ
ルカウンタ３を制御して転送ワード数をカウントする。
１回のＤＭＡが完了する毎に、リード偶数アドレスカウ
ンタ１６又はリード奇数アドレスカウンタ１７はインク
リメントされるとともにターミナルカウンタ１３はデク
リメントされる。
う際には、ＣＰＵ１からアクセスがない偶数メモリ１０
又は奇数メモリ１２から順次データがリードされ、双方
向レジスタ２４を介してＩ／Ｏ機器１８にデータがライ
トされる。この際、メモリＲ／Ｗ制御部９は、ＣＰＵ１
１のＩ／Ｏ命令とリード偶数アドレスカウンタ１４及び
リード奇数アドレスカウンタ１５とに応じてアドレスＭ
ＡＤＲを制御する。Ｉ／Ｏ制御部２２はＩ／Ｏ機器１８
にＣＰＵ１１のＩ／Ｏ命令を与えるとともに、ターミナ
ルカウンタ３を制御して転送ワード数をカウントする。
１回のＤＭＡが完了する毎に、リード偶数アドレスカウ
ンタ１６又はリード奇数アドレスカウンタ１７はインク
リメントされるとともにターミナルカウンタ１３はデク
リメントされる。
【００３０】
【発明の効果】以上説明したように、本発明では、ＣＰ
Ｕから偶数メモリにアクセスがあると、奇数メモリをＤ
ＭＡの転送元又は転送先とし、ＣＰＵから奇数メモリに
アクセスがあると、偶数メモリをＤＭＡの転送元又は転
送先とするようにしたから、ＣＰＵが動作状態でもＤＭ
Ａ可能であり、しかもＣＰＵの処理速度が低下しないと
いう効果がある。
Ｕから偶数メモリにアクセスがあると、奇数メモリをＤ
ＭＡの転送元又は転送先とし、ＣＰＵから奇数メモリに
アクセスがあると、偶数メモリをＤＭＡの転送元又は転
送先とするようにしたから、ＣＰＵが動作状態でもＤＭ
Ａ可能であり、しかもＣＰＵの処理速度が低下しないと
いう効果がある。
【図１】本発明によるダイレクトメモリアクセス制御装
置の一例を説明するための図である。
置の一例を説明するための図である。
【図２】本発明によるダイレクトメモリアクセス制御装
置の他の例を説明するための図である。
置の他の例を説明するための図である。
１ ＣＰＵ（中央処理装置） ２，２２ Ｉ／Ｏ（入出力）制御部 ３ ターミナルカウンタ ４ リード偶数アドレスカウンタ ５ リード奇数アドレスカウンタ ６ ライト偶数アドレスカウンタ ７ ライト奇数アドレスカウンタ ８ セレクタ ９ メモリＲ／Ｗ（リードライト）制御部 １０ 偶数メモリ １１ 双方向ＢＵＦＦＥ １２ 奇数メモリ １３ 双方向ＢＵＦＦＯ １４，２４ 双方向レジスタ １５ ＤＭＡＲ／Ｗ（ダイレクトメモリアクセスリード
ライト）カウンタ制御部 １６ カウンタクロック制御部 １７ クロック生成部 １８ Ｉ／Ｏ機器
ライト）カウンタ制御部 １６ カウンタクロック制御部 １７ クロック生成部 １８ Ｉ／Ｏ機器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/02,12/06,13/16 G06F 13/28,13/36,13/38
Claims (3)
- 【請求項１】 中央処理装置を備え、少なくともアドレ
スバス及びデータバスが共通に転送元及び転送先に接続
されたシステムに用いられ、前記転送元から前記転送先
へ直接的にデータを転送制御するダイレクトメモリアク
セス制御装置において、前記中央処理装置が偶数アドレ
スのメモリをアクセスしている際奇数アドレスのメモリ
を前記転送元及び前記転送先とする第１の手段と、前記
中央処理装置が前記奇数アドレスのメモリをアクセスし
ている際前記偶数アドレスのメモリを前記転送元及び前
記転送先とする第２の手段と、前記転送元からのリード
データを保持する保持手段と、該保持データを前記転送
先へライトするライト手段とを有することを特徴とする
ダイレクトメモリアクセス制御装置。 - 【請求項２】 中央処理装置を備え、少なくともアドレ
スバス及びデータバスが共通に転送元及び転送先に接続
されたシステムに用いられ、前記転送元から前記転送先
へ直接的にデータを転送制御するダイレクトメモリアク
セス制御装置において、偶数アドレスのデータを格納す
る偶数メモリと、奇数アドレスのデータを格納する奇数
メモリと、前記中央処理装置が前記偶数メモリをアクセ
スしている際前記奇数メモリを前記転送元及び前記転送
先として選択してＤＭＡを行う第１選択手段と、前記中
央処理装置が前記奇数メモリをアクセスしている際前記
偶数メモリを選択して前記転送元及び前記転送先として
ＤＭＡを行う第２選択手段と、前記転送元からデータを
リードするリード手段と、前リードされたデータを保持
する保持手段と、前記保持されたデータを前記転送先へ
ライトするライト手段とを有することを特徴とするダイ
レクトメモリアクセス制御装置。 - 【請求項３】 請求項１又は２に記載されたダイレクト
アクセス制御装置において、前記中央処理装置が前記メ
モリ以外のデバイスをアクセスであるか否かを検出して
該検出結果に応じてデータ転送を行う手段を有すること
を特徴とするダイレクトメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29840396A JP3264316B2 (ja) | 1996-11-11 | 1996-11-11 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29840396A JP3264316B2 (ja) | 1996-11-11 | 1996-11-11 | ダイレクトメモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10143464A JPH10143464A (ja) | 1998-05-29 |
| JP3264316B2 true JP3264316B2 (ja) | 2002-03-11 |
Family
ID=17859261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29840396A Expired - Fee Related JP3264316B2 (ja) | 1996-11-11 | 1996-11-11 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3264316B2 (ja) |
-
1996
- 1996-11-11 JP JP29840396A patent/JP3264316B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10143464A (ja) | 1998-05-29 |
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