JPH0520165A - システムバス制御装置 - Google Patents
システムバス制御装置Info
- Publication number
- JPH0520165A JPH0520165A JP17642491A JP17642491A JPH0520165A JP H0520165 A JPH0520165 A JP H0520165A JP 17642491 A JP17642491 A JP 17642491A JP 17642491 A JP17642491 A JP 17642491A JP H0520165 A JPH0520165 A JP H0520165A
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- JP
- Japan
- Prior art keywords
- bus
- data transfer
- bus master
- address
- data
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- Pending
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Abstract
(57)【要約】
【目的】 記憶素子に対してアクセスを開始してからデ
ータの送受信が可能になるまでの無意味な時間にバスを
占有するのを改善し、バスの使用率を高くしシステム全
体のデータ転送能力を上げる。 【構成】 各バスマスタ１〜５からデータ転送要求があ
ったメモリ１３上のアドレスと要求があったバスマスタ
を示すチャンネル番号とリードまたはライトアクセスの
どちらかを示す情報とをデータ転送要求があった順にＦ
ＩＦＯレジスタ１０に保持し、このＦＩＦＯレジスタ１
０の入出力を制御回路１１で制御し、バス制御回路１２
がバス使用許可を各バスマスタ１〜５に指示する。
ータの送受信が可能になるまでの無意味な時間にバスを
占有するのを改善し、バスの使用率を高くしシステム全
体のデータ転送能力を上げる。 【構成】 各バスマスタ１〜５からデータ転送要求があ
ったメモリ１３上のアドレスと要求があったバスマスタ
を示すチャンネル番号とリードまたはライトアクセスの
どちらかを示す情報とをデータ転送要求があった順にＦ
ＩＦＯレジスタ１０に保持し、このＦＩＦＯレジスタ１
０の入出力を制御回路１１で制御し、バス制御回路１２
がバス使用許可を各バスマスタ１〜５に指示する。
Description
【０００１】
【産業上の利用分野】本発明はシステムバス制御装置に
関し、特に主記憶装置とバスマスタとの間のデータ転送
を制御するシステムバス制御装置に関する。
関し、特に主記憶装置とバスマスタとの間のデータ転送
を制御するシステムバス制御装置に関する。
【０００２】
【従来の技術】従来のシステムバス制御装置は、図３に
示すように最初にデータ転送要求があったバスマスタＡ
から出力されたアドレス（ＡＤＲ）Ａを入力して記憶素
子に対してアクセスを開始し、記憶素子がデータ（ＤＡ
ＴＡ）Ａの送受信が可能になる迄他のバスマスタからデ
ータ転送要求の有無にかかわらず最初にバスの使用権を
獲得したバスマスタＡがバスを占有し、そのデータＡの
転送が終了した後に他のバスマスタＢからの要求を受け
付け次のデータ転送サイクルを行なっていた。
示すように最初にデータ転送要求があったバスマスタＡ
から出力されたアドレス（ＡＤＲ）Ａを入力して記憶素
子に対してアクセスを開始し、記憶素子がデータ（ＤＡ
ＴＡ）Ａの送受信が可能になる迄他のバスマスタからデ
ータ転送要求の有無にかかわらず最初にバスの使用権を
獲得したバスマスタＡがバスを占有し、そのデータＡの
転送が終了した後に他のバスマスタＢからの要求を受け
付け次のデータ転送サイクルを行なっていた。
【０００３】したがって従来の制御のタイミングでは図
３に示すようにたとえば５つのバスマスタＡ，Ｂ，Ｃ，
Ｄ，Ｅからのアドレス（ＡＤＲ）とデータ（ＤＡＴＡ）
転送とを交互に５回行っていた。なお、図３ではアドレ
ス（ＡＤＲ）を入力しアクセスを開始してから記憶素子
がデータ転送（ＤＡＴＡ）が可能となる時間を３クロッ
クと仮定しており、１つのバスマスタについて４クロッ
ク、合計で２０クロックを要している。
３に示すようにたとえば５つのバスマスタＡ，Ｂ，Ｃ，
Ｄ，Ｅからのアドレス（ＡＤＲ）とデータ（ＤＡＴＡ）
転送とを交互に５回行っていた。なお、図３ではアドレ
ス（ＡＤＲ）を入力しアクセスを開始してから記憶素子
がデータ転送（ＤＡＴＡ）が可能となる時間を３クロッ
クと仮定しており、１つのバスマスタについて４クロッ
ク、合計で２０クロックを要している。
【０００４】
【発明が解決しようとする課題】この従来のシステムバ
ス制御装置では、記憶素子に対してアクセスを開始して
からデータの送受信が可能になるまでの無意味な時間も
バスを占有しているので、バスの使用率が高くなりシス
テム全体のデータ転送能力が下がるという問題点があっ
た。
ス制御装置では、記憶素子に対してアクセスを開始して
からデータの送受信が可能になるまでの無意味な時間も
バスを占有しているので、バスの使用率が高くなりシス
テム全体のデータ転送能力が下がるという問題点があっ
た。
【０００５】
【課題を解決するための手段】本発明のシステムバス制
御装置は、各バスマスタからデータ転送要求があった主
記憶上のアドレス、要求があったバスマスタを示すチャ
ンネル番号、およびリードまたはライトアクセスのどち
らかを示す情報をデータ転送要求があった順に保持する
ファースト・イン・ファースト・アウト（以下ＦＩＦＯ
という）レジスタと、このＦＩＦＯレジスタの入出力を
制御する制御回路と、バス使用許可を各バスマスタに指
示するバス制御回路とを主記憶装置上に有する。
御装置は、各バスマスタからデータ転送要求があった主
記憶上のアドレス、要求があったバスマスタを示すチャ
ンネル番号、およびリードまたはライトアクセスのどち
らかを示す情報をデータ転送要求があった順に保持する
ファースト・イン・ファースト・アウト（以下ＦＩＦＯ
という）レジスタと、このＦＩＦＯレジスタの入出力を
制御する制御回路と、バス使用許可を各バスマスタに指
示するバス制御回路とを主記憶装置上に有する。
【０００６】
【実施例】次に本発明をその実施例について図面を用い
て説明する。
て説明する。
【０００７】図１を参照すると本発明の一実施例におい
ては、主記憶装置６に対してデータ転送を行なうたとえ
ば５つのバスマスタ１〜５が３つのシステムバスすなわ
ちアドレス・データのためのシステムバス７、バス要求
信号のためのシステムバス８、およびアドレス許可信号
・データ許可信号のためのシステムバス９を介して主記
憶装置６に接続されている。主記憶装置６上には、メモ
リ１３と、バスマスタ１〜５からデータ転送の要求のあ
ったメモリ１３上のアドレス、そのバスマスタのチャン
ネル番号、およびリード・ライトの情報を示すリード／
ライトを保持するＦＩＦＯレジスタ１０と、このＦＩＦ
Ｏレジスタ１０の入出力を制御するＦＩＦＯ制御回路１
１と、システムバス７上のデータ転送を制御するバス制
御回路１２とが設けられている。なお、ＦＩＦＯレジス
タ１０はバスマスタの数と同数の５段の構成となってい
る。
ては、主記憶装置６に対してデータ転送を行なうたとえ
ば５つのバスマスタ１〜５が３つのシステムバスすなわ
ちアドレス・データのためのシステムバス７、バス要求
信号のためのシステムバス８、およびアドレス許可信号
・データ許可信号のためのシステムバス９を介して主記
憶装置６に接続されている。主記憶装置６上には、メモ
リ１３と、バスマスタ１〜５からデータ転送の要求のあ
ったメモリ１３上のアドレス、そのバスマスタのチャン
ネル番号、およびリード・ライトの情報を示すリード／
ライトを保持するＦＩＦＯレジスタ１０と、このＦＩＦ
Ｏレジスタ１０の入出力を制御するＦＩＦＯ制御回路１
１と、システムバス７上のデータ転送を制御するバス制
御回路１２とが設けられている。なお、ＦＩＦＯレジス
タ１０はバスマスタの数と同数の５段の構成となってい
る。
【０００８】次に図１の実施例の動作を説明する。全て
のバスマスタ１〜５が同時にシステムバス８を介して主
記憶装置６に対してバス要求信号を出力したとする。こ
の時、バス制御回路１２は５本のバス要求信号を入力
し、最も優先順位の高いバスマスタ（バスマスタ１とす
る）に対してアドレス許可信号をオンとし、バスマスタ
１から出力されるアドレスとリード・ライトフラグとを
ＦＩＦＯレジスタ１０に入力する。同時にバス制御回路
１２から示されるバスマスタ１のチャンネルもＦＩＦＯ
レジスタ１０に入力する。そしてメモリ１３に対してＦ
ＩＦＯレジスタ１０内のアドレスおよびリード・ライト
フラグを出力し、アクセスを開始する。
のバスマスタ１〜５が同時にシステムバス８を介して主
記憶装置６に対してバス要求信号を出力したとする。こ
の時、バス制御回路１２は５本のバス要求信号を入力
し、最も優先順位の高いバスマスタ（バスマスタ１とす
る）に対してアドレス許可信号をオンとし、バスマスタ
１から出力されるアドレスとリード・ライトフラグとを
ＦＩＦＯレジスタ１０に入力する。同時にバス制御回路
１２から示されるバスマスタ１のチャンネルもＦＩＦＯ
レジスタ１０に入力する。そしてメモリ１３に対してＦ
ＩＦＯレジスタ１０内のアドレスおよびリード・ライト
フラグを出力し、アクセスを開始する。
【０００９】図２に示すようにメモリ１３からデータ送
受信可能を示す信号が出力されるまでの間（本実施例で
はアクセス開始から２クロック後と仮定する）バス制御
回路１２はバスマスタ２，３に対して順番にアドレス許
可信号をオンとしＦＩＦＯレジスタ１０に各々のアドレ
ス、リード・ライトフラグ、バスマスタチャンネルを順
番に入力する。そしてメモリ１３からデータ送受信可能
を示す信号が出力されると新たなアドレス入力は行なわ
ず、バスマスタ１に対してデータ転送許可信号をオンと
し、アドレス・データバス７を介してバスマスタ１とメ
モリ１３との間のデータ転送を行なう。
受信可能を示す信号が出力されるまでの間（本実施例で
はアクセス開始から２クロック後と仮定する）バス制御
回路１２はバスマスタ２，３に対して順番にアドレス許
可信号をオンとしＦＩＦＯレジスタ１０に各々のアドレ
ス、リード・ライトフラグ、バスマスタチャンネルを順
番に入力する。そしてメモリ１３からデータ送受信可能
を示す信号が出力されると新たなアドレス入力は行なわ
ず、バスマスタ１に対してデータ転送許可信号をオンと
し、アドレス・データバス７を介してバスマスタ１とメ
モリ１３との間のデータ転送を行なう。
【００１０】このデータ転送完了と同時にＦＩＦＯレジ
スタ１０内のデータを１段シフトし、次に入力されてい
るバスマスタ２がアクセスしたアドレスとリード・ライ
トフラグとをメモリ１３に対して出力してアクセスを開
始する。メモリ１３からデータ送受信可能を示す信号が
出力されるまでの間は同様にＦＩＦＯレジスタ１０にバ
スマスタ４と５のアドレス、リード・ライトフラグ、バ
スマスタチャンネルを入力する。そしてデータ送受信が
可能となった時点バスマスタ２に対してデータ転送許可
信号をオンとし、バスマスタ２とメモリ１３との間のデ
ータ転送を行なう。
スタ１０内のデータを１段シフトし、次に入力されてい
るバスマスタ２がアクセスしたアドレスとリード・ライ
トフラグとをメモリ１３に対して出力してアクセスを開
始する。メモリ１３からデータ送受信可能を示す信号が
出力されるまでの間は同様にＦＩＦＯレジスタ１０にバ
スマスタ４と５のアドレス、リード・ライトフラグ、バ
スマスタチャンネルを入力する。そしてデータ送受信が
可能となった時点バスマスタ２に対してデータ転送許可
信号をオンとし、バスマスタ２とメモリ１３との間のデ
ータ転送を行なう。
【００１１】このようにバスマスタからバス要求信号が
出力されている間はメモリ１３に対してアクセス開始し
てからデータ送受信が可能となる迄の間にアドレス許可
信号をオンとしＦＩＦＯレジスタ１０にアドレス、リー
ド・ライトフラグ、バスマスタチャンネルを入力し、デ
ータ送受信が可能となった時点でＦＩＦＯレジスタ１０
で示されるバスマスタに対してデータ転送許可信号をオ
ンとしデータ転送を行ない、その後ＦＩＦＯレジスタ１
０を１段シフトし次のアクセスを行なう。
出力されている間はメモリ１３に対してアクセス開始し
てからデータ送受信が可能となる迄の間にアドレス許可
信号をオンとしＦＩＦＯレジスタ１０にアドレス、リー
ド・ライトフラグ、バスマスタチャンネルを入力し、デ
ータ送受信が可能となった時点でＦＩＦＯレジスタ１０
で示されるバスマスタに対してデータ転送許可信号をオ
ンとしデータ転送を行ない、その後ＦＩＦＯレジスタ１
０を１段シフトし次のアクセスを行なう。
【００１２】したがってメモリ１３にアクセス開始して
からデータ送受信可能となる迄の無意味な時間に他のバ
スマスタからバス要求があった場合にアドレス、リード
・ライトフラグを先取りすることによりアドレスサイク
ルの時間が見えなくなるので、図３の従来技術にくらべ
て１回のバスマスタとのデータ転送について１クロック
分高速になる。本実施例で示した５回の転送サイクルで
は図２に示すように合計１６クロックですむので、図３
の従来例よりも４クロック分高速になる。
からデータ送受信可能となる迄の無意味な時間に他のバ
スマスタからバス要求があった場合にアドレス、リード
・ライトフラグを先取りすることによりアドレスサイク
ルの時間が見えなくなるので、図３の従来技術にくらべ
て１回のバスマスタとのデータ転送について１クロック
分高速になる。本実施例で示した５回の転送サイクルで
は図２に示すように合計１６クロックですむので、図３
の従来例よりも４クロック分高速になる。
【００１３】
【発明の効果】以上説明したように本発明は記憶素子に
対してアクセスを開始してからデータの送受信が可能と
なるまでの無意味な時間に他のバスマスタからバス要求
があった場合にアドレス、リード・ライトフラグを先取
りするので、バスの使用率を下げシステム全体のデータ
転送能力を向上させることができるという効果がある。
対してアクセスを開始してからデータの送受信が可能と
なるまでの無意味な時間に他のバスマスタからバス要求
があった場合にアドレス、リード・ライトフラグを先取
りするので、バスの使用率を下げシステム全体のデータ
転送能力を向上させることができるという効果がある。
【図１】本発明の一実施例のブロック図。
【図２】図１の実施例のタイミングチャート。
【図３】従来技術のタイミングチャート。
１ バスマスタ１ ２ バスマスタ２ ３ バスマスタ３ ４ バスマスタ４ ５ バスマスタ５ ６ 主記憶装置 ７ システムバス（アドレス／データ） ８ システムバス（バス要求信号） ９ システムバス（アドレス許可信号，データ許可信
号） １０ ＦＩＦＯレジスタ １１ ＦＩＦＯ制御回路 １２ バス制御回路 １３ メモリ
号） １０ ＦＩＦＯレジスタ １１ ＦＩＦＯ制御回路 １２ バス制御回路 １３ メモリ
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のバスマスタがシステムバスを介し
て主記憶装置をアクセスする際のシステムバス制御装置
において、前記バスマスタからデータ転送要求があった
アドレス、前記データ転送要求を行ったバスマスタを示
す第１の情報、およびリードアクセスおよびライトアク
セスの一方を示す第２の情報を前記データ転送要求があ
った順に格納するファースト・イン・ファースト・アウ
ト形式のレジスタと、前記レジスタの制御回路と、前記
システムバスの使用許可を前記バスマスタに指示するバ
ス制御回路とを有し、前記バスマスタの一つからデータ
転送要求があった際に前記一つのバスマスタからの要求
にもとずく記憶素子へのアクセスを開始するが前記記憶
素子がデータの送受信が可能になるまでの間に他のバス
マスタからデータ転送要求があった場合は最初にデータ
転送要求があった前記一つのバス使用を中断して前記レ
ジスタに前記アドレスおよび前記第１および第２の情報
を入力し、前記記憶素子がデータの送受信が可能になっ
たときに前記他のバスマスタからの要求の受け付けを中
断して前記一つのバスマスタとのデータ転送を実行し、
実行後に前記レジスタを１段シフトして次のアドレスお
よび前記第２の情報により前記記憶素子に対してアクセ
スを開始してデータの送受信が可能となったときに前記
第１の情報で示されるバスマスタとデータ転送を行なう
ことを特徴とするシステムバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642491A JPH0520165A (ja) | 1991-07-17 | 1991-07-17 | システムバス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642491A JPH0520165A (ja) | 1991-07-17 | 1991-07-17 | システムバス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520165A true JPH0520165A (ja) | 1993-01-29 |
Family
ID=16013460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17642491A Pending JPH0520165A (ja) | 1991-07-17 | 1991-07-17 | システムバス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076084A (ja) * | 1993-03-22 | 1995-01-10 | Compaq Computer Corp | フルパイプライン共起メモリ制御器 |
-
1991
- 1991-07-17 JP JP17642491A patent/JPH0520165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076084A (ja) * | 1993-03-22 | 1995-01-10 | Compaq Computer Corp | フルパイプライン共起メモリ制御器 |
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