JPH09297730A - バスを介したデータ転送方法およびバスマスタ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 共通のバスを有し、バスマスタとして働く双
方の装置においてデータの転送効率の向上が図れるデー
タ転送方法およびバスマスタ制御装置を提供することを
目的とする。 【解決手段】 バスを介してデータを転送する方法であ
って、第１の装置がバスマスタとして前記バスを占有す
る工程と、前記第１の装置が前記バスを占有している状
態で、転送すべきデータのうち所定個数のデータを転送
する工程と、前記所定個数のデータの転送が終了した
後、第２の装置の要求の有無に応じて前記第１の装置が
前記バスを解放するか否かを判定する工程と、前記第１
の装置が前記バスを解放すると判定された場合、前記第
１の装置が前記バスを解放する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置にお
けるバスを介したデータ転送方法およびバスマスタ制御
装置に関する。

【０００２】

【従来の技術】ＤＭＡ（ダイレクト・メモリ・アクセ
ス）コントローラとは、共通のバスに接続されたメモリ
やＩ／Ｏ（入出力）装置などの外部装置間のデータ転送
を、ＣＰＵを介さず高速に実行するために用いられる制
御装置である。

【０００３】図５（ａ）〜図５（ｄ）は、従来のＤＭＡ
コントローラを用いたデータ転送方法を概念的に示す。
１つの囲みが１回のデータ転送（例えば１サイクル期間
における１語のデータ転送）を示し、データ転送は左か
ら右へ順に実行される。それぞれのデータ転送における
バスマスタを囲みの中に示している。バスマスタとは、
データ転送においてバスを占有しデータ転送を制御する
装置であり、ＣＰＵやＤＭＡコントローラなどがこれに
相当する。図５（ａ）〜図５（ｄ）において「ＤＭＡ」
とあるのは、ＤＭＡコントローラがバスマスタとしてバ
スを占有していることを示し、「他」とあるのはＤＭＡ
コントローラ以外（例えば、ＣＰＵ）がバスマスタとし
てバスを占有していることを示す。

【０００４】図５（ａ）は「バースト転送方法」による
データ転送を示している。ＤＭＡ転送が起動されると、
そのＤＭＡ転送が終了するまでＤＭＡコントローラがバ
スを占有する。そのため、例えばＣＰＵ等の他の装置が
バスを介してメモリとのデータ転送を行う場合、バース
ト転送中であれば他の装置はそのＤＭＡ転送が終わるま
で待機しなければならない。このようにバースト転送中
に他の装置が長時間待機させられるのを防ぐために、図
５（ｂ）、図５（ｃ）および図５（ｄ）に示すデータ転
送方法が提案されている。

【０００５】図５（ｂ）は、バスを占有するバスマスタ
としてＤＭＡコントローラと他の装置とを１語のデータ
の転送ごと交互に強制的に切り換える「１語転送方法」
によるデータ転送を示す。図５（ｃ）は、他の装置がバ
スマスタとしてバスを使用していない時のみＤＭＡコン
トローラがバスマスタとしてバスを占有しＤＭＡ転送を
実行する「サイクルスチール転送方法」によるデータ転
送を示す。図５（ｄ）は、タイマーによる所定時間で割
り込みをかけることによって、それぞれの装置がバスを
交互に占有する「タイマー割り込み転送方法」によるデ
ータ転送を示す。タイマー割り込み転送方法では、ＤＭ
Ａ転送の起動から所定時間後の割り込みによりＤＭＡコ
ントローラは強制的にＤＭＡ転送を中断させられ、他の
装置がバスマスタとしてバスを占有する。さらに所定時
間後の割り込みによって他の装置は強制的にバス占有を
中断させられ、ＤＭＡコントローラが再度バスを占有し
てＤＭＡ転送を再開する。

【０００６】

【発明が解決しようとする課題】バスマスタとなること
ができる複数の装置がバスを共有しているシステムにお
けるデータ転送、例えばＤＭＡ転送においては、ＤＭＡ
コントローラ及び他の装置の両方の転送効率を上げるこ
とが要求されている。

【０００７】しかしながら、上記の「１語転送方法」で
は、ＤＭＡ転送が連続的に行なえないので、特にＤＲＡ
Ｍのページモードなどの高速転送モードを利用したメモ
リへのアクセスができない。そのためＤＭＡ転送効率が
非常に悪くなるといった問題点があった。

【０００８】また、「サイクルスチール転送方法」で
は、前記と同様の問題に加えて、他の装置がバスマスタ
として長時間バスを占有した場合にはＤＭＡコントロー
ラがバスにアクセすることができず、その結果ＤＭＡ転
送が待たされ、所定の時間内に転送を完了することがで
きない、といった問題点を有していた。

【０００９】また、「タイマー割り込み転送方法」で
は、バスマスタとして働いている装置の都合によらずタ
イマー割り込みによってバスマスタとしてバスを占有す
る装置が強制的に切り換えられるので、データ転送効率
が悪いという問題点があった。

【００１０】本発明はかかる点に鑑み、ある装置がバス
マスタとしてデータ転送中（例えば、ＤＭＡ転送中）で
あっても他の装置が長時間待機させられることなく、か
つ、所定個数のデータを連続して転送する間バスを占有
でき、両方の装置におけるデータの転送効率の向上が図
れるデータ転送方法およびバスマスタ制御装置を提供す
ることを目的とする。

【００１１】

【課題を解決するための手段】本発明の方法は、バスを
介してデータを転送する方法であって、第１の装置がバ
スマスタとして前記バスを占有する工程と、前記第１の
装置が前記バスを占有している状態で、転送すべきデー
タのうち第１の所定個数のデータを転送する工程と、前
記第１の所定個数のデータの転送が終了したか否かを判
定する工程と、前記第１の所定個数のデータの転送が終
了したと判定された後、第２の装置の要求の有無に応じ
て前記第１の装置が前記バスを解放するか否かを判定す
る工程と、前記第１の装置が前記バスを解放すると判定
された場合、前記第１の装置が前記バスを解放する工程
とを含み、そのことにより上記目的を達成することがで
きる。

【００１２】ある実施形態では、前記第１の装置が前記
バスを解放した後、前記第２の装置がバスマスタとして
前記バスを占有する工程と、前記第２の装置が前記バス
へのアクセスを終了した後、前記第２の装置が前記バス
を解放する工程と、前記第２の装置が前記バスを解放し
た後、前記第１の装置が前記バスを再び占有する工程
と、前記第１の装置が前記バスを再び占有している状態
で、前記転送した第１の所定個数のデータに続く第２の
所定個数のデータを転送する工程をさらに含む。

【００１３】ある実施形態では、前記第１の装置が前記
バスを解放しないと判定された場合、前記第１の装置が
前記バスを占有し続け、前記転送した第１の所定個数の
データに続く第２の所定個数のデータを転送する工程と
を含む。

【００１４】ある実施形態では、前記転送すべきデータ
全ての転送が終了したか否かを判定する工程と、前記転
送すべきデータ全ての転送が終了したと判定された後、
前記バスを解放する工程をさらに含む。

【００１５】ある実施形態では、前記第１の装置は、Ｄ
ＭＡコントローラであり、前記第２の装置は、ＣＰＵで
ある。

【００１６】本発明のバスマスタ制御装置は、バスを介
してデータ転送を行うバスマスタの動作を制御するバス
マスタ制御装置であって、データ転送要求に応答して、
前記バスの占有を要求する信号を出力するバス占有要求
手段と、前記バスマスタが前記バスを占有している状態
で、転送すべきデータのうち第１の所定個数のデータを
転送するデータ転送手段と、前記第１の所定個数のデー
タの転送が終了した後、前記バスの解放を指示する信号
を出力するバス解放指示手段とを含み、そのことにより
上記目的を達成することができる。

【００１７】ある実施形態では、前記バス占有要求手段
は、前記バス解放指示手段が前記バス解放指示信号を出
力した後、前記バスの占有を要求する信号を再び出力
し、前記データ転送手段は、前記バスマスタが前記バス
を再び占有している状態で、前記転送した第１の所定個
数のデータに続く第２の所定個数のデータを転送する。

【００１８】ある実施形態では、前記バス解放指示手段
は、前記転送すべきデータ全ての転送が終了した後、前
記バスの解放を指示する信号を出力する。

【００１９】ある実施形態では、前記データ転送手段
は、前記第１の所定個数のデータのうち転送したデータ
の個数をカウントする第１のカウンタと、前記第１のカ
ウンタの出力に基づいて前記第１の所定個数のデータの
転送が終了したか否かを判定する第１の判定手段とを含
む。

【００２０】ある実施形態では、前記データ転送手段
は、前記転送すべきデータ全てのうち転送したデータの
個数をカウントする第２のカウンタと、前記第２のカウ
ンタの出力に基づき前記転送すべきデータの転送が全て
終了したか否かを判定する第２の判定手段とをさらに含
む。

【００２１】以下に作用を説明する。

【００２２】本発明は、上記の構成によって、第１の装
置がバスマスタとして所定個数のデータ転送を終了した
後、第２の装置の要求の有無に応じて第１の装置がバス
を解放することにより、第１の装置によるデータ転送中
であっても第２の装置がバスマスタになるために長時間
待機させられることがない。

【００２３】また、第２の装置がバスを解放した後、第
１の装置がバスマスタとしてバスを再び占有し、転送し
た所定個数のデータに続く所定個数のデータを転送を行
なう。このように所定個数毎にデータ転送を行なうこと
により、第１の装置によるデータ転送が効率よく行なわ
れる。

【００２４】

【発明の実施の形態】以下、図１〜図４を参照して本発
明の実施の形態を説明する。

【００２５】図１は、情報処理装置４０８の構成を示す
ブロック図である。情報処理装置４０８は、ＣＰＵ４０
１と周辺装置４０４とＤＭＡコントローラ１１とバスコ
ントローラ９とを備えている。ＣＰＵ４０１、周辺装置
４０４およびバスコントローラ９は、内部バス４０６で
結合されている。さらに情報処理装置４０８は、バスコ
ントローラ９および外部バス４０７を介して外部メモリ
４０５と接続されている。３０１はＣＰＵ４０１が内部
バス４０６および外部バス４０７の占有をバスコントロ
ーラ９に対して要求するＣＰＵ転送要求信号であり、１
０１は周辺装置４０４がＤＭＡコントローラ１１に対し
てＤＭＡ転送を要求するＤＭＡ起動要求信号である。Ｄ
ＭＡコントローラ１１とバスコントローラ９は、後述す
るように制御信号とアドレスを送る線で接続されてい
る。

【００２６】ＣＰＵ４０１は、演算処理を行ない、また
情報処理装置４０８全体の処理を統括し制御する中央処
理装置である。周辺装置４０４は、ＣＰＵ４０１の指示
に基づき、あるまとまった処理を受け持つ装置である。
例えばハードディスクや光ディスク等の外部記憶装置や
プリンタがこれに相当する。バスコントローラ９は、内
部バス４０６と外部バス４０７に対するアクセスを制御
し、バスマスタになりうる装置としてＣＰＵ４０１とＤ
ＭＡコントローラ１１を持つ。バスコントローラ９は、
これらの装置からの内部バス４０６および外部バス４０
７の占有要求に対して調停を行ない、どの装置がバスマ
スタとしてバスを占有するかの判定を行なう。ＤＭＡコ
ントローラ１１は、周辺装置４０４からの要求に基づ
き、ＣＰＵ４０１を介さずに行なう周辺装置４０４と外
部メモリ４０５間のデータ転送（ＤＭＡ転送）を制御す
る。

【００２７】図２はＤＭＡコントローラ１１の構成を示
すブロック図である。

【００２８】ＤＭＡコントローラ１１は、転送元アドレ
スレジスタ１ａ、転送先アドレスレジスタ１ｂ、アドレ
ス生成部７を含んでいる。転送元アドレスレジスタ１ａ
は、ＤＭＡ転送における転送元アドレスであるソースア
ドレスを格納する。転送先アドレスレジスタ１ｂは、Ｄ
ＭＡ転送における転送先アドレスであるデスティネーシ
ョンアドレスを格納する。転送元アドレスレジスタ１ａ
の出力と転送先アドレスレジスタ１ｂの出力は、アドレ
ス生成部７に接続されている。また、バスコントローラ
９から出力された読み出しアクノリッジ信号１０６およ
び書き込みアクノリッジ信号１１０が、アドレス生成部
７に入力されている。読み出しアクノリッジ信号１０６
は、バスコントローラ９がＤＭＡ転送要求を受け付け、
ＤＭＡ転送すべきデータの読み出しを開始したことを知
らせる信号である。書き込みアクノリッジ信号１１０
は、バスコントローラ９がＤＭＡ転送すべきデータの書
き込みを開始したことを知らせる信号である。アドレス
生成部７は、データ転送開始アドレスとして転送元アド
レスレジスタ１ａおよび転送先アドレスレジスタ１ｂの
内容を読み出し、転送元アドレス１０５ａおよび転送先
アドレス１０５ｂとしてバスコントローラ９に出力す
る。さらにアドレス生成部７は、読み出しアクノリッジ
信号１０６および書き込みアクノリッジ信号１１０に基
づき、次に読み出しおよび書き込みを行なうべきアドレ
スを更新し、それぞれ転送元アドレス１０５ａおよび転
送先アドレス１０５ｂとしてバスコントローラ９に出力
する。これにより所定個数のデータの転送が順次行なわ
れる。

【００２９】ＤＭＡコントローラ１１は、転送回数レジ
スタ２と、間欠転送回数レジスタ３とをさらに含む。転
送回数レジスタ２は、ＤＭＡ転送すべき転送回数を格納
する。間欠転送回数レジスタ３は、１回の間欠転送にお
いて転送すべきデータの個数として所定の値を格納す
る。ＤＭＡコントローラ１１は、ＤＭＡ転送すべき全デ
ータの転送を所定個数のデータ毎に何回かに分けて間欠
的に行なう。本発明では、バスマスタがバスを占有して
所定個数のデータの転送を連続して行なうひとかたまり
の転送を間欠転送と呼ぶ。

【００３０】ＤＭＡコントローラ１１は、カウンタ４、
カウンタ５およびデクリメンタ６をさらに含む。カウン
タ４は、間欠転送の開始時点でリセットされ、バスコン
トローラ９から入力された読み出しアクノリッジ信号１
０６をカウントする。すなわち、カウンタ４は、間欠転
送において転送すべき所定個数のデータのうち転送元か
らの読み出しが終了したデータの個数をカウントする。
カウンタ５は、間欠転送の開始時点でリセットされ、バ
スコントローラ９から入力される転送終了信号１０２を
カウントする。転送終了信号１０２は、ひとつデータの
ＤＭＡ転送が終了したことを知らせるためにバスコント
ローラ９が出力する信号である。すなわち、カウンタ５
は、間欠転送において転送すべき所定個数のデータのう
ち転送先へのデータ書き込みが終了し転送が完了したデ
ータの個数をカウントする。転送終了信号１０２は、転
送回数レジスタ２およびデクリメンタ６にも入力されて
いる。デクリメンタ６は、転送終了信号１０２がアサー
トされる毎に転送回数レジスタ２の出力を１減じて転送
回数レジスタ２に出力する。したがって、転送回数レジ
スタ２とデクリメンタ６によって、転送すべきデータ全
てのうち転送したデータの個数がカウントされ、転送す
べきデータの残りの数が転送回数レジスタ２に格納され
る。

【００３１】ＤＭＡコントローラ１１は、ＤＭＡ転送の
制御を行なうＤＭＡ転送制御部８をさらに含む。ＤＭＡ
転送制御部８は、ＤＭＡ起動要求信号１０１、読み出し
アクノリッジ信号１０６、書き込みアクノリッジ信号１
１０、転送終了信号１０２、カウンタ４の出力１０８、
カウンタ５の出力１０９、間欠転送回数レジスタ３の出
力１１１および転送回数レジスタ２の出力１１２を入力
として受け取り、全転送終了信号１０３およびＤＭＡ転
送要求信号１０４を出力する。ＤＭＡ転送制御部８は、
周辺装置４０４からのＤＭＡ起動要求信号１０１に応答
して、バスコントローラ９に対してＤＭＡ転送要求信号
１０４をアサートし、バスの占有を要求する。また、Ｄ
ＭＡ転送制御部８は、カウンタ４の出力１０８、カウン
タ５の出力１０９および間欠転送回数レジスタ３の出力
１１１に基づき、間欠転送における所定個数のデータの
転送が終了したか否かを判定する。ＤＭＡ転送制御部８
は、間欠転送における所定個数のデータの転送が終了し
たと判定された場合、バスコントローラに対して出力し
ていたＤＭＡ転送要求信号１０４のアサートを終了し、
バスの解放を指示する。ＤＭＡ転送制御部８は、転送回
数レジスタ２の出力１１２に基づき転送すべきデータ全
ての転送が終了したか否かを判定する。転送すべきデー
タ全ての転送が終了していないと判定された場合、ひと
つの間欠転送が終了した後、ＤＭＡ転送制御部８は、バ
スコントローラ９に対してＤＭＡ転送要求信号１０４を
アサートし、バスの占有を再び要求し、以降同様に次の
間欠転送の制御を行なう。転送すべきデータ全ての転送
が終了したと判定された場合、ＤＭＡ転送制御部８は、
バスコントローラ９に対して出力していたＤＭＡ転送要
求信号１０４のアサートを終了し、バスの解放を指示す
る。

【００３２】バスコントローラ９は、ＤＭＡ転送制御部
８からのＤＭＡ転送要求信号１０４とＣＰＵ４０１から
のＣＰＵ転送要求信号３０１に基づいて調停を行ない、
ＤＭＡコントローラ１１とＣＰＵ４０１のどちらの装置
がバスマスタとして内部バス４０６および外部バス４０
７を占有するかの判定を行なう。ＤＭＡコントローラ１
１がこれらのバスを占有すると判定された場合、バスコ
ントローラ９は、ＤＭＡコントローラ１１内のアドレス
生成部７から出力された転送元アドレス１０５ａおよび
転送先アドレス１０５ｂの内容をそれぞれ内部バス４０
７および外部バス４０６に出力する（または転送元アド
レス１０５ａおよび転送先アドレス１０５ｂの内容をそ
れぞれ内部バス４０６および外部バス４０７に出力す
る）。このようにしてデータの読み出しと書き込みを制
御する。バスコントローラ９は、データの読み出しまた
は書き込みが始まったことをそれぞれ示す読み出しアク
ノリッジ信号１０６または書き込みアクノリッジ信号１
１０をＤＭＡコントローラ１１に出力する。

【００３３】次に、図３および図４を参照してＤＭＡコ
ントローラ１１の動作を説明する。

【００３４】図３は、ＤＭＡコントローラ１１の動作例
を示す動作概念図である。図５と同様に１つの囲みが１
回のデータ転送を示し、データ転送は左から右へ順に実
行される。それぞれのデータ転送におけるバスマスタは
囲みの中に示されている。図３に示す例においては１２
個のデータの転送をそれぞれが４個のデータの転送から
なる第１から第３の間欠転送に分けて行なっている。ひ
とつの間欠転送と次の間欠転送との間はＣＰＵ４０１が
バスを占有している。また、１２個全てのデータ転送が
終了すれば、ＤＭＡコントローラ１１はバスを解放し、
以降はＣＰＵがバスを占有する。

【００３５】図３（ａ）は、間欠転送の間において毎回
ＣＰＵ４０１がバスを１サイクル占有している例を示し
ている。ここでは間欠転送の間においてＣＰＵ４０１が
バスを占有している期間が１サイクルである例を示して
いるが、間欠転送の間におけるＣＰＵ４０１がバスを占
有する期間は１サイクルには限定されない。ＣＰＵ４０
１は必要とする期間だけバスを占有することができる
が、通常はＣＰＵ４０１が連続してバスを占有する必要
があるのは短期間である。したがって、ＤＭＡコントロ
ーラ１１はバスを解放した後、まもなく再びバスを占有
することができ、先に転送した４個のデータに続く４個
のデータの転送を行なう。

【００３６】図３（ｂ）は、第１の間欠転送と第２の間
欠転送の間でＣＰＵ４０１が３サイクルの間バスを占有
し、第２の間欠転送と第３の間欠転送の間ではＣＰＵ４
０１からバス占有要求を出さなかったためＤＭＡコント
ローラ１１がバスを占有し続けデータ転送を継続して行
なっている例を示す。

【００３７】いずれの場合においても、１回の間欠転送
において転送されるデータの数は一定である。

【００３８】図４は、図３における第１の間欠転送の動
作タイミング図である。上から順に、情報処理装置４０
８における動作の基準となるクロック信号、ＤＭＡ起動
要求信号１０１、ＤＭＡ転送要求信号１０４、バスコン
トローラ９からＤＭＡ転送制御部８へＤＭＡ転送要求を
受け付け、読み出しを開始したことを知らせる読み出し
アクノリッジ信号１０６、カウンタ４の出力１０８、バ
スコントローラ９からＤＭＡ転送制御部８へ書き込みを
開始したことを知らせる書き込みアクノリッジ信号１１
０、バスコントローラ９からＤＭＡ転送制御部８へ転送
が終了したことを知らせる転送終了信号１０２、カウン
タ５の出力１０９、転送回数レジスタ２、転送元アドレ
ス１０５ａ、転送先アドレス１０５ｂ、ＣＰＵ転送要求
信号３０１、外部バス４０７、そして内部バス４０６を
クロックのサイクル毎に示している。

【００３９】なお、ＤＭＡ起動要求信号１０１とＣＰＵ
転送要求信号３０１とはハイ状態のときに信号がアサー
トされるアクティブハイ信号である。また、ＤＭＡ転送
要求信号１０４、読み出しアクノリッジ信号１０６、書
き込みアクノリッジ信号１１０および転送終了信号１０
２はロー状態のときに信号がアサートされるアクティブ
ロー信号である。

【００４０】次に、このような情報処理装置４０８にお
いて、ＤＭＡコントローラ１１が外部メモリ４０５から
周辺装置４０４へのデータ転送を実行する場合の動作を
サイクル毎に詳細に説明する。ここでは、ひとつの間欠
転送で4個のデータを連続して転送するものとし、外部
メモリ４０５の１０００番地から１０１１番地にある１
２個のデータを周辺装置４０４の２０００番地から２０
１１番地へ、３回の間欠転送に分けて転送する例を示
す。

【００４１】（前処理）まず、ＣＰＵ４０１または外部
の機器からの指令に基づいて、ＤＭＡ転送制御部８は、
転送元アドレスレジスタ１ａおよび転送先アドレスレジ
スタ１ｂにそれぞれ転送元・転送先アドレスである１０
００と２０００を設定し、転送回数レジスタ２には「１
２」、間欠転送回数レジスタ３には「４」を設定する。

【００４２】（ｔ０サイクル）周辺装置４０４は、ＤＭ
Ａコントローラ１１のＤＭＡ転送制御部８に対してＤＭ
Ａ起動要求信号１０１をアサートする。

【００４３】（ｔ１サイクル）ＤＭＡ転送制御部８はＤ
ＭＡ起動要求信号１０１がアサートされハイ状態になっ
たのを検知し、ＤＭＡ転送要求信号１０４（ロー状態）
をバスコントローラ９へ出力する。また、ＤＭＡ転送制
御部８からの指示に基づき、アドレス生成部７は転送元
アドレスレジスタ１ａおよび転送先アドレスレジスタ１
ｂの内容を読み出し、転送元アドレス１０５ａとして１
０００番地を、転送先アドレス１０５ｂとして２０００
番地をバスコントローラ９に出力する。さらに、ＤＭＡ
転送制御部８は、カウンタ４およびカウンタ５をリセッ
トする。

【００４４】（ｔ２サイクル）ＤＭＡ転送制御部８から
のＤＭＡ転送要求１０４がロー状態になったことを検知
したバスコントローラ９は、ＣＰＵ転送要求信号３０１
がアサートされていないのでＤＭＡコントローラ１１に
バスを占有させると判定する。バスコントローラ９は、
外部バス４０７より外部メモリ４０５の１０００番地の
読み出しを開始し、同時に読み出しアクノリッジ信号１
０６（ロー状態）をＤＭＡ転送制御部８に出力する。

【００４５】（ｔ３サイクル）アドレス生成部７は、ロ
ー状態の読み出しアクノリッジ信号１０６が入力された
のを検知すると転送元アドレス１０５ａを次の１００１
番地に更新しバスコントローラ９に出力する。またカウ
ンタ４は読み出しアクノリッジ信号１０６をカウントし
内容を１にする。

【００４６】（ｔ４サイクル）バスコントローラ９は、
外部バス４０７による１０００番地の読み出しが終了し
たことにより外部メモリ４０５から次の１００１番地の
読み出しを開始するとともに、内部バス４０６を介して
周辺装置４０４の２０００番地へ外部メモリの１０００
番地から読み出したデータの書き込みを開始する。同時
にバスコントローラ９は、読み出しアクノリッジ信号１
０６（ロー状態）および書き込みアクノリッジ信号１１
０（ロー状態）をＤＭＡ転送制御部８に出力する。

【００４７】（ｔ５サイクル）アドレス生成部７は、ロ
ー状態の読み出しアクノリッジ信号１０６が入力された
のを検知すると転送元アドレス１０５ａを次の１００２
番地に更新し、ロー状態の書き込みアクノリッジ信号１
１０が入力されたのを検知すると転送先アドレス１０５
ｂを次の２００１番地に更新し、それぞれのアドレスを
バスコントローラ９に出力する。またカウンタ４は読み
出しアクノリッジ信号１０６をカウントし内容を２にす
る。バスコントローラ９は、読み出しアクノリッジ信号
１０６および書き込みアクノリッジ信号１１０がアドレ
ス生成部７に受け取られたタイミングの後、それらをハ
イ状態に戻す。なお、次のデータ転送においても同様の
タイミングでこれらの信号はハイ状態に戻されるが、以
降では説明を省略する。

【００４８】（ｔ６サイクル）バスコントローラ９は、
外部バス４０７による１００１番地の読み出しが終了し
たことにより外部メモリ４０５にから次の１００２番地
の読み出しを開始するとともに、内部バス４０６を介し
て周辺装置４０４の２００１番地へ外部メモリの１００
１番地から読み出したデータの書き込みを開始する。同
時にバスコントローラ９は、読み出しアクノリッジ信号
１０６（ロー状態）および書き込みアクノリッジ信号１
１０（ロー状態）をＤＭＡ転送制御部８に出力する。ま
た、内部バス４０６による２０００番地の書き込みが終
了したことにより、バスコントローラ９はＤＭＡ転送制
御部８へ転送終了信号１０２（ロー状態）を送る。

【００４９】（ｔ７サイクル）アドレス生成部７は、ロ
ー状態の読み出しアクノリッジ信号１０６が入力された
のを検知すると転送元アドレス１０５ａを次の１００３
番地に更新し、ロー状態の書き込みアクノリッジ信号１
１０が入力されたのを検知すると転送先アドレス１０５
ｂを次の２００２番地に更新し、それぞれのアドレスを
バスコントローラ９に出力する。またカウンタ４は読み
出しアクノリッジ信号１０６をカウントし内容を３に、
カウンタ５は転送終了信号１０２をカウントし内容を１
にする。さらにまた転送終了信号１０２により、転送回
数レジスタ２に格納されていた内容「１２」はデクリメ
ンタ６により１だけ減算され、その値が転送回数レジス
タ２に出力される。したがって、転送回数レジスタ２に
は新しい値「１１」が格納される。

【００５０】（ｔ８サイクル）バスコントローラ９は、
外部バス４０７による１００２番地の読み出しが終了し
たことにより外部メモリ４０５から次の１００３番地の
読み出しを開始するとともに、内部バス４０６を介して
の周辺装置４０４の２００２番地へ外部メモリの１００
２番地から読み出したデータの書き込みを開始する。同
時にバスコントローラ９は、読み出しアクノリッジ信号
１０６（ロー状態）および書き込みアクノリッジ信号１
１０（ロー状態）をＤＭＡ転送制御部８に出力する。ま
た、内部バス４０６による２００１番地の書き込みが終
了したことにより、バスコントローラ９はＤＭＡ転送制
御部８へ転送終了信号１０２を送り、ロー状態とする。

【００５１】（ｔ９サイクル）アドレス生成部７は、ロ
ー状態の書き込みアクノリッジ信号１１０が入力された
のを検知すると転送先アドレス１０５ｂを次の２００３
番地に更新しバスコントローラ９に出力する。またカウ
ンタ４は読み出しアクノリッジ信号１０６をカウントし
内容を４に、カウンタ５は転送終了信号１０２をカウン
トし内容を２にする。さらにまた転送終了信号１０２に
より、転送回数レジスタ２に格納されていた内容「１
１」はデクリメンタ６により１だけ減算され、その値が
転送回数レジスタ２に出力される。したがって、転送回
数レジスタ２には新しい値「１０」が格納される。

【００５２】（ｔ１０サイクル）バスコントローラ９
は、外部バス４０７による１００３番地の読み出しが終
了したことにより内部バス４０６を介しての周辺装置４
０４の２００３番地へ外部メモリの１００３番地から読
み出したデータの書き込みを開始する。同時にバスコン
トローラ９は、書き込みアクノリッジ信号１１０（ロー
状態）をＤＭＡ転送制御部８に出力する。また、内部バ
ス４０６による２００２番地の書き込みが終了したこと
により、バスコントローラ９はＤＭＡ転送制御部８へ転
送終了信号１０２（ロー状態）を送る。

【００５３】ＤＭＡ転送制御部８に入力されている間欠
転送回数レジスタ３の出力１１１とカウンタ４の出力１
０８が共に４となって一致したことにより、ＤＭＡ転送
制御部８は１回の間欠転送の転送元からのデータ読み出
しが終了したと判定し、ＤＭＡ転送要求信号１０４のア
サートを終了し、バスの解放を指示する。

【００５４】（ｔ１１サイクル）カウンタ５は転送終了
信号１０２をカウントし内容を３にする。さらにまた転
送終了信号１０２により、転送回数レジスタ２に格納さ
れていた内容「１０」はデクリメンタ６により１だけ減
算され、その値が転送回数レジスタ２に出力される。し
たがって、転送回数レジスタ２には新しい値「９」が格
納される。

【００５５】（ｔ１２サイクル）バスコントローラ９
は、内部バス４０６による２００３番地の書き込みが終
了したことにより、バスコントローラ９はＤＭＡ転送制
御部８へ転送終了信号１０２（ロー状態）を送る。

【００５６】（ｔ１３サイクル）カウンタ５は転送終了
信号１０２をカウントし内容を４にする。さらにまた転
送終了信号１０２により、転送回数レジスタ２に格納さ
れていた内容「９」はデクリメンタ６により１だけ減算
され、その値が転送回数レジスタ２に出力される。した
がって、転送回数レジスタ２には新しい値「８」が格納
される。

【００５７】ＣＰＵ４０１からのＣＰＵ転送要求信号３
０１がハイ状態でありＣＰＵ４０１からのバス占有要求
がある場合を例に示している。バスコントローラ９は、
ＣＰＵ４０１からのＣＰＵ転送要求信号３０１を検知
し、バス占有についての調停を行なう。ＤＭＡコントロ
ーラ１１は、ＤＭＡ転送要求信号１０４をハイ状態とし
てバス占有要求を出していないので、ＣＰＵ４０１にｔ
１４サイクルからバスを占有させることを決定する。

【００５８】（ｔ１４サイクル）ＤＭＡ転送制御部８に
入力されている間欠転送回数レジスタ３の出力１１１と
カウンタ５の出力１０９が共に４となって一致したこと
により、ＤＭＡ転送制御部８は１回の間欠転送が転送先
へのデータ書き込みを含めて終了したと判定する。ＤＭ
Ａ転送制御部８は第２の間欠転送のために再びＤＭＡ転
送要求信号１０４（ロー状態）をバスコントローラ９に
出力する。しかし、バスコントローラ９は、ｔ１３サイ
クルにおいてＣＰＵ４０１からのＣＰＵ転送要求信号３
０１を検知し、ｔ１４サイクルではバス調停の結果とし
てＣＰＵ４０１をバスマスタとしてバスを占有させ、転
送を起動している。この転送は図３（ａ）の第１間欠転
送と第２間欠転送との間の転送に相当する。従って、Ｄ
ＭＡ転送要求信号１０４は出力され続け、ＣＰＵ４０１
がバスを解放した後、バスコントローラ９はＤＭＡコン
トローラ１１のバス占有要求を受け付ける。

【００５９】もしＣＰＵ４０１からの転送要求３０１が
ない場合は、バスコントローラ９はｔ１４サイクルの次
のサイクルにおいてＤＭＡ転送要求信号１０４を受け付
ける。この場合はＤＭＡコントローラ１１はバスを解放
することなく占有し続け、次の間欠転送を行なう。

【００６０】以上のような過程によって第１の間欠転送
が実行され、外部バス４０７を介して外部メモリ４０５
の１０００〜１００３番地から読み出されたデータが内
部バス４０６を介して周辺装置４０４の２０００〜２０
０３番地に書き込まれる。図３における第２の間欠転送
は、ＣＰＵ４０１がバスを解放しｔ１４サイクルから出
力され続けたＤＭＡ転送要求信号１０４がバスコントロ
ーラ９に検知された時より開始され、第１の間欠転送と
同様に実行され、外部バス４０７を介して外部メモリ４
０５の１００４〜１００７番地から読み出されたデータ
が内部バス４０６を介して周辺装置４０４の２００４〜
２００７番地に書き込まれる。第３の間欠転送において
も同様に、外部バス４０７を介して外部メモリ４０５の
１００８〜１０１１番地から読み出されたデータが内部
バス４０６を介して周辺装置４０４の２００８〜２０１
１番地に書き込まれる。第３の間欠転送において、４回
目の転送終了信号１０２がアサートされると転送回数レ
ジスタ２の内容は０になる。ＤＭＡ転送制御部８に入力
されている転送回数レジスタ２の出力１１２が０になっ
たことを検出して、ＤＭＡ転送制御部８は転送すべきデ
ータの転送が全て終了したと判定して、バスコントロー
ラ９にバスの解放を指示する全転送終了信号１０３を出
力し、全ての転送処理を終える。

【００６１】なお、ＤＭＡ転送中にそれよりも優先度の
高いＤＲＡＭリフレッシュ処理が割り込んでデータ転送
のためにバスが使用できないサイクルがあったとして
も、間欠転送の終了判定は時間ではなく転送されたデー
タの数に基づいて行なわれる。したがって、１回の間欠
転送におけるデータの個数は保証されている。

【００６２】また、１回の間欠転送におけるデータの個
数を４個とした例で説明したが、４個に限る必要はな
く、その都度適切な値をＣＰＵ４０１または外部から指
定して間欠転送回数レジスタ３に設定することも可能で
ある。

【００６３】なお本発明の実施の形態では、ＤＭＡコン
トローラ１１以外の装置としてＣＰＵ４０１をあげてい
るが、ＣＰＵ以外の装置がバスマスタとして働く装置で
ある場合も同様である。またバスマスタとなりうる装置
が３つ以上存在する場合であっても本発明が応用可能で
あることは言うまでもない。

【００６４】また、本発明の実施の形態では、ＤＭＡコ
ントローラ１１のＤＭＡ転送が所定個数のデータ毎に間
欠転送を行なうとしたが、ＣＰＵ４０１によるデータ転
送が所定個数のデータ毎に間欠転送を行ない、ＤＭＡコ
ントローラ１１はＣＰＵ４０１による間欠転送の間でデ
ータ転送を行なう構成としてもよい。

【００６５】また、本発明の実施の形態では、１回の間
欠転送の終了判定に関して、間欠転送回数レジスタ３の
出力１１１とカウンタ４の出力１０８に基づいて１回の
間欠転送の転送元からのデータ読み出しが終了したと判
定した時点で１回の間欠転送が終了したと判定し、ＤＭ
Ａ転送要求信号１０４のアサートを終了しバスの解放を
指示するとしたが、間欠転送回数レジスタ３の出力１１
１とカウンタ５の出力１０９に基づいて１回の間欠転送
の転送先へのデータ書き込みを含めて終了した時点で１
回の間欠転送が終了したと判定し、ＤＭＡ転送要求信号
１０４のアサートを終了しバスの解放を指示するとして
もよい。

【００６６】

【発明の効果】以上説明したように本発明によれば、第
１の装置がバスマスタとして所定個数のデータ転送を終
了した後、第２の装置の要求の有無に応じて第１の装置
がバスを解放することにより、例えば転送すべきデータ
数が多いＤＭＡ転送を第１の装置がバスマスタとして行
なっている場合であっても第２の装置がバスマスタにな
るために長時間待機させられることがない。

【００６７】また、第２の装置がバスを解放した後、第
１の装置がバスを再び占有し、転送した所定個数のデー
タに続く所定個数のデータを転送することができ、１回
の間欠転送で転送されるデータの数が保証されているの
で、第１の装置によるデータ転送が効率よく行なわれ
る。

【００６８】本発明においては、従来のように装置がバ
スマスタとしてバスを占有できる時間を一定にしてバス
の占有、解放を強制的に切り換えることはない。したが
って、例えば、ＤＭＡ起動要求から受け付けまでの時間
が一定していないため、またはＤＭＡ転送中にそれより
も優先度の高いＤＲＡＭリフレッシュ処理が割り込んで
データ転送のためにバスが使用できないサイクルがある
ため等の理由により、１回の連続したデータ転送で転送
できるデータの個数が保証されないという不便さがな
い。間欠転送の終了判定は時間ではなく転送されたデー
タの数に基づいて行なわれるので、１回の間欠転送にお
いて連続して転送できるデータの個数は保証されてい
る。ＣＰＵや周辺機器におけるデータ処理の都合上、所
定のデータ数、例えば８バイト単位で、データ転送を行
なうと効率よく処理ができる場合がある。また、ＤＲＡ
Ｍの高速ページモードのように例えば同一ページのデー
タ２５６バイトを連続して転送すれば非常に高速に効率
よくデータ転送を行なうことができる場合がある。特に
このような場合、本発明による大きな効果が得られる。

【００６９】また、第２の装置がバスマスタとしてバス
を占有した後、時間により強制的にバスを解放させられ
ることがないので、第２の装置にとっても効率よくデー
タ転送が行なわれる。

【００７０】したがって、本発明によれば、バスマスタ
として働く両方の装置におけるデータの転送効率の向上
が図れるデータ転送の方法およびバスマスタ制御装置を
提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるＤＭＡコントロー
ラを用いた情報処理装置のブロック図である。

【図２】本発明の実施の形態によるＤＭＡコントローラ
のブロック図である。

【図３】（ａ）および（ｂ）は、本発明の実施の形態に
よるＤＭＡ転送の動作例を示す動作概念図である。

【図４】本発明の実施の形態における図３に示す第１の
間欠転送の動作タイミング図である。

【図５】（ａ）〜（ｄ）は従来のＤＭＡコントローラの
動作概念図である。

【符号の説明】

１ａ 転送元アドレスレジスタ １ｂ 転送先アドレスレジスタ ２ 転送回数レジスタ ３ 間欠転送回数レジスタ ４、５ カウンタ ６ デクリメンタ ７ アドレス生成部 ８ ＤＭＡ転送制御部 ９ バスコントローラ １１ ＤＭＡコントローラ ４０１ ＣＰＵ ４０４ 周辺装置 ４０８ 情報処理装置 ４０６ 内部バス ４０７ 外部バス ４０５ 外部メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 春日 義昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 安井 純一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 バスを介してデータを転送する方法であ
   って、 第１の装置がバスマスタとして前記バスを占有する工程
   と、 前記第１の装置が前記バスを占有している状態で、転送
   すべきデータのうち第１の所定個数のデータを転送する
   工程と、 前記第１の所定個数のデータの転送が終了したか否かを
   判定する工程と、 前記第１の所定個数のデータの転送が終了したと判定さ
   れた後、第２の装置の要求の有無に応じて前記第１の装
   置が前記バスを解放するか否かを判定する工程と、 前記第１の装置が前記バスを解放すると判定された場
   合、前記第１の装置が前記バスを解放する工程とを含む
   方法。
2. 【請求項２】 前記第１の装置が前記バスを解放した
   後、前記第２の装置がバスマスタとして前記バスを占有
   する工程と、 前記第２の装置が前記バスへのアクセスを終了した後、
   前記第２の装置が前記バスを解放する工程と、 前記第２の装置が前記バスを解放した後、前記第１の装
   置が前記バスを再び占有する工程と、 前記第１の装置が前記バスを再び占有している状態で、
   前記転送した第１の所定個数のデータに続く第２の所定
   個数のデータを転送する工程をさらに含む請求項１に記
   載の方法。
3. 【請求項３】 前記第１の装置が前記バスを解放しない
   と判定された場合、前記第１の装置が前記バスを占有し
   続け、前記転送した第１の所定個数のデータに続く第２
   の所定個数のデータを転送する工程とを含む請求項１に
   記載の方法。
4. 【請求項４】 前記転送すべきデータ全ての転送が終了
   したか否かを判定する工程と、 前記転送すべきデータ全ての転送が終了したと判定され
   た後、前記バスを解放する工程をさらに含む請求項１に
   記載の方法。
5. 【請求項５】 前記第１の装置は、ＤＭＡコントローラ
   であり、 前記第２の装置は、ＣＰＵである請求項１に記載の方
   法。
6. 【請求項６】 バスを介してデータ転送を行うバスマス
   タの動作を制御するバスマスタ制御装置であって、 データ転送要求に応答して、前記バスの占有を要求する
   信号を出力するバス占有要求手段と、 前記バスマスタが前記バスを占有している状態で、転送
   すべきデータのうち第１の所定個数のデータを転送する
   データ転送手段と、 前記第１の所定個数のデータの転送が終了した後、前記
   バスの解放を指示する信号を出力するバス解放指示手段
   とを含むバスマスタ制御装置。
7. 【請求項７】 前記バス占有要求手段は、前記バス解放
   指示手段が前記バス解放指示信号を出力した後、前記バ
   スの占有を要求する信号を再び出力し、 前記データ転送手段は、前記バスマスタが前記バスを再
   び占有している状態で、前記転送した第１の所定個数の
   データに続く第２の所定個数のデータを転送する請求項
   ６に記載のバスマスタ制御装置。
8. 【請求項８】 前記バス解放指示手段は、前記転送すべ
   きデータ全ての転送が終了した後、前記バスの解放を指
   示する信号を出力する請求項６に記載のバスマスタ制御
   装置。
9. 【請求項９】 前記データ転送手段は、前記第１の所定
   個数のデータのうち転送したデータの個数をカウントす
   る第１のカウンタと、 前記第１のカウンタの出力に基づいて前記第１の所定個
   数のデータの転送が終了したか否かを判定する第１の判
   定手段とを含む請求項６に記載のバスマスタ制御装置。
10. 【請求項１０】 前記データ転送手段は、前記転送すべ
    きデータ全てのうち転送したデータの個数をカウントす
    る第２のカウンタと、 前記第２のカウンタの出力に基づき前記転送すべきデー
    タの転送が全て終了したか否かを判定する第２の判定手
    段とをさらに含む請求項９に記載のバスマスタ制御装
    置。