JPH06111568A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
- Publication number
- JPH06111568A JPH06111568A JP4257770A JP25777092A JPH06111568A JP H06111568 A JPH06111568 A JP H06111568A JP 4257770 A JP4257770 A JP 4257770A JP 25777092 A JP25777092 A JP 25777092A JP H06111568 A JPH06111568 A JP H06111568A
- Authority
- JP
- Japan
- Prior art keywords
- line
- transfer
- refresh
- image
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dram (AREA)
- Image Input (AREA)
Abstract
(57)【要約】
【目的】 必要なリフレッシュサイクルを実行しつつ、
１ライン分のデータは途中で途切れることなく連続的に
転送される様、アービトレーションが行なわれる画像メ
モリ装置を提供する。 【構成】 画像メモリ装置は、画像メモリ４のリフレッ
シュに必要な所定周期にて、リフレッシュクロックを発
生するリフレッシュカウンタ１と、画像メモリ４の矩形
領域に対するアクセスにて、１ライン分の画像データの
転送中にリフレッシュカウンタ１からのリフレッシュク
ロックの発生回数をカウントするバーストカウンタ２
と、１ライン分の画像データの転送終了後に、前記バー
ストカウンタ２のカウント値に応じた回数のリフレッシ
ュサイクルを連続的に実行するメモリ制御回路３とを具
えている。
１ライン分のデータは途中で途切れることなく連続的に
転送される様、アービトレーションが行なわれる画像メ
モリ装置を提供する。 【構成】 画像メモリ装置は、画像メモリ４のリフレッ
シュに必要な所定周期にて、リフレッシュクロックを発
生するリフレッシュカウンタ１と、画像メモリ４の矩形
領域に対するアクセスにて、１ライン分の画像データの
転送中にリフレッシュカウンタ１からのリフレッシュク
ロックの発生回数をカウントするバーストカウンタ２
と、１ライン分の画像データの転送終了後に、前記バー
ストカウンタ２のカウント値に応じた回数のリフレッシ
ュサイクルを連続的に実行するメモリ制御回路３とを具
えている。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ等から構成さ
れる画像メモリ装置に関し、特に、画像メモリのリフレ
ッシュ方式を改善した画像メモリ装置に関するものであ
る。
れる画像メモリ装置に関し、特に、画像メモリのリフレ
ッシュ方式を改善した画像メモリ装置に関するものであ
る。
【０００２】
【従来の技術】従来、ビデオカメラ等から供給される画
像データを格納する画像メモリを具えて、該画像データ
に対して、ノイズ除去、フィルタリング等の画像処理を
施す画像処理装置が知られている。
像データを格納する画像メモリを具えて、該画像データ
に対して、ノイズ除去、フィルタリング等の画像処理を
施す画像処理装置が知られている。
【０００３】図５は斯種画像処理装置の一般的な構成を
示し、図６は、該装置の動作を示すタイムチャートであ
る。ＤＲＡＭから構成される画像メモリ(４)はメモリ制
御回路(８)によって制御されており、画像メモリ(４)か
ら読み出されたデータは画像演算回路(５)へ供給されて
所定の演算処理が施され、その結果は結果メモリ(６)へ
送出される。該結果メモリ(６)は結果メモリ制御回路
(７)によって制御されている。
示し、図６は、該装置の動作を示すタイムチャートであ
る。ＤＲＡＭから構成される画像メモリ(４)はメモリ制
御回路(８)によって制御されており、画像メモリ(４)か
ら読み出されたデータは画像演算回路(５)へ供給されて
所定の演算処理が施され、その結果は結果メモリ(６)へ
送出される。該結果メモリ(６)は結果メモリ制御回路
(７)によって制御されている。
【０００４】又、メモリ制御回路(８)にはリフレッシュ
カウンタ(１)が接続され、リフレッシュカウンタ(１)か
ら供給されるリフレッシュクロックにより、画像メモリ
(４)は一定周期でリフレッシュされる。
カウンタ(１)が接続され、リフレッシュカウンタ(１)か
ら供給されるリフレッシュクロックにより、画像メモリ
(４)は一定周期でリフレッシュされる。
【０００５】一方、画像メモリ内の２次元のメモリ空間
中、任意の矩形領域の画像データを高速に転送する方式
として、転送領域の先頭アドレス(ポインタ)と水平方向
及垂直方向の転送サイズを設定することによって、内部
レジスタが一定サイクルにて自動的に２次元のメモリア
ドレスを発生させるアドレッシング回路が提案されてい
る(特開平３−２９４２〔G06F12/00〕)。
中、任意の矩形領域の画像データを高速に転送する方式
として、転送領域の先頭アドレス(ポインタ)と水平方向
及垂直方向の転送サイズを設定することによって、内部
レジスタが一定サイクルにて自動的に２次元のメモリア
ドレスを発生させるアドレッシング回路が提案されてい
る(特開平３−２９４２〔G06F12/00〕)。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
高速ページモードによるデータ転送方式を採用した場合
にも、矩形領域サイズが大きくなると、１ライン分のデ
ータ(水平方向に連続する一連のデータ)の転送途中で、
リフレッシュ要求が発生することがある。この場合、リ
フレッシュサイクルの優先度を矩形領域転送サイクルよ
り上位に設定すると、次の様な動作が行なわれる。即
ち、メモリ制御回路(８)では、矩形領域転送サイクルと
リフレッシュサイクルのアービトレーションが為され、
図６に示すリフレッシュクロックREF_CLKがメモリ制御
回路に供給されると、ＤＲＡＭのローアドレスストロー
ブ信号*RAS、及びカラムアドレスストローブ信号*CASが
ディスエーブルとなり、図示の如く１ラインの途中でデ
ータＤＡＴＡの転送サイクルが中断されることになる。
高速ページモードによるデータ転送方式を採用した場合
にも、矩形領域サイズが大きくなると、１ライン分のデ
ータ(水平方向に連続する一連のデータ)の転送途中で、
リフレッシュ要求が発生することがある。この場合、リ
フレッシュサイクルの優先度を矩形領域転送サイクルよ
り上位に設定すると、次の様な動作が行なわれる。即
ち、メモリ制御回路(８)では、矩形領域転送サイクルと
リフレッシュサイクルのアービトレーションが為され、
図６に示すリフレッシュクロックREF_CLKがメモリ制御
回路に供給されると、ＤＲＡＭのローアドレスストロー
ブ信号*RAS、及びカラムアドレスストローブ信号*CASが
ディスエーブルとなり、図示の如く１ラインの途中でデ
ータＤＡＴＡの転送サイクルが中断されることになる。
【０００７】図５の如く、画像メモリ(４)から画像デー
タを連続的に読み出して、画像演算回路(５)へ供給し、
その演算結果を結果メモリ(６)に格納する構成の画像処
理装置では、例えば１ライン分の画像データの足し込み
(プロジェクション)等、演算の種類によっては、上述の
如く１ラインの途中でデータが途切れると、１ラインの
終了と途中を判別する回路等が必要となって、構成が複
雑となる。又、１ラインの途中で演算を停止すること
は、特に画像データのデジタル信号処理をパイプライン
的に行う回路においては、著しく不都合である。
タを連続的に読み出して、画像演算回路(５)へ供給し、
その演算結果を結果メモリ(６)に格納する構成の画像処
理装置では、例えば１ライン分の画像データの足し込み
(プロジェクション)等、演算の種類によっては、上述の
如く１ラインの途中でデータが途切れると、１ラインの
終了と途中を判別する回路等が必要となって、構成が複
雑となる。又、１ラインの途中で演算を停止すること
は、特に画像データのデジタル信号処理をパイプライン
的に行う回路においては、著しく不都合である。
【０００８】更に、高速ページモードによるデータのア
クセスにおいても、同一サイクルの途中でリフレッシュ
サイクルが入った場合、リフレッシュ終了後、再度同じ
ロウアドレスをストローブすることになり、転送時間に
おけるオーバーヘッドが大きくなる問題がある。
クセスにおいても、同一サイクルの途中でリフレッシュ
サイクルが入った場合、リフレッシュ終了後、再度同じ
ロウアドレスをストローブすることになり、転送時間に
おけるオーバーヘッドが大きくなる問題がある。
【０００９】本発明の目的は、必要なリフレッシュサイ
クルを実行しつつ、１ライン分のデータは途中で途切れ
ることなく連続的に転送される様、アービトレーション
が行なわれる画像メモリ装置を提供することである。
クルを実行しつつ、１ライン分のデータは途中で途切れ
ることなく連続的に転送される様、アービトレーション
が行なわれる画像メモリ装置を提供することである。
【００１０】
【課題を解決する為の手段】本発明に係る画像メモリ装
置は、画像メモリ(４)のリフレッシュに必要な所定周期
にて、リフレッシュクロックを発生するクロック発生器
と、画像メモリ(４)の矩形領域に対するアクセスにて、
１ライン分の画像データの転送中にクロック発生器から
発生するリフレッシュクロックの個数をカウントするバ
ーストカウンタ(２)と、１ライン分の画像データの転送
終了後に、前記バーストカウンタ(２)のカウント値に応
じた回数のリフレッシュサイクルを連続的に実行するメ
モリ制御回路(３)とを具えている。
置は、画像メモリ(４)のリフレッシュに必要な所定周期
にて、リフレッシュクロックを発生するクロック発生器
と、画像メモリ(４)の矩形領域に対するアクセスにて、
１ライン分の画像データの転送中にクロック発生器から
発生するリフレッシュクロックの個数をカウントするバ
ーストカウンタ(２)と、１ライン分の画像データの転送
終了後に、前記バーストカウンタ(２)のカウント値に応
じた回数のリフレッシュサイクルを連続的に実行するメ
モリ制御回路(３)とを具えている。
【００１１】
【作用】クロック発生器からバーストカウンタ(２)へは
一定周期でリフレッシュクロックが供給され、１ライン
分のデータの転送期間、バーストカウンタ(２)はリフレ
ッシュクロックの数をカウントアップする。
一定周期でリフレッシュクロックが供給され、１ライン
分のデータの転送期間、バーストカウンタ(２)はリフレ
ッシュクロックの数をカウントアップする。
【００１２】その後、１ライン分のデータ転送が終了す
ると、メモリ制御回路(３)は、バーストカウンタ(２)の
カウント値の回数だけ、連続的にリフレッシュサイクル
を実行する。この過程で、バーストカウンタ(２)は、１
回のリフレッシュサイクルが実行される度に、１ずつカ
ウントダウンされることになる。
ると、メモリ制御回路(３)は、バーストカウンタ(２)の
カウント値の回数だけ、連続的にリフレッシュサイクル
を実行する。この過程で、バーストカウンタ(２)は、１
回のリフレッシュサイクルが実行される度に、１ずつカ
ウントダウンされることになる。
【００１３】そして、バーストカウンタ(２)のカウント
値が０となって、必要回数のリフレッシュが終了した
後、次のラインのデータ転送が開始されるのである。
値が０となって、必要回数のリフレッシュが終了した
後、次のラインのデータ転送が開始されるのである。
【００１４】
【発明の効果】本発明に係る画像メモリ装置によれば、
１ライン分の画像データの転送が途中で途切れることは
ないから、従来の如く１ラインの転送が終了した否かを
判別する回路等は不要であり、回路構成の簡易化が可能
である。又、画像メモリに不可欠なリフレッシュは、１
ラインの転送終了後、次の１ラインの転送開始前に、必
要な回数だけ連続的に行なわれるから、画像メモリを揮
発させることなく、転送時間におけるオーバーヘッドの
短縮によって、矩形領域の画像データを従来よりも短い
時間で転送することが可能となる。
１ライン分の画像データの転送が途中で途切れることは
ないから、従来の如く１ラインの転送が終了した否かを
判別する回路等は不要であり、回路構成の簡易化が可能
である。又、画像メモリに不可欠なリフレッシュは、１
ラインの転送終了後、次の１ラインの転送開始前に、必
要な回数だけ連続的に行なわれるから、画像メモリを揮
発させることなく、転送時間におけるオーバーヘッドの
短縮によって、矩形領域の画像データを従来よりも短い
時間で転送することが可能となる。
【００１５】
【実施例】以下、本発明の一実施例につき、図面に沿っ
て詳述する。図１に示す如く、本発明を実施すべき画像
処理回路はＤＲＡＭから構成される画像メモリ(４)を具
え、メモリ制御回路(３)の制御によって画像メモリ(４)
から読み出した矩形領域のデータを画像演算回路(５)へ
送出して、所定の演算処理を施し、その結果を結果メモ
リ(６)へ書き込むものである。
て詳述する。図１に示す如く、本発明を実施すべき画像
処理回路はＤＲＡＭから構成される画像メモリ(４)を具
え、メモリ制御回路(３)の制御によって画像メモリ(４)
から読み出した矩形領域のデータを画像演算回路(５)へ
送出して、所定の演算処理を施し、その結果を結果メモ
リ(６)へ書き込むものである。
【００１６】メモリ制御回路(３)には、バーストカウン
タ(２)を介してリフレッシュカウンタ(１)が接続されて
いる。リフレッシュカウンタ(１)は、画像メモリ(４)の
データを保持できる一定の周期でリフレッシュクロック
を発生するものであり、例えばリフレッシュ周期が５１
２サイクル／８msecのＤＲＡＭの場合、１６μsecに１
回の周期でリフレッシュクロックREF_CLKを出力する。
タ(２)を介してリフレッシュカウンタ(１)が接続されて
いる。リフレッシュカウンタ(１)は、画像メモリ(４)の
データを保持できる一定の周期でリフレッシュクロック
を発生するものであり、例えばリフレッシュ周期が５１
２サイクル／８msecのＤＲＡＭの場合、１６μsecに１
回の周期でリフレッシュクロックREF_CLKを出力する。
【００１７】バーストカウンタ(２)は、１ライン分のデ
ータ転送中に発生するリフレッシュクロックの個数をカ
ウントすると共に、１つのリフレッシュサイクルが実行
される度に、カウント値をカウントダウンするものであ
り、カウント値が０を越えている期間は、リフレッシュ
要求信号*REF_REQを作成して、メモリ制御回路(３)へ出
力するものである。
ータ転送中に発生するリフレッシュクロックの個数をカ
ウントすると共に、１つのリフレッシュサイクルが実行
される度に、カウント値をカウントダウンするものであ
り、カウント値が０を越えている期間は、リフレッシュ
要求信号*REF_REQを作成して、メモリ制御回路(３)へ出
力するものである。
【００１８】メモリ制御回路(３)は、リフレッシュ要
求、矩形領域の転送要求、或いはＣＰＵ等のプロセッサ
からのアクセス要求に応じて、所定のアービトレーショ
ンを行い、画像データが格納されている画像メモリ(４)
を制御するものである。
求、矩形領域の転送要求、或いはＣＰＵ等のプロセッサ
からのアクセス要求に応じて、所定のアービトレーショ
ンを行い、画像データが格納されている画像メモリ(４)
を制御するものである。
【００１９】画像メモリ(４)から読み出されたデータ
は、画像演算回路(５)にてパイプライン的に処理され
る。画像演算回路(５)は、その演算内容によりデータ形
式を異にするが、演算結果データと、そのデータに合っ
たタイミング信号を出力する。
は、画像演算回路(５)にてパイプライン的に処理され
る。画像演算回路(５)は、その演算内容によりデータ形
式を異にするが、演算結果データと、そのデータに合っ
たタイミング信号を出力する。
【００２０】結果メモリ制御回路(７)は、前記タイミン
グ信号を受けて、結果メモリ(６)に演算結果データを格
納するべく、制御信号及びメモリアドレスを作成して、
結果メモリ(６)へ出力する。
グ信号を受けて、結果メモリ(６)に演算結果データを格
納するべく、制御信号及びメモリアドレスを作成して、
結果メモリ(６)へ出力する。
【００２１】次に、バーストカウンタ(２)及びメモリ制
御回路(３)における画像データの矩形領域転送とメモリ
リフレッシュとの関係につき、図２のブロック図、及び
図３、図４のタイムチャートに基づいて詳述する。
御回路(３)における画像データの矩形領域転送とメモリ
リフレッシュとの関係につき、図２のブロック図、及び
図３、図４のタイムチャートに基づいて詳述する。
【００２２】図２において、バーストカウンタ(２)は、
リフレッシュカウンタ(１)から入力されるリフレッシュ
クロックREF_CLKによってカウントアップされる。バー
ストカウンタ(２)の出力である*MIN信号は、カウント値
が“０”のとき“ロウ”となり、カウントアップにより
カウント値が１以上となると、*MIN信号は“ハイ”とな
って、その反転出力をアクティブロウのリフレッシュ要
求としてメモリ制御回路(３)のアービタ(31)へ入力す
る。
リフレッシュカウンタ(１)から入力されるリフレッシュ
クロックREF_CLKによってカウントアップされる。バー
ストカウンタ(２)の出力である*MIN信号は、カウント値
が“０”のとき“ロウ”となり、カウントアップにより
カウント値が１以上となると、*MIN信号は“ハイ”とな
って、その反転出力をアクティブロウのリフレッシュ要
求としてメモリ制御回路(３)のアービタ(31)へ入力す
る。
【００２３】アービタ(31)は、レジスタ設定による矩形
領域の転送要求、プロセッサからの画像メモリアクセス
要求、及びバーストカウンタ(２)からのリフレッシュ要
求のアービトレーションを行うものである。
領域の転送要求、プロセッサからの画像メモリアクセス
要求、及びバーストカウンタ(２)からのリフレッシュ要
求のアービトレーションを行うものである。
【００２４】ここで、矩形領域転送とリフレッシュに着
目する。先ず、リフレッシュ要求が単独で入った場合、
即ち画像メモリの*BUSY信号がイネーブルでない場合、
アービタ(31)は直ちにリフレッシュを許可し、リフレッ
シュサイクル(図３のタイムチャート中、Ｒ1の期間、又
は図４のタイムチャート中、Ｒ3の期間)に入る。
目する。先ず、リフレッシュ要求が単独で入った場合、
即ち画像メモリの*BUSY信号がイネーブルでない場合、
アービタ(31)は直ちにリフレッシュを許可し、リフレッ
シュサイクル(図３のタイムチャート中、Ｒ1の期間、又
は図４のタイムチャート中、Ｒ3の期間)に入る。
【００２５】タイミング信号発生回路(32)は、アービタ
(31)からのリフレッシュ許可信号を受けると、図３のス
トローブ信号*RAS、*CAS信号に示す如く*CASビフォア*R
ASのリフレッシュ方式により、画像メモリのリフレッシ
ュを行う。リフレッシュが１サイクル行われると、リフ
レッシュを認める旨のREF_ACK信号が、タイミング信号
発生回路(32)からバーストカウンタ(２)へ入力され、該
信号に基づいて、バーストカウンタ(２)はカウントダウ
ンされる。そして、バーストカウンタ(２)のカウント値
が０になると同時に、*MIN信号がイネーブルとなり、リ
フレッシュ要求が解除されるのである。
(31)からのリフレッシュ許可信号を受けると、図３のス
トローブ信号*RAS、*CAS信号に示す如く*CASビフォア*R
ASのリフレッシュ方式により、画像メモリのリフレッシ
ュを行う。リフレッシュが１サイクル行われると、リフ
レッシュを認める旨のREF_ACK信号が、タイミング信号
発生回路(32)からバーストカウンタ(２)へ入力され、該
信号に基づいて、バーストカウンタ(２)はカウントダウ
ンされる。そして、バーストカウンタ(２)のカウント値
が０になると同時に、*MIN信号がイネーブルとなり、リ
フレッシュ要求が解除されるのである。
【００２６】次に、レジスタ設定による矩形領域転送要
求がアービタ(31)に入り、転送許可信号がタイミング信
号発生回路(32)へ入力されると、タイミング信号発生回
路(32)は、図３中にＬ1で示す１ラインの転送サイクル
にて、高速ページモードを実行する。即ち、タイミング
信号発生回路(32)はストローブ信号*RAS、*CASを出力す
る。又、マルチプレクサ(34)は、アドレスカウンタ(33)
から送られてくる矩形領域のアドレスとプロセッサから
のアドレスの内、前者を選択する。更に、マルチプレク
サ(35)により、*RAS、*CAS信号に合わせて、メモリアド
レスバスにロウアドレスとコラムアドレスを時分割で載
せるのである。
求がアービタ(31)に入り、転送許可信号がタイミング信
号発生回路(32)へ入力されると、タイミング信号発生回
路(32)は、図３中にＬ1で示す１ラインの転送サイクル
にて、高速ページモードを実行する。即ち、タイミング
信号発生回路(32)はストローブ信号*RAS、*CASを出力す
る。又、マルチプレクサ(34)は、アドレスカウンタ(33)
から送られてくる矩形領域のアドレスとプロセッサから
のアドレスの内、前者を選択する。更に、マルチプレク
サ(35)により、*RAS、*CAS信号に合わせて、メモリアド
レスバスにロウアドレスとコラムアドレスを時分割で載
せるのである。
【００２７】このとき、転送する矩形領域の１ライン分
のデータ転送量が多い場合には、図３に示すサイクルＬ
1の途中で、リフレッシュクロックREF_CLKがバーストカ
ウンタ(２)へ複数回入力されることになり、該カウンタ
はその都度、カウントアップされる。
のデータ転送量が多い場合には、図３に示すサイクルＬ
1の途中で、リフレッシュクロックREF_CLKがバーストカ
ウンタ(２)へ複数回入力されることになり、該カウンタ
はその都度、カウントアップされる。
【００２８】リフレッシュ要求信号*REF_REQは、リフレ
ッシュ要求が単独で入った場合と同じく、カウント値が
１を越えた時点でアービタ(31)へ入力されるが、アービ
タ（31）は、矩形領域転送中(*BUSY信号がイネーブル)
で且つ、１ロウラインの転送途中(*ROW_BUSY信号がイネ
ーブル)の期間は、リフレッシュサイクルを許可しな
い。これによって１ライン分のデータは、リフレッシュ
要求に係わらず途中で途切れることなく連続して、前記
画像演算回路(５)へ供給される。
ッシュ要求が単独で入った場合と同じく、カウント値が
１を越えた時点でアービタ(31)へ入力されるが、アービ
タ（31）は、矩形領域転送中(*BUSY信号がイネーブル)
で且つ、１ロウラインの転送途中(*ROW_BUSY信号がイネ
ーブル)の期間は、リフレッシュサイクルを許可しな
い。これによって１ライン分のデータは、リフレッシュ
要求に係わらず途中で途切れることなく連続して、前記
画像演算回路(５)へ供給される。
【００２９】その後、１ラインの転送が終了し、*ROW_B
USY信号がディスエーブルとなると、アービタ(31)は、
転送許可をディスエーブルとし、リフレッシュサイクル
を許可する。この際、タイミング信号発生回路(32)は、
リフレッシュサイクルが許可されている期間(図３に示
すＲ2の期間)、バースト的にリフレッシュサイクルを実
行し、１リフレッシュサイクル毎に、REF_ACK信号をバ
ーストカウンタ(２)へ返送する。
USY信号がディスエーブルとなると、アービタ(31)は、
転送許可をディスエーブルとし、リフレッシュサイクル
を許可する。この際、タイミング信号発生回路(32)は、
リフレッシュサイクルが許可されている期間(図３に示
すＲ2の期間)、バースト的にリフレッシュサイクルを実
行し、１リフレッシュサイクル毎に、REF_ACK信号をバ
ーストカウンタ(２)へ返送する。
【００３０】リフレッシュ要求信号*REF_REQは、バース
トカウンタ(２)のカウント値が０になるまで出力され、
カウント値が０になった時点でリフレッシュ要求を解除
する。アービタ(31)は、リフレッシュ要求が無くなった
時点でリフレッシュ許可信号を解除し、再度、矩形領域
転送許可信号をイネーブルとする。これを受けて、タイ
ミング信号発生回路(32)では、２ライン目の転送サイク
ル(図３にＬ2で示す)に移行するのである。
トカウンタ(２)のカウント値が０になるまで出力され、
カウント値が０になった時点でリフレッシュ要求を解除
する。アービタ(31)は、リフレッシュ要求が無くなった
時点でリフレッシュ許可信号を解除し、再度、矩形領域
転送許可信号をイネーブルとする。これを受けて、タイ
ミング信号発生回路(32)では、２ライン目の転送サイク
ル(図３にＬ2で示す)に移行するのである。
【００３１】以上の手続きの繰り返しによって、１ライ
ン毎の連続したデータが画像演算回路(５)へ供給される
ことになる。画像演算回路(５)では、タイミング信号発
生回路(32)からの*VALID信号がイネーブルとなること
で、１ライン分のデータが画像データバス上に出力され
ていることを認識し、１ラインについての演算結果、或
いは矩形領域全体についての演算結果を出力し、結果メ
モリ(６)に格納する。
ン毎の連続したデータが画像演算回路(５)へ供給される
ことになる。画像演算回路(５)では、タイミング信号発
生回路(32)からの*VALID信号がイネーブルとなること
で、１ライン分のデータが画像データバス上に出力され
ていることを認識し、１ラインについての演算結果、或
いは矩形領域全体についての演算結果を出力し、結果メ
モリ(６)に格納する。
【００３２】又、図４に示すように、１ライン分のデー
タ転送量が少なく、１ラインの転送中にリフレッシュ要
求が入らなければ、１ラインの転送後にリフレッシュサ
イクルは行なわれず、直ちに２ライン目の転送サイクル
に移行する。従って、転送のサイズに関係なく、リフレ
ッシュによる無駄なオーバーヘッドの発生が防止される
のである。
タ転送量が少なく、１ラインの転送中にリフレッシュ要
求が入らなければ、１ラインの転送後にリフレッシュサ
イクルは行なわれず、直ちに２ライン目の転送サイクル
に移行する。従って、転送のサイズに関係なく、リフレ
ッシュによる無駄なオーバーヘッドの発生が防止される
のである。
【００３３】上述の如く本発明によれば、レジスタ設定
による画像データの矩形領域転送が可能な画像メモリ装
置において、画像メモリを構成するＤＲＡＭを一定サイ
クルにて必要なリフレッシュを行う場合に、画像演算回
路に出力されるデータは、ライン毎に連続して出力され
る。この様に１ラインの転送途中でデータが途切れなけ
れば、画像演算回路は、＊VALID信号がイネーブルとな
ってからディスエーブルになるまでが１ライン分である
ことと容易に判断できる。
による画像データの矩形領域転送が可能な画像メモリ装
置において、画像メモリを構成するＤＲＡＭを一定サイ
クルにて必要なリフレッシュを行う場合に、画像演算回
路に出力されるデータは、ライン毎に連続して出力され
る。この様に１ラインの転送途中でデータが途切れなけ
れば、画像演算回路は、＊VALID信号がイネーブルとな
ってからディスエーブルになるまでが１ライン分である
ことと容易に判断できる。
【００３４】従って、画像演算回路では、*VALID信号が
ディスエーブルとなって、データが途絶えたときに、そ
れが１ラインの終了であるか、或いは１ラインの転送途
中でのリフレッシュサイクルによるものかを判別するた
めの余分な回路は不要となり、回路構成が簡易となる。
ディスエーブルとなって、データが途絶えたときに、そ
れが１ラインの終了であるか、或いは１ラインの転送途
中でのリフレッシュサイクルによるものかを判別するた
めの余分な回路は不要となり、回路構成が簡易となる。
【００３５】上記実施例の説明は、本発明を説明するた
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
【図１】本発明に係る画像メモリ回路の全体構成を示す
ブロック図である。
ブロック図である。
【図２】メモリ制御装置の具体的な構成を示すブロック
図である。
図である。
【図３】図２の回路の動作を表わすタイムチャートであ
る。
る。
【図４】１ライン分のデータ転送量が少ない場合の同上
のタイムチャートである。
のタイムチャートである。
【図５】従来の画像メモリ回路を示すブロック図であ
る。
る。
【図６】従来回路の動作を示すタイムチャートである。
(１) リフレッシュカウンタ (２) バーストカウンタ (３) メモリ制御装置 (４) 画像メモリ (５) 画像演算回路 (31) アービタ (32) タイミング信号発生回路
Claims (1)
- 【請求項１】 ２次元の直交座標系にて画像データが格
納される画像メモリ(４)と、画像メモリ(４)を２次元の
矩形領域単位で高速にアクセスするためのメモリ制御回
路(３)とを具え、画像メモリ(４)から読み出された画像
データは画像演算回路(５)へ供給されて、所定の演算処
理が施される画像メモリ装置において、画像メモリ(４)
のリフレッシュに必要な所定周期にて、リフレッシュク
ロックを発生するクロック発生器と、画像メモリ(４)の
矩形領域に対するアクセスにて、１ライン分の画像デー
タの転送中にクロック発生器から発生するリフレッシュ
クロックの個数をカウントするバーストカウンタ(２)と
を具えると共に、メモリ制御回路(３)は、１ライン分の
画像データの転送終了後に、前記バーストカウンタ(２)
のカウント値に応じた回数のリフレッシュサイクルを連
続的に許可するアービタ(31)を具えていることを特徴と
する画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257770A JPH06111568A (ja) | 1992-09-28 | 1992-09-28 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257770A JPH06111568A (ja) | 1992-09-28 | 1992-09-28 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06111568A true JPH06111568A (ja) | 1994-04-22 |
Family
ID=17310862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257770A Withdrawn JPH06111568A (ja) | 1992-09-28 | 1992-09-28 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06111568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721225B2 (en) | 2002-03-29 | 2004-04-13 | Renesas Technology Corp. | Semiconductor memory device with activation of a burst refresh when a long cycle is detected |
| JP2007103009A (ja) * | 2002-04-15 | 2007-04-19 | Fujitsu Ltd | 半導体メモリ |
-
1992
- 1992-09-28 JP JP4257770A patent/JPH06111568A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721225B2 (en) | 2002-03-29 | 2004-04-13 | Renesas Technology Corp. | Semiconductor memory device with activation of a burst refresh when a long cycle is detected |
| KR100509088B1 (ko) * | 2002-03-29 | 2005-08-18 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| JP2007103009A (ja) * | 2002-04-15 | 2007-04-19 | Fujitsu Ltd | 半導体メモリ |
| JP4489784B2 (ja) * | 2002-04-15 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08328941A (ja) | メモリアクセス制御回路 | |
| US6782433B2 (en) | Data transfer apparatus | |
| JP3444154B2 (ja) | メモリアクセス制御回路 | |
| JPH06111568A (ja) | 画像メモリ装置 | |
| JP2978871B2 (ja) | リフレッシュ制御方式 | |
| JP3820831B2 (ja) | メモリ制御方法及び装置 | |
| JPH08129883A (ja) | Ｄ−ｒａｍのリフレッシュ制御方式 | |
| JPH06325570A (ja) | ダイナミックメモリリフレッシュ回路 | |
| JPH04143993A (ja) | Ｄｒａｍコントローラ | |
| JP3492139B2 (ja) | バスを介したデータ転送方法およびバスマスタ制御装置 | |
| KR20010050234A (ko) | 메모리(ｍｅｍ)와 결합한 데이터 처리용 디바이스 | |
| JPS63191397A (ja) | 情報処理装置 | |
| JPH05204832A (ja) | Ｄｍａバス調停方式 | |
| JP2570271B2 (ja) | 半導体メモリ制御装置 | |
| JPH09269762A (ja) | 表示装置 | |
| JPH11176155A (ja) | Ｄｒａｍリフレッシュ回路 | |
| JPH0683695A (ja) | 画像処理回路 | |
| JP2617132B2 (ja) | ダイレクトメモリアクセス方式 | |
| JPH04232689A (ja) | Ｄｒａｍのリフレッシュ制御装置 | |
| JPS62259295A (ja) | リフレツシユ制御方式 | |
| JPH09297990A (ja) | メモリリフレッシュ制御方法およびメモリリフレッシュ制御装置 | |
| JP2903413B2 (ja) | Ｄｒａｍのリフレッシュ制御方法 | |
| JPH0620468A (ja) | リフレッシュ要求発生回路とそれを有するメモリ制御回路とそれを有するメモリ装置 | |
| JPH1165774A (ja) | データ記録再生装置 | |
| JPH03266293A (ja) | メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |