JPH04232689A - Dramのリフレッシュ制御装置 - Google Patents
Dramのリフレッシュ制御装置Info
- Publication number
- JPH04232689A JPH04232689A JP2409373A JP40937390A JPH04232689A JP H04232689 A JPH04232689 A JP H04232689A JP 2409373 A JP2409373 A JP 2409373A JP 40937390 A JP40937390 A JP 40937390A JP H04232689 A JPH04232689 A JP H04232689A
- Authority
- JP
- Japan
- Prior art keywords
- dram
- output
- refresh
- cpu
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明はDRAM(ダイナミッ
クRAM)を備えた処理装置において、上記DRAMの
リフレッシュを行うリフレッシュ制御装置に関する。
クRAM)を備えた処理装置において、上記DRAMの
リフレッシュを行うリフレッシュ制御装置に関する。
【0002】
【従来の技術】図5はデータ保持のために、定期的にデ
ータの再書込みが必要なメモリセルから成るダイナミッ
クRAMを備えた従来の一般的な処理装置のシステム構
成を示すブロック図である。
ータの再書込みが必要なメモリセルから成るダイナミッ
クRAMを備えた従来の一般的な処理装置のシステム構
成を示すブロック図である。
【0003】同図において、11は中央処理装置(以下
、CPUと略称する)、12は上記CPU11に対して
データバスDBを介して接続されるダイナミックRAM
(以下、DRAMと略称する)、13は上記CPU11
に対してアドレスバスABを介して接続されるとともに
アクセス要求線L1 、アクセス終了線L2 で接続さ
れ、かつ上記DRAM12に対して制御信号を出力する
ダイナミックRAMコントローラ(以下DRAMCと略
称する)、14は上記DRAM13に対するリフレッシ
ュ開始時間を監視して所定時間毎にリフレッシュ要求信
号をDRAMC13に出力するタイマである。
、CPUと略称する)、12は上記CPU11に対して
データバスDBを介して接続されるダイナミックRAM
(以下、DRAMと略称する)、13は上記CPU11
に対してアドレスバスABを介して接続されるとともに
アクセス要求線L1 、アクセス終了線L2 で接続さ
れ、かつ上記DRAM12に対して制御信号を出力する
ダイナミックRAMコントローラ(以下DRAMCと略
称する)、14は上記DRAM13に対するリフレッシ
ュ開始時間を監視して所定時間毎にリフレッシュ要求信
号をDRAMC13に出力するタイマである。
【0004】上記のような構成において、CPU11が
DRAM12の所定アドレスに書込まれたデータを読み
出す動作は次のようにして行われる。まず、CPU11
はアドレスバスABを通じてDRAMC13に対して当
該アドレス信号を与えるとともにアクセス要求線L1
をアクティブにドライブする。これによりDRAMC1
3はDRAM12に対しデータ読み出し用の制御信号を
与え、この制御信号を受けてDRAM12は、CPU1
1がアドレスバスAB上に出力したアドレスのデータを
データバスDBに出力する。そして、DRAMC13が
アクセス終了信号をアクセス終了線L2 を介してCP
U11に出力し、そのアクセス終了信号を受けてCPU
11がデータバスDBを介してDRAM12から読み出
されたデータを取込んで動作を終了する。
DRAM12の所定アドレスに書込まれたデータを読み
出す動作は次のようにして行われる。まず、CPU11
はアドレスバスABを通じてDRAMC13に対して当
該アドレス信号を与えるとともにアクセス要求線L1
をアクティブにドライブする。これによりDRAMC1
3はDRAM12に対しデータ読み出し用の制御信号を
与え、この制御信号を受けてDRAM12は、CPU1
1がアドレスバスAB上に出力したアドレスのデータを
データバスDBに出力する。そして、DRAMC13が
アクセス終了信号をアクセス終了線L2 を介してCP
U11に出力し、そのアクセス終了信号を受けてCPU
11がデータバスDBを介してDRAM12から読み出
されたデータを取込んで動作を終了する。
【0005】ところで、DRAM12は、そのメモリセ
ル(ダイナミックセル)がコンデンサに電荷を蓄える構
成となっているため、全てのメモリセルを定期的にリフ
レッシュする必要がある。このため、タイマ14は一定
周期でDRAMC13にリフレッシュ開始信号を出力し
、DRAMC13はタイマ14からの上記リフレッシュ
開始信号を受けてDRAM12のリフレッシュ動作を行
う。
ル(ダイナミックセル)がコンデンサに電荷を蓄える構
成となっているため、全てのメモリセルを定期的にリフ
レッシュする必要がある。このため、タイマ14は一定
周期でDRAMC13にリフレッシュ開始信号を出力し
、DRAMC13はタイマ14からの上記リフレッシュ
開始信号を受けてDRAM12のリフレッシュ動作を行
う。
【0006】上記動作をタイムチャートに示したが、図
6,図7である。図6は、CPU11がDRAMC13
に対しアクセス要求を出力してからデータの取込みを終
了するまでの間に、タイマ14からリフレッシュ要求信
号が出力されなかった場合のタイムチャートである。
6,図7である。図6は、CPU11がDRAMC13
に対しアクセス要求を出力してからデータの取込みを終
了するまでの間に、タイマ14からリフレッシュ要求信
号が出力されなかった場合のタイムチャートである。
【0007】同図において、CPU11はアドレスバス
ABを介してDRAMC13にアドレス信号を与える(
同図(a))とともにアクセス要求線L1 を同図(b
)に示すようにアクティブ(負論理)にドライブする。 そして、DRAMC13がDRAM12に対して同図6
(c)に示すようにリード動作を行うと、DRAM12
が上記アドレス信号に格納されたデータをデータバスD
Bに出力し(同図(d))、DRAMC13が同図(e
)に示すようにアクセス終了信号(負論理)をCPU1
1に出力する。この動作において、CPU11がアクセ
ス要求信号を出力してからDRAMC13がアクセス終
了信号を出力するまでの時間をT1 とする。
ABを介してDRAMC13にアドレス信号を与える(
同図(a))とともにアクセス要求線L1 を同図(b
)に示すようにアクティブ(負論理)にドライブする。 そして、DRAMC13がDRAM12に対して同図6
(c)に示すようにリード動作を行うと、DRAM12
が上記アドレス信号に格納されたデータをデータバスD
Bに出力し(同図(d))、DRAMC13が同図(e
)に示すようにアクセス終了信号(負論理)をCPU1
1に出力する。この動作において、CPU11がアクセ
ス要求信号を出力してからDRAMC13がアクセス終
了信号を出力するまでの時間をT1 とする。
【0008】一方、図7(a)〜(f)は、CPU11
がアクセス要求信号を出力してからデータの取込みを終
了するまでの間に、タイマ14からリフレッシュ要求が
出力された場合のタイムチャートを示すものである。
がアクセス要求信号を出力してからデータの取込みを終
了するまでの間に、タイマ14からリフレッシュ要求が
出力された場合のタイムチャートを示すものである。
【0009】CPU11が同図(b)に示すように、ア
クセス要求線L1 をアクティブにドライブしたとき、
同図(c)に示すようにDRAMC13に対しタイマ1
4からリフレッシュ要求信号が出力されており、同図(
d)に示すようにDRAM11のリフレッシュ動作が行
われていたとすると、DRAMC13はリフレッシュ動
作が終了してからCPU11から要求されたデータの読
み出し動作を行う。このため、CPU11がアクセス要
求信号を出力してからアクセスが終了するまでの時間T
2 は、上記時間T1 よりも長くなり、アクセス要求
時にリフレッシュが行われていなかった場合に比べデー
タ取込みに時間がかかる。
クセス要求線L1 をアクティブにドライブしたとき、
同図(c)に示すようにDRAMC13に対しタイマ1
4からリフレッシュ要求信号が出力されており、同図(
d)に示すようにDRAM11のリフレッシュ動作が行
われていたとすると、DRAMC13はリフレッシュ動
作が終了してからCPU11から要求されたデータの読
み出し動作を行う。このため、CPU11がアクセス要
求信号を出力してからアクセスが終了するまでの時間T
2 は、上記時間T1 よりも長くなり、アクセス要求
時にリフレッシュが行われていなかった場合に比べデー
タ取込みに時間がかかる。
【0010】
【発明が解決しようとする課題】上述したように、CP
U11がDRAMC13に対しアクセス要求を行ったと
きに、DRAMC13がDRAM2に対してリフレッシ
ュ動作を行っていれば、DRAMC13はそのリフレッ
シュ動作が終了してからリードサイクルに入るため、そ
の間CPU11はウェイト状態となり、データの取込み
は、リフレッシュ処理が行われていなかった場合に比べ
て遅くなる。
U11がDRAMC13に対しアクセス要求を行ったと
きに、DRAMC13がDRAM2に対してリフレッシ
ュ動作を行っていれば、DRAMC13はそのリフレッ
シュ動作が終了してからリードサイクルに入るため、そ
の間CPU11はウェイト状態となり、データの取込み
は、リフレッシュ処理が行われていなかった場合に比べ
て遅くなる。
【0011】処理装置の処理速度は、メモリのアクセス
速度に大きく依存する。したがって、CPU11のDR
AMC13に対するアクセス要求がDRAM12のリフ
レッシュ処理中に行われる頻度が高くなるほどその処理
速度はより遅くなることになる。
速度に大きく依存する。したがって、CPU11のDR
AMC13に対するアクセス要求がDRAM12のリフ
レッシュ処理中に行われる頻度が高くなるほどその処理
速度はより遅くなることになる。
【0012】この原因は、DRAMのリフレッシュをタ
イマ14から要求される一定周期で行っていることに起
因していると考えられる。してみれば、DRAMのリフ
レッシュを、CPUがDRAMをアクセスしていない期
間を利用して行うようにすれば、タイマ出力に応じた一
定周期でのリフレッシュを省略できる場合が生じ、CP
UがDRAMをアクセスしたとき、DRAMがタイマ出
力によるリフレッシュ処理を行っているために発生する
アクセス遅延の頻度が少なくなり、処理装置の処理速度
が向上することは明らかである。
イマ14から要求される一定周期で行っていることに起
因していると考えられる。してみれば、DRAMのリフ
レッシュを、CPUがDRAMをアクセスしていない期
間を利用して行うようにすれば、タイマ出力に応じた一
定周期でのリフレッシュを省略できる場合が生じ、CP
UがDRAMをアクセスしたとき、DRAMがタイマ出
力によるリフレッシュ処理を行っているために発生する
アクセス遅延の頻度が少なくなり、処理装置の処理速度
が向上することは明らかである。
【0013】この発明の課題は、DRAMのリフレッシ
ュをCPUがDRAMをアクセスしていない期間を利用
して行うようにすることである。
ュをCPUがDRAMをアクセスしていない期間を利用
して行うようにすることである。
【0014】
【課題を解決するための手段】本発明の手段は次の通り
である。リフレッシュ要求信号出力手段1(図1の機能
ブロック図参照、以下同じ)は、DRAMのリフレッシ
ュ開始時間を監視して、所定時間毎にDRAMに対する
リフレッシュ要求信号aを出力する。
である。リフレッシュ要求信号出力手段1(図1の機能
ブロック図参照、以下同じ)は、DRAMのリフレッシ
ュ開始時間を監視して、所定時間毎にDRAMに対する
リフレッシュ要求信号aを出力する。
【0015】リフレッシュ出力信号制御手段2は、DR
AMに対するアクセス以外の信号bの出力が行われたと
き前記DRAMに対するリフレッシュ要求信号cを出力
し、前記DRAMに対するアクセス以外の信号bが所定
時間以上出力されないときはリフレッシュ要求信号出力
手段1から出力される信号を前記DRAMに対するリフ
レッシュ要求信号cとして出力する。
AMに対するアクセス以外の信号bの出力が行われたと
き前記DRAMに対するリフレッシュ要求信号cを出力
し、前記DRAMに対するアクセス以外の信号bが所定
時間以上出力されないときはリフレッシュ要求信号出力
手段1から出力される信号を前記DRAMに対するリフ
レッシュ要求信号cとして出力する。
【0016】前記DRAMに対するアクセス以外の信号
bは、例えばCPUが入出力装置に対して出力するI/
Oアクセス要求信号、CPUがアイドル状態にあること
を示す信号、及びCPU内部のパイプラインに空きが生
じている状態を示す信号等である。
bは、例えばCPUが入出力装置に対して出力するI/
Oアクセス要求信号、CPUがアイドル状態にあること
を示す信号、及びCPU内部のパイプラインに空きが生
じている状態を示す信号等である。
【0017】
【作用】この発明の手段の作用は次の通りである。リフ
レッシュ要求信号出力制御手段2は、通常は、リフレッ
シュ要求信号出力手段1から出力されるメモリ要求信号
aに応じて、リフレッシュ要求信号cをDRAMコント
ローラ(DRAMC)に出力するが、CPUがメモリに
対するアクセス以外の信号bを出力したときには、その
タイミングでDRAMコントローラに対しリフレッシュ
要求信号cを出力する。そして、上記DRAMに対する
アクセス以外の信号bが、所定時間以上出力されない場
合には、再びリフレッシュ要求信号出力手段1から出力
されるリフレッシュ要求信号aに応じて、DRAMコン
トローラに対しリフレッシュ要求信号を出力する。
レッシュ要求信号出力制御手段2は、通常は、リフレッ
シュ要求信号出力手段1から出力されるメモリ要求信号
aに応じて、リフレッシュ要求信号cをDRAMコント
ローラ(DRAMC)に出力するが、CPUがメモリに
対するアクセス以外の信号bを出力したときには、その
タイミングでDRAMコントローラに対しリフレッシュ
要求信号cを出力する。そして、上記DRAMに対する
アクセス以外の信号bが、所定時間以上出力されない場
合には、再びリフレッシュ要求信号出力手段1から出力
されるリフレッシュ要求信号aに応じて、DRAMコン
トローラに対しリフレッシュ要求信号を出力する。
【0018】したがって、DRAMのリフレッシュをC
PUがDRAMをアクセスしていない期間を利用して行
うことができる。
PUがDRAMをアクセスしていない期間を利用して行
うことができる。
【0019】
【実施例】以下、一実施例を図2〜図4を参照しながら
説明する。図2において、21はCPU、22はDRA
M(ダイナミックRAM)、23はDRAMC(ダイナ
ミックRAMコントローラ)、24は一定周期でリフレ
ッシュ要求を出力するタイマ、25はCPUのI/Oア
クセス要求とタイマ24からのアクセス要求信号を監視
して、DRAM12にリフレッシュ要求信号を出力する
リフレッシュ要求信号制御回路である。そして、上記D
RAM22はCPU21に対してデータバスDBで接続
され、DRAMC23はCPU21に対しアドレスバス
ABで接続されるとともに、アドレス要求線L1 とア
ドレス終了線L2 とで接続されている。また、上記リ
フレッシュ要求信号制御回路25はCPU21からのI
/Oアクセス要求線L3 に接続されている。
説明する。図2において、21はCPU、22はDRA
M(ダイナミックRAM)、23はDRAMC(ダイナ
ミックRAMコントローラ)、24は一定周期でリフレ
ッシュ要求を出力するタイマ、25はCPUのI/Oア
クセス要求とタイマ24からのアクセス要求信号を監視
して、DRAM12にリフレッシュ要求信号を出力する
リフレッシュ要求信号制御回路である。そして、上記D
RAM22はCPU21に対してデータバスDBで接続
され、DRAMC23はCPU21に対しアドレスバス
ABで接続されるとともに、アドレス要求線L1 とア
ドレス終了線L2 とで接続されている。また、上記リ
フレッシュ要求信号制御回路25はCPU21からのI
/Oアクセス要求線L3 に接続されている。
【0020】次に、リフレッシュ要求信号制御回路25
の内部構成を図3に示す。同図において、151はアッ
プダウンカウンタ(以下、U/Dカウンタという)で、
このU/Dカウンタ151のアップ端子(バーUP)に
は、CPU11からのI/Oアクセス要求(負論理)が
入力され、ダウン側端子(バーDOWN)にはアンドゲ
ート152(負論理)からの出力が入力されるようにな
っている。このアンドゲート152の一方の入力端子に
は、タイマ24からの出力(負論理)が入力され、他方
の入力端子にはインバータ153を介して上記U/Dカ
ウンタ151の出力が入力されるようになっている。こ
のU/Dカウンタ151の出力はもう1つのアンドゲー
ト154(負論理)の一方の入力端子にも入力され、こ
のアンドゲート154の他方の入力端子には前記タイマ
24からの出力(負論理)が入力されるようになってい
る。そして、このアンドゲート154の出力は、オアゲ
ート155(負論理)の一方の入力端子に入力され、こ
のオアゲート155の他方の入力端子には上記I/Oア
クセス要求が入力されるようになっている。そして、こ
のオアゲート155の出力はリフレッシュ要求信号(負
論理)として図2に示したDRAMC23に送出される
ようになっている。
の内部構成を図3に示す。同図において、151はアッ
プダウンカウンタ(以下、U/Dカウンタという)で、
このU/Dカウンタ151のアップ端子(バーUP)に
は、CPU11からのI/Oアクセス要求(負論理)が
入力され、ダウン側端子(バーDOWN)にはアンドゲ
ート152(負論理)からの出力が入力されるようにな
っている。このアンドゲート152の一方の入力端子に
は、タイマ24からの出力(負論理)が入力され、他方
の入力端子にはインバータ153を介して上記U/Dカ
ウンタ151の出力が入力されるようになっている。こ
のU/Dカウンタ151の出力はもう1つのアンドゲー
ト154(負論理)の一方の入力端子にも入力され、こ
のアンドゲート154の他方の入力端子には前記タイマ
24からの出力(負論理)が入力されるようになってい
る。そして、このアンドゲート154の出力は、オアゲ
ート155(負論理)の一方の入力端子に入力され、こ
のオアゲート155の他方の入力端子には上記I/Oア
クセス要求が入力されるようになっている。そして、こ
のオアゲート155の出力はリフレッシュ要求信号(負
論理)として図2に示したDRAMC23に送出される
ようになっている。
【0021】次に図4のタイムチャートを参照しながら
この実施例の動作を説明する。まず、初期状態としてU
/Dカウンタ151のカウント値は0とする(図4(g
))。このとき、タイマ24から図4(b)に示すよう
に出力(負論理)があると、アンドゲート154の出力
がアクティブ(“H”)になり、その出力がオアゲート
155を介してリフレッシュ要求信号(負論理)として
図4(f)に示すように出力される。このリフレッシュ
要求信号は図3に示したDRAMC23に与えられ、こ
れによりDRAMC23はDRAM22のリフレッシュ
を行う。ところで、この時点ではCPU21からのI/
Oアクセス要求(負論理)がまだ無く(図4(a))、
タイマ24の出力(負論理)に基づいてDRAM22の
リフレッシュ処理が行われる。
この実施例の動作を説明する。まず、初期状態としてU
/Dカウンタ151のカウント値は0とする(図4(g
))。このとき、タイマ24から図4(b)に示すよう
に出力(負論理)があると、アンドゲート154の出力
がアクティブ(“H”)になり、その出力がオアゲート
155を介してリフレッシュ要求信号(負論理)として
図4(f)に示すように出力される。このリフレッシュ
要求信号は図3に示したDRAMC23に与えられ、こ
れによりDRAMC23はDRAM22のリフレッシュ
を行う。ところで、この時点ではCPU21からのI/
Oアクセス要求(負論理)がまだ無く(図4(a))、
タイマ24の出力(負論理)に基づいてDRAM22の
リフレッシュ処理が行われる。
【0022】そして、所定時間後、図4(a)に示すよ
うにCPU11からI/Oアクセス要求が出されると(
負論理)、そのI/Oアクセス要求信号はオアゲート1
55を通ってリフレッシュ要求信号としてDRAMC1
3に与えられる。同時に上記I/Oアクセス要求信号は
、リフレッシュ要求信号制御回路25内のU/Dカウン
タ151のアップ側端子にも図4(c)に示すようにカ
ウントアップ信号として入力される。これにより、U/
Dカウンタ151はそのカウント値が図4(g)に示す
ように「1」となり、その出力(バーZERO出力)は
、同図(e)に示すようにインアクティブ(負論理)と
なる。この状態では、例えタイマ24からの出力(負論
理)があってもアンドゲート154でその出力は禁止さ
れるため、そのタイマ24の出力(負論理)はオアゲー
ト155からリフレッシュ要求信号として出力されず、
DRAM22のリフレッシュは行われない。すなわち、
以前I/Oアクセス要求が出されたとき、すでにリフレ
ッシュを行ったため、タイマ24から出力(負論理)が
あってもリフレッシュは行わない。
うにCPU11からI/Oアクセス要求が出されると(
負論理)、そのI/Oアクセス要求信号はオアゲート1
55を通ってリフレッシュ要求信号としてDRAMC1
3に与えられる。同時に上記I/Oアクセス要求信号は
、リフレッシュ要求信号制御回路25内のU/Dカウン
タ151のアップ側端子にも図4(c)に示すようにカ
ウントアップ信号として入力される。これにより、U/
Dカウンタ151はそのカウント値が図4(g)に示す
ように「1」となり、その出力(バーZERO出力)は
、同図(e)に示すようにインアクティブ(負論理)と
なる。この状態では、例えタイマ24からの出力(負論
理)があってもアンドゲート154でその出力は禁止さ
れるため、そのタイマ24の出力(負論理)はオアゲー
ト155からリフレッシュ要求信号として出力されず、
DRAM22のリフレッシュは行われない。すなわち、
以前I/Oアクセス要求が出されたとき、すでにリフレ
ッシュを行ったため、タイマ24から出力(負論理)が
あってもリフレッシュは行わない。
【0023】さらに、所定時間経過後、CPU21から
次のI/Oアクセス要求が出されると、上記と同様の動
作でDRAM22のリフレッシュが行われ、そして、U
/Dカウンタ151のカウント値は「2」となる(図4
(g))。この状態となった後タイマ24から出力(負
論理)があると(図4(b))、このタイマ24の出力
はアンドゲート154で禁止され、オアゲート155か
らはリフレッシュ要求信号が出力されないが(同図(f
))、U/Dカウンタ151のバーZERO出力はアン
ドゲート152に対してはインバータ153で反転され
た後入力するので、そのタイマ24の出力(負論理)は
通過し、U/Dカウンタ151はカウントを1つダウン
し、そのカウント値が「1」となる(図4(g))。
次のI/Oアクセス要求が出されると、上記と同様の動
作でDRAM22のリフレッシュが行われ、そして、U
/Dカウンタ151のカウント値は「2」となる(図4
(g))。この状態となった後タイマ24から出力(負
論理)があると(図4(b))、このタイマ24の出力
はアンドゲート154で禁止され、オアゲート155か
らはリフレッシュ要求信号が出力されないが(同図(f
))、U/Dカウンタ151のバーZERO出力はアン
ドゲート152に対してはインバータ153で反転され
た後入力するので、そのタイマ24の出力(負論理)は
通過し、U/Dカウンタ151はカウントを1つダウン
し、そのカウント値が「1」となる(図4(g))。
【0024】その後、CPU11からのI/Oアクセス
要求が無い状態で、タイマ24から出力(タイマ出力)
があると、U/Dカウンタ151は上記と同様にしてカ
ウントダウンされ、そのカウント値が「0」となり、そ
のバーZERO出力は図4(e)に示すようにアクティ
ブ状態となる。この状態で、次にタイマ14から図4(
b)に示すように出力(負論理)があると、そのタイマ
24の出力はアンドゲート154を通過してオアゲート
155から図4(f)に示すようにリフレッシュ要求信
号としてDRAM22に出力され、DRAM22は再び
タイマ24からの出力によってリフレッシュが行われる
。
要求が無い状態で、タイマ24から出力(タイマ出力)
があると、U/Dカウンタ151は上記と同様にしてカ
ウントダウンされ、そのカウント値が「0」となり、そ
のバーZERO出力は図4(e)に示すようにアクティ
ブ状態となる。この状態で、次にタイマ14から図4(
b)に示すように出力(負論理)があると、そのタイマ
24の出力はアンドゲート154を通過してオアゲート
155から図4(f)に示すようにリフレッシュ要求信
号としてDRAM22に出力され、DRAM22は再び
タイマ24からの出力によってリフレッシュが行われる
。
【0025】上記した一連の動作を要約すれば次のよう
になる。通常はタイマ24からの出力(負論理)に応じ
て、DRAMC23がDRAM22のリフレッシュ動作
を一定周期で行うが、CPU21からのI/Oアクセス
要求信号があったときには、そのI/Oアクセス要求信
号でDRAMC23がDRAM22のリフレッシュ動作
を行い、そのリフレッシュ動作をU/Dカウンタ151
で累算し記憶する。そして、U/Dカウンタ151のカ
ウント値が「1」以上となっている間は、タイマ24か
ら出力(負論理)があってもそのタイマ出力によるDR
AM22のリフレッシュ動作は行わない。また、タイマ
24の出力(負論理)が行われる毎に、U/Dカウンタ
151を「1」ずつカウントダウンし、上記I/Oアク
セス要求信号が一定時間到来せず、U/Dカウンタ15
1のカウント値が再び「0」になると、再びタイマ24
の出力(負論理)によるリフレッシュ動作に戻る。すな
わち、I/Oアクセスを利用して、DRAM12のリフ
レッシュを行うようにしているため、タイマ24の出力
による一定周期のリフレッシュを省略できる場合があり
、CPU21がDRAM22をアクセスしたときにタイ
マ24の出力(負論理)に応じたリフレッシュが行われ
ていることによるアクセス待ちの頻度を少なくできる。
になる。通常はタイマ24からの出力(負論理)に応じ
て、DRAMC23がDRAM22のリフレッシュ動作
を一定周期で行うが、CPU21からのI/Oアクセス
要求信号があったときには、そのI/Oアクセス要求信
号でDRAMC23がDRAM22のリフレッシュ動作
を行い、そのリフレッシュ動作をU/Dカウンタ151
で累算し記憶する。そして、U/Dカウンタ151のカ
ウント値が「1」以上となっている間は、タイマ24か
ら出力(負論理)があってもそのタイマ出力によるDR
AM22のリフレッシュ動作は行わない。また、タイマ
24の出力(負論理)が行われる毎に、U/Dカウンタ
151を「1」ずつカウントダウンし、上記I/Oアク
セス要求信号が一定時間到来せず、U/Dカウンタ15
1のカウント値が再び「0」になると、再びタイマ24
の出力(負論理)によるリフレッシュ動作に戻る。すな
わち、I/Oアクセスを利用して、DRAM12のリフ
レッシュを行うようにしているため、タイマ24の出力
による一定周期のリフレッシュを省略できる場合があり
、CPU21がDRAM22をアクセスしたときにタイ
マ24の出力(負論理)に応じたリフレッシュが行われ
ていることによるアクセス待ちの頻度を少なくできる。
【0026】なお、上記実施例ではDRAM22のリフ
レッシュをCPU21のI/Oアクセス要求を利用して
行っているが、リフレッシュのトリガーとなる信号はこ
れに限定されるものではなく、CPU11がDRAM2
2をアクセスする以外の信号、例えばCPUがアイドル
しているということを示す信号やCPU11内部のパイ
プラインに空きが生じているというステイタスを示す信
号などを利用してリフレッシュを行うようにしてもよい
。
レッシュをCPU21のI/Oアクセス要求を利用して
行っているが、リフレッシュのトリガーとなる信号はこ
れに限定されるものではなく、CPU11がDRAM2
2をアクセスする以外の信号、例えばCPUがアイドル
しているということを示す信号やCPU11内部のパイ
プラインに空きが生じているというステイタスを示す信
号などを利用してリフレッシュを行うようにしてもよい
。
【0027】
【発明の効果】この発明によれば、DRAMのリフレッ
シュをCPUがDRAMをアクセスしていない期間を利
用して行うようにしたので、タイマ出力に応じた一定周
期でのリフレッシュを省略できる場合が生じDRAMを
アクセスしたとき、DRAMがタイマ出力によるリフレ
ッシュ処理を行っているために発生するアクセス遅延の
頻度が少なくなり、処理装置の処理速度を向上できる。
シュをCPUがDRAMをアクセスしていない期間を利
用して行うようにしたので、タイマ出力に応じた一定周
期でのリフレッシュを省略できる場合が生じDRAMを
アクセスしたとき、DRAMがタイマ出力によるリフレ
ッシュ処理を行っているために発生するアクセス遅延の
頻度が少なくなり、処理装置の処理速度を向上できる。
【図1】この発明のブロック図である。
【図2】DRAMを備えた処理装置のシステム構成を示
すブロック図である。
すブロック図である。
【図3】リフレッシュ要求信号制御回路の内部構成図で
ある。
ある。
【図4】DRAMのリフレッシュ動作を説明するタイム
チャートである。
チャートである。
【図5】従来例のDRAMを備えた処理装置のシステム
構成を示すブロック図である。
構成を示すブロック図である。
【図6】従来の処理装置におけるDRAMのリフレッシ
ュ動作を示すタイミングである。
ュ動作を示すタイミングである。
【図7】従来の処理装置におけるDRAMのリフレッシ
ュ動作を示すタイミングである。
ュ動作を示すタイミングである。
1 リフレッシュ要求信号出力手段
2 リフレッシュ要求信号制御手段
Claims (1)
- 【請求項1】DRAMのリフレッシュ開始時間を監視し
て所定時間毎に前記DRAMに対するリフレッシュを要
求する信号を出力するリフレッシュ要求信号出力手段と
、前記DRAMに対するアクセス以外の信号の出力が行
われたとき前記DRAMに対するリフレッシュ要求信号
を出力し、前記DRAMに対するアクセス以外の信号が
所定時間以上出力されないときは、前記リフレッシュ要
求信号出力手段から出力される信号を前記DRAMに対
するリフレッシュ要求信号として出力するリフレッシュ
要求信号出力制御手段と、を有することを特徴とするD
RAMのリフレッシュ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2409373A JPH04232689A (ja) | 1990-12-28 | 1990-12-28 | Dramのリフレッシュ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2409373A JPH04232689A (ja) | 1990-12-28 | 1990-12-28 | Dramのリフレッシュ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04232689A true JPH04232689A (ja) | 1992-08-20 |
Family
ID=18518712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2409373A Pending JPH04232689A (ja) | 1990-12-28 | 1990-12-28 | Dramのリフレッシュ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04232689A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5305274A (en) * | 1992-09-16 | 1994-04-19 | Proebsting Robert J | Method and apparatus for refreshing a dynamic random access memory |
-
1990
- 1990-12-28 JP JP2409373A patent/JPH04232689A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5305274A (en) * | 1992-09-16 | 1994-04-19 | Proebsting Robert J | Method and apparatus for refreshing a dynamic random access memory |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100284718B1 (ko) | 타이머 관리자 | |
US5822265A (en) | DRAM controller with background refresh | |
JPH11134292A (ja) | パイプライン方式のバスを用いたメモリ制御方式 | |
KR970703564A (ko) | 분산 데이터 버퍼를 액세싱하기 위한 방법 및 장치(method and apparatus for accessing a distributed data buffer) | |
JPH04232689A (ja) | Dramのリフレッシュ制御装置 | |
JP3187446B2 (ja) | キャッシュメモリ制御装置 | |
KR920010446A (ko) | 고속 페이지 모드 선택을 위한 방법 및 장치 | |
JP3202272B2 (ja) | Dmaコントローラ | |
JPH103785A (ja) | メモリのリフレッシュ方法及びそのためのメモリ制御装置 | |
JPH06325570A (ja) | ダイナミックメモリリフレッシュ回路 | |
JPH06111568A (ja) | 画像メモリ装置 | |
JPS63191397A (ja) | 情報処理装置 | |
JPH07146814A (ja) | メモリ装置 | |
JP3136681B2 (ja) | データ処理装置 | |
JPH047761A (ja) | メモリアクセス方法 | |
JPH0469750A (ja) | メモリ制御方式 | |
JPS63191398A (ja) | 情報処理装置 | |
JPH09297990A (ja) | メモリリフレッシュ制御方法およびメモリリフレッシュ制御装置 | |
JP3250377B2 (ja) | メモリコントロール装置 | |
JPH08335186A (ja) | 共有メモリの読み出し方法 | |
JPH01258152A (ja) | メモリ制御装置 | |
JPH0561769A (ja) | メモリ・アクセス方法 | |
JPH0677100U (ja) | Dramアクセス制御装置 | |
JPH0962561A (ja) | Dramのリフレッシュ方法 | |
JPH0434795A (ja) | リフレッシュ制御回路 |