JPH04232689A - Ｄｒａｍのリフレッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＤＲＡＭ（ダイナミッ
クＲＡＭ）を備えた処理装置において、上記ＤＲＡＭの
リフレッシュを行うリフレッシュ制御装置に関する。

【０００２】

【従来の技術】図５はデータ保持のために、定期的にデ
ータの再書込みが必要なメモリセルから成るダイナミッ
クＲＡＭを備えた従来の一般的な処理装置のシステム構
成を示すブロック図である。

【０００３】同図において、１１は中央処理装置（以下
、ＣＰＵと略称する）、１２は上記ＣＰＵ１１に対して
データバスＤＢを介して接続されるダイナミックＲＡＭ
（以下、ＤＲＡＭと略称する）、１３は上記ＣＰＵ１１
に対してアドレスバスＡＢを介して接続されるとともに
アクセス要求線Ｌ１　、アクセス終了線Ｌ２　で接続さ
れ、かつ上記ＤＲＡＭ１２に対して制御信号を出力する
ダイナミックＲＡＭコントローラ（以下ＤＲＡＭＣと略
称する）、１４は上記ＤＲＡＭ１３に対するリフレッシ
ュ開始時間を監視して所定時間毎にリフレッシュ要求信
号をＤＲＡＭＣ１３に出力するタイマである。

【０００４】上記のような構成において、ＣＰＵ１１が
ＤＲＡＭ１２の所定アドレスに書込まれたデータを読み
出す動作は次のようにして行われる。まず、ＣＰＵ１１
はアドレスバスＡＢを通じてＤＲＡＭＣ１３に対して当
該アドレス信号を与えるとともにアクセス要求線Ｌ１　
をアクティブにドライブする。これによりＤＲＡＭＣ１
３はＤＲＡＭ１２に対しデータ読み出し用の制御信号を
与え、この制御信号を受けてＤＲＡＭ１２は、ＣＰＵ１
１がアドレスバスＡＢ上に出力したアドレスのデータを
データバスＤＢに出力する。そして、ＤＲＡＭＣ１３が
アクセス終了信号をアクセス終了線Ｌ２　を介してＣＰ
Ｕ１１に出力し、そのアクセス終了信号を受けてＣＰＵ
１１がデータバスＤＢを介してＤＲＡＭ１２から読み出
されたデータを取込んで動作を終了する。

【０００５】ところで、ＤＲＡＭ１２は、そのメモリセ
ル（ダイナミックセル）がコンデンサに電荷を蓄える構
成となっているため、全てのメモリセルを定期的にリフ
レッシュする必要がある。このため、タイマ１４は一定
周期でＤＲＡＭＣ１３にリフレッシュ開始信号を出力し
、ＤＲＡＭＣ１３はタイマ１４からの上記リフレッシュ
開始信号を受けてＤＲＡＭ１２のリフレッシュ動作を行
う。

【０００６】上記動作をタイムチャートに示したが、図
６，図７である。図６は、ＣＰＵ１１がＤＲＡＭＣ１３
に対しアクセス要求を出力してからデータの取込みを終
了するまでの間に、タイマ１４からリフレッシュ要求信
号が出力されなかった場合のタイムチャートである。

【０００７】同図において、ＣＰＵ１１はアドレスバス
ＡＢを介してＤＲＡＭＣ１３にアドレス信号を与える（
同図（ａ））とともにアクセス要求線Ｌ１　を同図（ｂ
）に示すようにアクティブ（負論理）にドライブする。 そして、ＤＲＡＭＣ１３がＤＲＡＭ１２に対して同図６
（ｃ）に示すようにリード動作を行うと、ＤＲＡＭ１２
が上記アドレス信号に格納されたデータをデータバスＤ
Ｂに出力し（同図（ｄ））、ＤＲＡＭＣ１３が同図（ｅ
）に示すようにアクセス終了信号（負論理）をＣＰＵ１
１に出力する。この動作において、ＣＰＵ１１がアクセ
ス要求信号を出力してからＤＲＡＭＣ１３がアクセス終
了信号を出力するまでの時間をＴ１　とする。

【０００８】一方、図７（ａ）〜（ｆ）は、ＣＰＵ１１
がアクセス要求信号を出力してからデータの取込みを終
了するまでの間に、タイマ１４からリフレッシュ要求が
出力された場合のタイムチャートを示すものである。

【０００９】ＣＰＵ１１が同図（ｂ）に示すように、ア
クセス要求線Ｌ１　をアクティブにドライブしたとき、
同図（ｃ）に示すようにＤＲＡＭＣ１３に対しタイマ１
４からリフレッシュ要求信号が出力されており、同図（
ｄ）に示すようにＤＲＡＭ１１のリフレッシュ動作が行
われていたとすると、ＤＲＡＭＣ１３はリフレッシュ動
作が終了してからＣＰＵ１１から要求されたデータの読
み出し動作を行う。このため、ＣＰＵ１１がアクセス要
求信号を出力してからアクセスが終了するまでの時間Ｔ
２　は、上記時間Ｔ１　よりも長くなり、アクセス要求
時にリフレッシュが行われていなかった場合に比べデー
タ取込みに時間がかかる。

【００１０】

【発明が解決しようとする課題】上述したように、ＣＰ
Ｕ１１がＤＲＡＭＣ１３に対しアクセス要求を行ったと
きに、ＤＲＡＭＣ１３がＤＲＡＭ２に対してリフレッシ
ュ動作を行っていれば、ＤＲＡＭＣ１３はそのリフレッ
シュ動作が終了してからリードサイクルに入るため、そ
の間ＣＰＵ１１はウェイト状態となり、データの取込み
は、リフレッシュ処理が行われていなかった場合に比べ
て遅くなる。

【００１１】処理装置の処理速度は、メモリのアクセス
速度に大きく依存する。したがって、ＣＰＵ１１のＤＲ
ＡＭＣ１３に対するアクセス要求がＤＲＡＭ１２のリフ
レッシュ処理中に行われる頻度が高くなるほどその処理
速度はより遅くなることになる。

【００１２】この原因は、ＤＲＡＭのリフレッシュをタ
イマ１４から要求される一定周期で行っていることに起
因していると考えられる。してみれば、ＤＲＡＭのリフ
レッシュを、ＣＰＵがＤＲＡＭをアクセスしていない期
間を利用して行うようにすれば、タイマ出力に応じた一
定周期でのリフレッシュを省略できる場合が生じ、ＣＰ
ＵがＤＲＡＭをアクセスしたとき、ＤＲＡＭがタイマ出
力によるリフレッシュ処理を行っているために発生する
アクセス遅延の頻度が少なくなり、処理装置の処理速度
が向上することは明らかである。

【００１３】この発明の課題は、ＤＲＡＭのリフレッシ
ュをＣＰＵがＤＲＡＭをアクセスしていない期間を利用
して行うようにすることである。

【００１４】

【課題を解決するための手段】本発明の手段は次の通り
である。リフレッシュ要求信号出力手段１（図１の機能
ブロック図参照、以下同じ）は、ＤＲＡＭのリフレッシ
ュ開始時間を監視して、所定時間毎にＤＲＡＭに対する
リフレッシュ要求信号ａを出力する。

【００１５】リフレッシュ出力信号制御手段２は、ＤＲ
ＡＭに対するアクセス以外の信号ｂの出力が行われたと
き前記ＤＲＡＭに対するリフレッシュ要求信号ｃを出力
し、前記ＤＲＡＭに対するアクセス以外の信号ｂが所定
時間以上出力されないときはリフレッシュ要求信号出力
手段１から出力される信号を前記ＤＲＡＭに対するリフ
レッシュ要求信号ｃとして出力する。

【００１６】前記ＤＲＡＭに対するアクセス以外の信号
ｂは、例えばＣＰＵが入出力装置に対して出力するＩ／
Ｏアクセス要求信号、ＣＰＵがアイドル状態にあること
を示す信号、及びＣＰＵ内部のパイプラインに空きが生
じている状態を示す信号等である。

【００１７】

【作用】この発明の手段の作用は次の通りである。リフ
レッシュ要求信号出力制御手段２は、通常は、リフレッ
シュ要求信号出力手段１から出力されるメモリ要求信号
ａに応じて、リフレッシュ要求信号ｃをＤＲＡＭコント
ローラ（ＤＲＡＭＣ）に出力するが、ＣＰＵがメモリに
対するアクセス以外の信号ｂを出力したときには、その
タイミングでＤＲＡＭコントローラに対しリフレッシュ
要求信号ｃを出力する。そして、上記ＤＲＡＭに対する
アクセス以外の信号ｂが、所定時間以上出力されない場
合には、再びリフレッシュ要求信号出力手段１から出力
されるリフレッシュ要求信号ａに応じて、ＤＲＡＭコン
トローラに対しリフレッシュ要求信号を出力する。

【００１８】したがって、ＤＲＡＭのリフレッシュをＣ
ＰＵがＤＲＡＭをアクセスしていない期間を利用して行
うことができる。

【００１９】

【実施例】以下、一実施例を図２〜図４を参照しながら
説明する。図２において、２１はＣＰＵ、２２はＤＲＡ
Ｍ（ダイナミックＲＡＭ）、２３はＤＲＡＭＣ（ダイナ
ミックＲＡＭコントローラ）、２４は一定周期でリフレ
ッシュ要求を出力するタイマ、２５はＣＰＵのＩ／Ｏア
クセス要求とタイマ２４からのアクセス要求信号を監視
して、ＤＲＡＭ１２にリフレッシュ要求信号を出力する
リフレッシュ要求信号制御回路である。そして、上記Ｄ
ＲＡＭ２２はＣＰＵ２１に対してデータバスＤＢで接続
され、ＤＲＡＭＣ２３はＣＰＵ２１に対しアドレスバス
ＡＢで接続されるとともに、アドレス要求線Ｌ１　とア
ドレス終了線Ｌ２　とで接続されている。また、上記リ
フレッシュ要求信号制御回路２５はＣＰＵ２１からのＩ
／Ｏアクセス要求線Ｌ３　に接続されている。

【００２０】次に、リフレッシュ要求信号制御回路２５
の内部構成を図３に示す。同図において、１５１はアッ
プダウンカウンタ（以下、Ｕ／Ｄカウンタという）で、
このＵ／Ｄカウンタ１５１のアップ端子（バーＵＰ）に
は、ＣＰＵ１１からのＩ／Ｏアクセス要求（負論理）が
入力され、ダウン側端子（バーＤＯＷＮ）にはアンドゲ
ート１５２（負論理）からの出力が入力されるようにな
っている。このアンドゲート１５２の一方の入力端子に
は、タイマ２４からの出力（負論理）が入力され、他方
の入力端子にはインバータ１５３を介して上記Ｕ／Ｄカ
ウンタ１５１の出力が入力されるようになっている。こ
のＵ／Ｄカウンタ１５１の出力はもう１つのアンドゲー
ト１５４（負論理）の一方の入力端子にも入力され、こ
のアンドゲート１５４の他方の入力端子には前記タイマ
２４からの出力（負論理）が入力されるようになってい
る。そして、このアンドゲート１５４の出力は、オアゲ
ート１５５（負論理）の一方の入力端子に入力され、こ
のオアゲート１５５の他方の入力端子には上記Ｉ／Ｏア
クセス要求が入力されるようになっている。そして、こ
のオアゲート１５５の出力はリフレッシュ要求信号（負
論理）として図２に示したＤＲＡＭＣ２３に送出される
ようになっている。

【００２１】次に図４のタイムチャートを参照しながら
この実施例の動作を説明する。まず、初期状態としてＵ
／Ｄカウンタ１５１のカウント値は０とする（図４（ｇ
））。このとき、タイマ２４から図４（ｂ）に示すよう
に出力（負論理）があると、アンドゲート１５４の出力
がアクティブ（“Ｈ”）になり、その出力がオアゲート
１５５を介してリフレッシュ要求信号（負論理）として
図４（ｆ）に示すように出力される。このリフレッシュ
要求信号は図３に示したＤＲＡＭＣ２３に与えられ、こ
れによりＤＲＡＭＣ２３はＤＲＡＭ２２のリフレッシュ
を行う。ところで、この時点ではＣＰＵ２１からのＩ／
Ｏアクセス要求（負論理）がまだ無く（図４（ａ））、
タイマ２４の出力（負論理）に基づいてＤＲＡＭ２２の
リフレッシュ処理が行われる。

【００２２】そして、所定時間後、図４（ａ）に示すよ
うにＣＰＵ１１からＩ／Ｏアクセス要求が出されると（
負論理）、そのＩ／Ｏアクセス要求信号はオアゲート１
５５を通ってリフレッシュ要求信号としてＤＲＡＭＣ１
３に与えられる。同時に上記Ｉ／Ｏアクセス要求信号は
、リフレッシュ要求信号制御回路２５内のＵ／Ｄカウン
タ１５１のアップ側端子にも図４（ｃ）に示すようにカ
ウントアップ信号として入力される。これにより、Ｕ／
Ｄカウンタ１５１はそのカウント値が図４（ｇ）に示す
ように「１」となり、その出力（バーＺＥＲＯ出力）は
、同図（ｅ）に示すようにインアクティブ（負論理）と
なる。この状態では、例えタイマ２４からの出力（負論
理）があってもアンドゲート１５４でその出力は禁止さ
れるため、そのタイマ２４の出力（負論理）はオアゲー
ト１５５からリフレッシュ要求信号として出力されず、
ＤＲＡＭ２２のリフレッシュは行われない。すなわち、
以前Ｉ／Ｏアクセス要求が出されたとき、すでにリフレ
ッシュを行ったため、タイマ２４から出力（負論理）が
あってもリフレッシュは行わない。

【００２３】さらに、所定時間経過後、ＣＰＵ２１から
次のＩ／Ｏアクセス要求が出されると、上記と同様の動
作でＤＲＡＭ２２のリフレッシュが行われ、そして、Ｕ
／Ｄカウンタ１５１のカウント値は「２」となる（図４
（ｇ））。この状態となった後タイマ２４から出力（負
論理）があると（図４（ｂ））、このタイマ２４の出力
はアンドゲート１５４で禁止され、オアゲート１５５か
らはリフレッシュ要求信号が出力されないが（同図（ｆ
））、Ｕ／Ｄカウンタ１５１のバーＺＥＲＯ出力はアン
ドゲート１５２に対してはインバータ１５３で反転され
た後入力するので、そのタイマ２４の出力（負論理）は
通過し、Ｕ／Ｄカウンタ１５１はカウントを１つダウン
し、そのカウント値が「１」となる（図４（ｇ））。

【００２４】その後、ＣＰＵ１１からのＩ／Ｏアクセス
要求が無い状態で、タイマ２４から出力（タイマ出力）
があると、Ｕ／Ｄカウンタ１５１は上記と同様にしてカ
ウントダウンされ、そのカウント値が「０」となり、そ
のバーＺＥＲＯ出力は図４（ｅ）に示すようにアクティ
ブ状態となる。この状態で、次にタイマ１４から図４（
ｂ）に示すように出力（負論理）があると、そのタイマ
２４の出力はアンドゲート１５４を通過してオアゲート
１５５から図４（ｆ）に示すようにリフレッシュ要求信
号としてＤＲＡＭ２２に出力され、ＤＲＡＭ２２は再び
タイマ２４からの出力によってリフレッシュが行われる
。

【００２５】上記した一連の動作を要約すれば次のよう
になる。通常はタイマ２４からの出力（負論理）に応じ
て、ＤＲＡＭＣ２３がＤＲＡＭ２２のリフレッシュ動作
を一定周期で行うが、ＣＰＵ２１からのＩ／Ｏアクセス
要求信号があったときには、そのＩ／Ｏアクセス要求信
号でＤＲＡＭＣ２３がＤＲＡＭ２２のリフレッシュ動作
を行い、そのリフレッシュ動作をＵ／Ｄカウンタ１５１
で累算し記憶する。そして、Ｕ／Ｄカウンタ１５１のカ
ウント値が「１」以上となっている間は、タイマ２４か
ら出力（負論理）があってもそのタイマ出力によるＤＲ
ＡＭ２２のリフレッシュ動作は行わない。また、タイマ
２４の出力（負論理）が行われる毎に、Ｕ／Ｄカウンタ
１５１を「１」ずつカウントダウンし、上記Ｉ／Ｏアク
セス要求信号が一定時間到来せず、Ｕ／Ｄカウンタ１５
１のカウント値が再び「０」になると、再びタイマ２４
の出力（負論理）によるリフレッシュ動作に戻る。すな
わち、Ｉ／Ｏアクセスを利用して、ＤＲＡＭ１２のリフ
レッシュを行うようにしているため、タイマ２４の出力
による一定周期のリフレッシュを省略できる場合があり
、ＣＰＵ２１がＤＲＡＭ２２をアクセスしたときにタイ
マ２４の出力（負論理）に応じたリフレッシュが行われ
ていることによるアクセス待ちの頻度を少なくできる。

【００２６】なお、上記実施例ではＤＲＡＭ２２のリフ
レッシュをＣＰＵ２１のＩ／Ｏアクセス要求を利用して
行っているが、リフレッシュのトリガーとなる信号はこ
れに限定されるものではなく、ＣＰＵ１１がＤＲＡＭ２
２をアクセスする以外の信号、例えばＣＰＵがアイドル
しているということを示す信号やＣＰＵ１１内部のパイ
プラインに空きが生じているというステイタスを示す信
号などを利用してリフレッシュを行うようにしてもよい
。

【００２７】

【発明の効果】この発明によれば、ＤＲＡＭのリフレッ
シュをＣＰＵがＤＲＡＭをアクセスしていない期間を利
用して行うようにしたので、タイマ出力に応じた一定周
期でのリフレッシュを省略できる場合が生じＤＲＡＭを
アクセスしたとき、ＤＲＡＭがタイマ出力によるリフレ
ッシュ処理を行っているために発生するアクセス遅延の
頻度が少なくなり、処理装置の処理速度を向上できる。

【図面の簡単な説明】

【図１】この発明のブロック図である。

【図２】ＤＲＡＭを備えた処理装置のシステム構成を示
すブロック図である。

【図３】リフレッシュ要求信号制御回路の内部構成図で
ある。

【図４】ＤＲＡＭのリフレッシュ動作を説明するタイム
チャートである。

【図５】従来例のＤＲＡＭを備えた処理装置のシステム
構成を示すブロック図である。

【図６】従来の処理装置におけるＤＲＡＭのリフレッシ
ュ動作を示すタイミングである。

【図７】従来の処理装置におけるＤＲＡＭのリフレッシ
ュ動作を示すタイミングである。

【符号の説明】

１　　リフレッシュ要求信号出力手段 ２　　リフレッシュ要求信号制御手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＤＲＡＭのリフレッシュ開始時間を監視し
   て所定時間毎に前記ＤＲＡＭに対するリフレッシュを要
   求する信号を出力するリフレッシュ要求信号出力手段と
   、前記ＤＲＡＭに対するアクセス以外の信号の出力が行
   われたとき前記ＤＲＡＭに対するリフレッシュ要求信号
   を出力し、前記ＤＲＡＭに対するアクセス以外の信号が
   所定時間以上出力されないときは、前記リフレッシュ要
   求信号出力手段から出力される信号を前記ＤＲＡＭに対
   するリフレッシュ要求信号として出力するリフレッシュ
   要求信号出力制御手段と、を有することを特徴とするＤ
   ＲＡＭのリフレッシュ制御装置。