JPH0469750A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH0469750A JPH0469750A JP2183027A JP18302790A JPH0469750A JP H0469750 A JPH0469750 A JP H0469750A JP 2183027 A JP2183027 A JP 2183027A JP 18302790 A JP18302790 A JP 18302790A JP H0469750 A JPH0469750 A JP H0469750A
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- JP
- Japan
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- entry
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- memory
- cache memory
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- Pending
Links
- 238000012423 maintenance Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 10
- 230000003068 static effect Effects 0.000 claims description 2
- 240000007320 Pinus strobus Species 0.000 description 14
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御方式、特に書き戻し式のキャッシュ
メモリと、ＤＲＡＭを記憶素子とする主メモリとを有す
るコンピュータ装置におけるメモリ制御方式に関する。
メモリと、ＤＲＡＭを記憶素子とする主メモリとを有す
るコンピュータ装置におけるメモリ制御方式に関する。
従来、この種のメモリ制御方式としては、キャッシュの
１エントりのブロックサイズに等しい転送バイト数をも
つブロック転送モードを設け、回のブロック転送中だけ
高速アクセス・モードを利用するメモリ制御方式がある
。第３図はそのタイムチャー１〜を示す。
１エントりのブロックサイズに等しい転送バイト数をも
つブロック転送モードを設け、回のブロック転送中だけ
高速アクセス・モードを利用するメモリ制御方式がある
。第３図はそのタイムチャー１〜を示す。
第３図において、書き戻しのプロ・ンク転送が終るとロ
ウ・アドレス・ストローブ（ＲＡＳ）を打ち切るので、
ＲＡＳのプリチャージ時間だけ読み出しのブロック転送
が遅れているのがわかる。
ウ・アドレス・ストローブ（ＲＡＳ）を打ち切るので、
ＲＡＳのプリチャージ時間だけ読み出しのブロック転送
が遅れているのがわかる。
上述した従来のメモリ制御方式では、１回のブロック転
送だけしか高速アクセスモードが使えないので、キャッ
シュ・ミス時の変更されたエントリの書き戻しと、新し
いエンＩ・りの読み出しの間に、ロウ・アドレス・スト
ローブのプリチャージ時間が入り、メモリザイクル時間
が長くなるという欠点がある。
送だけしか高速アクセスモードが使えないので、キャッ
シュ・ミス時の変更されたエントリの書き戻しと、新し
いエンＩ・りの読み出しの間に、ロウ・アドレス・スト
ローブのプリチャージ時間が入り、メモリザイクル時間
が長くなるという欠点がある。
本発明の方式は、書き戻し方のキャッシュメモリと、ペ
ージモード又は高速ページモード又はスタティック・カ
ラム・モードのうちいずれかの高速アクセスモードを持
つＤ ＲＡ、 Ｍ素子を有している主メモリと、前記キ
ャッシュ・メモリと前記主メモリとを接続するシステム
バスとを有するコンピュータ装置におけるメモリ制御方
式において、前記システムバスを介して前記キャッシュ
メモリのエントリアドレス線に接続されるロウ・アドレ
ス部と、 前記キャッシュメモリのタグ部及びブロック内アドレス
線及びロウ・アドレス部に接続していないエントリアド
レス線に接続されるカラム・アドレス部とに分かれるア
ドレス入力線と、前記キャッシュメモリが１エントリの
ブロックサイズ分のデータを転送するブロック転送を行
うことを前記主メモリに通知するブロック転送要求信号
線と、 前記キャッシュメモリが２回以上の転送で同じエントリ
アドレスを使用することを前記主メモリに通知するエン
トリアドレス維持信号線と、前記アドレス入力線を入力
とし、ロウ・アドレス部とカラム・アドレス部とを切り
換えてＤＲＡＭ素子のアドレス入力に接続するアドレス
・マルチプレクサと、 前記ブロック転送要求信号線及び前記エントリアドレス
維持信号線に接続され、ＤＲＡＭ素子のロウ・アドレス
・ストローブ、カラム・アドレス・ストローブ及び前記
アドレスプレクサの制御を行うタイミング制御回路とを
有し、 前記キャッシュメモリが変更されたエンＩ・りの書き戻
しと、前記エントリと同じエントリアドレスを持つ新し
いエンＩ・りの読み出しを行う場合には、前記エントリ
アドレス維持信号を書き戻し及び読み出しのブロック転
送中に出力することによって、前記タイミング制御回路
がＤＲ，ＡＭ素子の高速アクセスモードを用いてロウ・
アドレスを変更せずに、書き戻しと読み出しを行うこと
を特徴とする。
ージモード又は高速ページモード又はスタティック・カ
ラム・モードのうちいずれかの高速アクセスモードを持
つＤ ＲＡ、 Ｍ素子を有している主メモリと、前記キ
ャッシュ・メモリと前記主メモリとを接続するシステム
バスとを有するコンピュータ装置におけるメモリ制御方
式において、前記システムバスを介して前記キャッシュ
メモリのエントリアドレス線に接続されるロウ・アドレ
ス部と、 前記キャッシュメモリのタグ部及びブロック内アドレス
線及びロウ・アドレス部に接続していないエントリアド
レス線に接続されるカラム・アドレス部とに分かれるア
ドレス入力線と、前記キャッシュメモリが１エントリの
ブロックサイズ分のデータを転送するブロック転送を行
うことを前記主メモリに通知するブロック転送要求信号
線と、 前記キャッシュメモリが２回以上の転送で同じエントリ
アドレスを使用することを前記主メモリに通知するエン
トリアドレス維持信号線と、前記アドレス入力線を入力
とし、ロウ・アドレス部とカラム・アドレス部とを切り
換えてＤＲＡＭ素子のアドレス入力に接続するアドレス
・マルチプレクサと、 前記ブロック転送要求信号線及び前記エントリアドレス
維持信号線に接続され、ＤＲＡＭ素子のロウ・アドレス
・ストローブ、カラム・アドレス・ストローブ及び前記
アドレスプレクサの制御を行うタイミング制御回路とを
有し、 前記キャッシュメモリが変更されたエンＩ・りの書き戻
しと、前記エントリと同じエントリアドレスを持つ新し
いエンＩ・りの読み出しを行う場合には、前記エントリ
アドレス維持信号を書き戻し及び読み出しのブロック転
送中に出力することによって、前記タイミング制御回路
がＤＲ，ＡＭ素子の高速アクセスモードを用いてロウ・
アドレスを変更せずに、書き戻しと読み出しを行うこと
を特徴とする。
次に、本発明について図面を参照して説明する。
第１−図は本発明の一実施例である。
１はプロセッサでキャッシュ・メモリ２をアクセスする
時はアドレス線ａにアドレスを出しデータ線ｅでデータ
の授受を行う。
時はアドレス線ａにアドレスを出しデータ線ｅでデータ
の授受を行う。
２は書き戻し式のキャッシュ・メモリで、２１はタグ部
、２２は有効フラグ部、２３は変更フラグ部、２４はデ
ータ部である。
、２２は有効フラグ部、２３は変更フラグ部、２４はデ
ータ部である。
プロセッサ１からアクセスされる時は、エントリ・アド
レス線すからエントリアドレスを受けとり、読み出され
たタグ部２１の内容と、タグ・アドレス線Ｃから受けと
ったタグ・アドレスを比較し、一致して有効フラグ部２
２の内容がセラ）・されていた場合はヒツトとしてデー
タ部２４のデータをプロセッサ］との間で′入出力する
。
レス線すからエントリアドレスを受けとり、読み出され
たタグ部２１の内容と、タグ・アドレス線Ｃから受けと
ったタグ・アドレスを比較し、一致して有効フラグ部２
２の内容がセラ）・されていた場合はヒツトとしてデー
タ部２４のデータをプロセッサ］との間で′入出力する
。
ヒツトしなかった場合は、変更フラグ部２３の内容を調
べ、有効フラグと変更フラグがともにセットされていた
場合はデータ部２４の内容が変更されていることを示す
。この場合はシステムバス４に向けてエントリ・アドレ
ス線すにエントリアドレス、タグ部出力線ｆにタグ・ア
ドレス、データ線ｇにブロック内アドレスを出力し、デ
ータ線ｊから変更されたデータを出力して主メモリ３に
書き戻しのブロック転送を行う。このときブロック転送
要求信号線りにブロック転送要求信号を、エントリ・ア
ドレス維持信号線ｉにエントリアドレス維持信号を出力
する。システムバス４はこれらの信号を主メモリ３に中
継する。
べ、有効フラグと変更フラグがともにセットされていた
場合はデータ部２４の内容が変更されていることを示す
。この場合はシステムバス４に向けてエントリ・アドレ
ス線すにエントリアドレス、タグ部出力線ｆにタグ・ア
ドレス、データ線ｇにブロック内アドレスを出力し、デ
ータ線ｊから変更されたデータを出力して主メモリ３に
書き戻しのブロック転送を行う。このときブロック転送
要求信号線りにブロック転送要求信号を、エントリ・ア
ドレス維持信号線ｉにエントリアドレス維持信号を出力
する。システムバス４はこれらの信号を主メモリ３に中
継する。
主メモリ３において、３］はＤ ＲＡ、 Ｍ素子の集合
であるメモリセルアレイ、３２はアドレス・マルチプレ
クサ、３３はタイミング制御回路、３４はブロック内ア
ドレスカウンタである。エントリアドレスの一部はロウ
・アドレス線ｋを通してロウ・アドレスとしてアドレス
・マルチプレクサ３２に入力される。残りのエントリア
ドレスはエントリアドレス線ρをタグ部２１の出力はタ
グアトｌ／ス入力線ｍを通してカラム・アドレス線ｐに
接続され、ブロック内アトｌ／スはブロック内アドレス
線ｎを通してブロック内アドレスカウンタ３４に入力さ
れ、その出力もカラム・アドレス線ｐに接続されてアド
レス・マルチプレクサ３２に入力される。アドレス・マ
ルチプレクサ３２の出力はアドレス入力線Ｗを通してメ
モリセルアレイ３１に入力される。
であるメモリセルアレイ、３２はアドレス・マルチプレ
クサ、３３はタイミング制御回路、３４はブロック内ア
ドレスカウンタである。エントリアドレスの一部はロウ
・アドレス線ｋを通してロウ・アドレスとしてアドレス
・マルチプレクサ３２に入力される。残りのエントリア
ドレスはエントリアドレス線ρをタグ部２１の出力はタ
グアトｌ／ス入力線ｍを通してカラム・アドレス線ｐに
接続され、ブロック内アトｌ／スはブロック内アドレス
線ｎを通してブロック内アドレスカウンタ３４に入力さ
れ、その出力もカラム・アドレス線ｐに接続されてアド
レス・マルチプレクサ３２に入力される。アドレス・マ
ルチプレクサ３２の出力はアドレス入力線Ｗを通してメ
モリセルアレイ３１に入力される。
タイミング制御回路３３はブロック転送要求信号入力線
ｑからブロック転送要求信号を、エンＩ・す・アドレス
維持信号入力線ｒがらエントリアドレス維持信号を受け
とり、ロウ・アドレス・ストローブ信号１ａｔにロウ・
アドレス・ス１〜ローブ（Ｒ，Ａ、 Ｓ ）を、カラム
・アドレス・ストローブ信号線Ｕにカラム・アドレス・
ストローブ（ＣＡＳ）を出力し、アドレス・マルチプレ
クサ切換制御信号線Ｖを通してアドレス・マルチプレク
サ３２を制御する。
ｑからブロック転送要求信号を、エンＩ・す・アドレス
維持信号入力線ｒがらエントリアドレス維持信号を受け
とり、ロウ・アドレス・ストローブ信号１ａｔにロウ・
アドレス・ス１〜ローブ（Ｒ，Ａ、 Ｓ ）を、カラム
・アドレス・ストローブ信号線Ｕにカラム・アドレス・
ストローブ（ＣＡＳ）を出力し、アドレス・マルチプレ
クサ切換制御信号線Ｖを通してアドレス・マルチプレク
サ３２を制御する。
データはデータｉｓを通してメモリセルアレイ３１に送
れる。ブロック内アドレスカウンタ３４がカラム・アド
レスのブロック内アドレスを変更させながらタイミング
制御回路３３はメモリセルアレイ３１の高速アクセスモ
ードを使えるようにロウ・アドレス・ストローブを維持
したまま、カラム・アドレス・ストローブを制御する。
れる。ブロック内アドレスカウンタ３４がカラム・アド
レスのブロック内アドレスを変更させながらタイミング
制御回路３３はメモリセルアレイ３１の高速アクセスモ
ードを使えるようにロウ・アドレス・ストローブを維持
したまま、カラム・アドレス・ストローブを制御する。
書き戻しのブロック転送が終わってもエントリアドレス
維持信号は出力したまま、キヤ・ンシュメモリ２は読み
出しのブロック転送を開始する。書き戻したエントリと
読み出すエントリは同じエントリアドレスを持つからエ
ントリアドレスの一部として与えられたロウ・アドレス
は２つのプロ・ンク転送では変わらない。従ってエンド
す・アドレス維持信号が出力されていればタイミング制
御回路３３はロウ・アドレス・ストローブを維持したま
まで読み出しのブロック転送が行える。
維持信号は出力したまま、キヤ・ンシュメモリ２は読み
出しのブロック転送を開始する。書き戻したエントリと
読み出すエントリは同じエントリアドレスを持つからエ
ントリアドレスの一部として与えられたロウ・アドレス
は２つのプロ・ンク転送では変わらない。従ってエンド
す・アドレス維持信号が出力されていればタイミング制
御回路３３はロウ・アドレス・ストローブを維持したま
まで読み出しのブロック転送が行える。
第２図に上述した動作のタイムチャートを示ず。
以１ユ説明したように本発明は、キャッシュ・ミス時の
書き戻しと読み出しが同じエントリアドレスを持つこと
を利用し、エントリアドレスをＤＲＡＭ素子のロウ・ア
ドレスに接続し、キャッシュからのエントリアドレスを
維持信号を主メモリに通知することによりＤＲＡＭ素子
の高速アクセフモードを用いてロウ・アドレスを変更せ
ずに書き戻しと読み出しの２回のブロック転送を行える
ので従来の技術に比べ、メモリサイクル時間が短縮でき
る効果がある。
書き戻しと読み出しが同じエントリアドレスを持つこと
を利用し、エントリアドレスをＤＲＡＭ素子のロウ・ア
ドレスに接続し、キャッシュからのエントリアドレスを
維持信号を主メモリに通知することによりＤＲＡＭ素子
の高速アクセフモードを用いてロウ・アドレスを変更せ
ずに書き戻しと読み出しの２回のブロック転送を行える
ので従来の技術に比べ、メモリサイクル時間が短縮でき
る効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例のキャッシュ・ミス時のタイム＝９ チャート、第３図は従来の技術のキャッシュ・ミス時の
動作のタイムチャートである。 １・・・プロセッサ、２・・・キャッシュ・メモリ、３
・・・主メモリ、４・・・システムバス、２］、・・・
タグ部、２２・・・有効フラグ部、２３・・・変更フラ
グ部、２４・・・データ部、３１・・・メモリセルアレ
イ、３２・・・アドレス・マルチプレクサ、３３・・・
タイミング制御回路、３４・・・ブロック内アドレスカ
ウンタ、ａ・・・アドレス線、ｂ・・・エントリ・アド
レス線、Ｃ・・・タグ・アドレス線、ｄ・・・ブロック
内アドレス線、ｅ・・・データ線、ｆ・・・タグ部出力
線、ｇ・・・ブロック内アドレス線、ｈ・・・ブロック
転送要求信号線、ｉ・・・エントリ・アドレス維持信号
線１．ｊ・・・データ線、ｋ・・・ロウ・アドレス線、
（・・・エントリアドレス入力線、ｍ・・・タグアドレ
ス入力線、ｎ・・・ブロック内アドレス線、ｐ・・・カ
ラムアドレス線、ｑ・・・ブロック転送要求信号、ｒ・
・・エントリ・アドレス維持信号入力線、Ｓ・・・デー
タ線、ｔ・・・ロウ・アドレス・ストローブ信号線、Ｕ
・・・カラム・アドレス・ストローブ信号線、■・・・
アドレスマルチプレクサ切換え制御信号線、 Ｗ・・・アドレス入力線。
本実施例のキャッシュ・ミス時のタイム＝９ チャート、第３図は従来の技術のキャッシュ・ミス時の
動作のタイムチャートである。 １・・・プロセッサ、２・・・キャッシュ・メモリ、３
・・・主メモリ、４・・・システムバス、２］、・・・
タグ部、２２・・・有効フラグ部、２３・・・変更フラ
グ部、２４・・・データ部、３１・・・メモリセルアレ
イ、３２・・・アドレス・マルチプレクサ、３３・・・
タイミング制御回路、３４・・・ブロック内アドレスカ
ウンタ、ａ・・・アドレス線、ｂ・・・エントリ・アド
レス線、Ｃ・・・タグ・アドレス線、ｄ・・・ブロック
内アドレス線、ｅ・・・データ線、ｆ・・・タグ部出力
線、ｇ・・・ブロック内アドレス線、ｈ・・・ブロック
転送要求信号線、ｉ・・・エントリ・アドレス維持信号
線１．ｊ・・・データ線、ｋ・・・ロウ・アドレス線、
（・・・エントリアドレス入力線、ｍ・・・タグアドレ
ス入力線、ｎ・・・ブロック内アドレス線、ｐ・・・カ
ラムアドレス線、ｑ・・・ブロック転送要求信号、ｒ・
・・エントリ・アドレス維持信号入力線、Ｓ・・・デー
タ線、ｔ・・・ロウ・アドレス・ストローブ信号線、Ｕ
・・・カラム・アドレス・ストローブ信号線、■・・・
アドレスマルチプレクサ切換え制御信号線、 Ｗ・・・アドレス入力線。
Claims (1)
- 【特許請求の範囲】 書き戻し方のキャッシュメモリと、ページモード又は高
速ページモード又はスタティック・カラム・モードのう
ちいずれかの高速アクセスモードを持つＤＲＡＭ素子を
有している主メモリと、前記キャッシュ・メモリと前記
主メモリとを接続するシステムバスとを有するコンピュ
ータ装置におけるメモリ制御方式において、 前記システムバスを介して前記キャッシュメモリのエン
トリアドレス線に接続されるロウ・アドレス部と、 前記キャッシュメモリのタグ部及びブロック内アドレス
線及びロウ・アドレス部に接続していないエントリアド
レス線に接続されるカラム・アドレス部とに分かれるア
ドレス入力線と、 前記キャッシュメモリが１エントリのブロックサイズ分
のデータを転送するブロック転送を行うことを前記主メ
モリに通知するブロック転送要求信号線と、 前記キャッシュメモリが２回以上の転送で同じエントリ
アドレスを使用することを前記主メモリに通知するエン
トリアドレス維持信号線と、前記アドレス入力線を入力
とし、ロウ・アドレス部とカラム・アドレス部とを切り
換えてＤＲＡＭ素子のアドレス入力に接続するアドレス
・マルチプレクサと、 前記ブロック転送要求信号線及び前記エントリアドレス
維持信号線に接続され、ＤＲＡＭ素子のロウ・アドレス
・ストローブ、カラム・アドレス・ストローブ及び前記
アドレスプレクサの制御を行うタイミング制御回路とを
有し、 前記キャッシュメモリが変更されたエントリの書き戻し
と、前記エントリと同じエントリアドレスを持つ新しい
エントリの読み出しを行う場合には、前記エントリアド
レス維持信号を書き戻し及び読み出しのブロック転送中
に出力することによって、前記タイミング制御回路がＤ
ＲＡＭ素子の高速アクセスモードを用いてロウ・アドレ
スを変更せずに、書き戻しと読み出しを行うことを特徴
とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183027A JPH0469750A (ja) | 1990-07-11 | 1990-07-11 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183027A JPH0469750A (ja) | 1990-07-11 | 1990-07-11 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0469750A true JPH0469750A (ja) | 1992-03-04 |
Family
ID=16128462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183027A Pending JPH0469750A (ja) | 1990-07-11 | 1990-07-11 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0469750A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151913A (ja) * | 1986-12-16 | 1988-06-24 | Idemitsu Petrochem Co Ltd | 顕微鏡用液浸油 |
| JPS63174009A (ja) * | 1987-01-14 | 1988-07-18 | Idemitsu Petrochem Co Ltd | 顕微鏡用液浸油 |
| US6594732B1 (en) | 1998-12-22 | 2003-07-15 | Nec Electronics Corporation | Computer system with memory system in which cache memory is kept clean |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416940A (en) * | 1977-07-08 | 1979-02-07 | Fujitsu Ltd | Memory unit control system |
| JPS5532159A (en) * | 1978-08-29 | 1980-03-06 | Fujitsu Ltd | Memory system |
| JPS6282592A (ja) * | 1985-10-07 | 1987-04-16 | Oki Electric Ind Co Ltd | メモリアクセス方式 |
-
1990
- 1990-07-11 JP JP2183027A patent/JPH0469750A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416940A (en) * | 1977-07-08 | 1979-02-07 | Fujitsu Ltd | Memory unit control system |
| JPS5532159A (en) * | 1978-08-29 | 1980-03-06 | Fujitsu Ltd | Memory system |
| JPS6282592A (ja) * | 1985-10-07 | 1987-04-16 | Oki Electric Ind Co Ltd | メモリアクセス方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63174009A (ja) * | 1987-01-14 | 1988-07-18 | Idemitsu Petrochem Co Ltd | 顕微鏡用液浸油 |
| US6594732B1 (en) | 1998-12-22 | 2003-07-15 | Nec Electronics Corporation | Computer system with memory system in which cache memory is kept clean |
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