JPH01195552A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
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- JPH01195552A JPH01195552A JP1999188A JP1999188A JPH01195552A JP H01195552 A JPH01195552 A JP H01195552A JP 1999188 A JP1999188 A JP 1999188A JP 1999188 A JP1999188 A JP 1999188A JP H01195552 A JPH01195552 A JP H01195552A
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- Japan
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- address
- access
- memory
- control
- signal
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- 238000000034 method Methods 0.000 claims description 10
- 230000003068 static effect Effects 0.000 description 11
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000004260 weight control Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000010902 straw Substances 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
この発明は、高速でメモリへのアクセスを行なうメモリ
アクセス制御方式に関するものである。
アクセス制御方式に関するものである。
［従来の技術］
従来上り、ダイナミックＲＡＭへのアクセスの高速化を
はかる手段として、キャッシュメモリ（主記憶装置に格
納されているプログラムやデータの一部を一時的に保持
する高速記憶装置）を設けてダイナミックＲＡＭの先読
みを行う方法がある。
はかる手段として、キャッシュメモリ（主記憶装置に格
納されているプログラムやデータの一部を一時的に保持
する高速記憶装置）を設けてダイナミックＲＡＭの先読
みを行う方法がある。
これにより、ダイナミックＲＡＭに記憶されているイン
ストラクション（命令）の読み込みの高速化が可能とな
る。
ストラクション（命令）の読み込みの高速化が可能とな
る。
［発明が解決しようとする課題］
上記キャッシュメモリを用いてダイナミックＲＡＭの先
読みを行なう従来の方法においては、このキャッシュメ
モリのためのメモリ容量が必要であり、また、キャッシ
ュメモリに読み込むときに命令判定が必要となるが、イ
ンストラクシシン７エッチまたはグイ方ミックＲＡＭの
データの読み出しの高速化は図れる。しかしながら、書
き込みについては、直接アクセスするので何ら高速化さ
れない。
読みを行なう従来の方法においては、このキャッシュメ
モリのためのメモリ容量が必要であり、また、キャッシ
ュメモリに読み込むときに命令判定が必要となるが、イ
ンストラクシシン７エッチまたはグイ方ミックＲＡＭの
データの読み出しの高速化は図れる。しかしながら、書
き込みについては、直接アクセスするので何ら高速化さ
れない。
本発明は上記従来の欠点を解消するためになされたもの
で、ダイナミックＲＡＭへのアクセスを高速に行うこと
のできるメモリアクセス制御方式を提供することを目的
とする。
で、ダイナミックＲＡＭへのアクセスを高速に行うこと
のできるメモリアクセス制御方式を提供することを目的
とする。
［課題を解決するための手段］
本発明では上記課題を解決するために、メモリへのアド
レスを選択するセレクタと、メモリへの１回前のアクセ
ス時の上位アドレスを記憶する記憶手段と、この記憶さ
れた上位アドレスとメモリへの現行のアクセスの上位ア
ドレスとを比較する比較手段と、この比較手段による結
果に応じてメモリに対する制御信号を制御する制御信号
制御手段と、前記記憶手段および前記比較手段からの結
果に応じて、中央処理装置へのウェイト信号を制御する
ウェイト制御手段とを設けた。
レスを選択するセレクタと、メモリへの１回前のアクセ
ス時の上位アドレスを記憶する記憶手段と、この記憶さ
れた上位アドレスとメモリへの現行のアクセスの上位ア
ドレスとを比較する比較手段と、この比較手段による結
果に応じてメモリに対する制御信号を制御する制御信号
制御手段と、前記記憶手段および前記比較手段からの結
果に応じて、中央処理装置へのウェイト信号を制御する
ウェイト制御手段とを設けた。
［作用］
上記構成において、記憶手段により、メモリへの１回前
のアクセス時のアドレスが記憶され、この記憶されたア
ドレスとメモリへの現在のアクセスのアトビスとが比較
手段により比較される。この比較された２つのアドレス
（ダイナミックＲＡＭの場合は上位アドレス）が一致し
ていなければ、制御イ３号制御手段から出されるメモリ
に対する制御信号は通常の形式で出されるが、前記２者
の７ドレスが一致していれば制御信号制御手段から出さ
れる制御信号は一部だけ出されるため、その分だけこの
制御信号が出されてからメモリが動作するまでの立ち上
げ時間が無くなり、前記アドレスが一致しなかった場合
よりもアクセス時間が短縮される。また、この制御信号
制御手段とセレクタによりメモリのアドレスが指定され
る。、また、ウェイト制御手段は前記記憶手段と比較手
段からの信号に応じて中央処理装置へのウェイト信号を
制御する信号を発生させる。
のアクセス時のアドレスが記憶され、この記憶されたア
ドレスとメモリへの現在のアクセスのアトビスとが比較
手段により比較される。この比較された２つのアドレス
（ダイナミックＲＡＭの場合は上位アドレス）が一致し
ていなければ、制御イ３号制御手段から出されるメモリ
に対する制御信号は通常の形式で出されるが、前記２者
の７ドレスが一致していれば制御信号制御手段から出さ
れる制御信号は一部だけ出されるため、その分だけこの
制御信号が出されてからメモリが動作するまでの立ち上
げ時間が無くなり、前記アドレスが一致しなかった場合
よりもアクセス時間が短縮される。また、この制御信号
制御手段とセレクタによりメモリのアドレスが指定され
る。、また、ウェイト制御手段は前記記憶手段と比較手
段からの信号に応じて中央処理装置へのウェイト信号を
制御する信号を発生させる。
［実施例Ｊ
以下、本発明の一実施例を第１図〜第５図を参照して説
明する。
明する。
第１図は本発明の一実施例を示すメモリアクセス制御方
式のシステムブロック図であり、本実施例ではメモリと
してダイナミックＲＡＭを用いた場合を示している。ｆ
ｔ５２図および第３図はダイナミックＲＡＭへのアクセ
スを示すタイムチャートである。第１図において、１は
中央処理装ｆＷ（ＣＰＵ）で、この中央処理装置（以後
、ＣＰＵという）１とダイナミックＲＡＭ２とのデータ
の授受はデータバス３により行われる。ＣＰＵＩがダイ
ナミックＲＡＭ２のアドレスを指定するときには上位ア
ドレスバス４お上り下位アドレスバス５が用いられる。
式のシステムブロック図であり、本実施例ではメモリと
してダイナミックＲＡＭを用いた場合を示している。ｆ
ｔ５２図および第３図はダイナミックＲＡＭへのアクセ
スを示すタイムチャートである。第１図において、１は
中央処理装ｆＷ（ＣＰＵ）で、この中央処理装置（以後
、ＣＰＵという）１とダイナミックＲＡＭ２とのデータ
の授受はデータバス３により行われる。ＣＰＵＩがダイ
ナミックＲＡＭ２のアドレスを指定するときには上位ア
ドレスバス４お上り下位アドレスバス５が用いられる。
この上位アドレスバス４と下位アドレスバス５の信号は
マルチプレクサ（セレクタ）７により、一つの通信路を
介してダイナミックＲＡＭ２に送られる。また、上位ア
ドレスバス４の情報は状態検出部（すなわち、ダイナミ
ックＲＡＭ２への１回前のアクセス時の７ドレスを記憶
する記憶手段）８に記憶され、この状態検出部８の記憶
された内容と上位アドレスバス４の内容とが比較器（比
較手段）９により比較され、その結果がＲＡＳ−ＣＡＳ
制御部（制御信号制御手段）１０に送られる。
マルチプレクサ（セレクタ）７により、一つの通信路を
介してダイナミックＲＡＭ２に送られる。また、上位ア
ドレスバス４の情報は状態検出部（すなわち、ダイナミ
ックＲＡＭ２への１回前のアクセス時の７ドレスを記憶
する記憶手段）８に記憶され、この状態検出部８の記憶
された内容と上位アドレスバス４の内容とが比較器（比
較手段）９により比較され、その結果がＲＡＳ−ＣＡＳ
制御部（制御信号制御手段）１０に送られる。
このＲＡＳ−ＣＡＳ制御部１０（ＲＡＳは列アドレスス
トローブ、ＣＡＳは行アドレスストローブを意味する）
はダイナミックＲＡＭ２の行アドレス＜ＲＡ）と列アド
レス（ＯＡ）とを指定する信号を発生させるきっかけを
与える信号（ストロ−１４３号）を制御する。制御バス
６はｃｐｕｉの動イヤ状態を前記ＲＡＳ−ＣＡＳ制御部
１０や状態検出部８に知らせるために用いられる。また
、状態検出部８と比較器９の結果からウェイト発生部（
ウェイト制御手段）１１の動作を決定し、このウェイト
発生部１１によりＣＰＵ １のウェイト（動作待ち）を
制御する。
トローブ、ＣＡＳは行アドレスストローブを意味する）
はダイナミックＲＡＭ２の行アドレス＜ＲＡ）と列アド
レス（ＯＡ）とを指定する信号を発生させるきっかけを
与える信号（ストロ−１４３号）を制御する。制御バス
６はｃｐｕｉの動イヤ状態を前記ＲＡＳ−ＣＡＳ制御部
１０や状態検出部８に知らせるために用いられる。また
、状態検出部８と比較器９の結果からウェイト発生部（
ウェイト制御手段）１１の動作を決定し、このウェイト
発生部１１によりＣＰＵ １のウェイト（動作待ち）を
制御する。
次に、上記構成の本実施例の動作を説明する。
まず、ＣＰＵ １がら制御バス６上に制御信号が出され
て状態検出部８とＲＡＳφＣＡＳ制御部１（）にＣＰＵ
１の状態が知らされる。次にＣｒ’ Ｕ １がダイナ
ミックＲＡＭ２に記憶されている情報を読み出すか若し
くはそこに書き込むために必要なそのダイナミックＲＡ
Ｍ２のアドレス信号が、上位アドレスバス４と下位アド
レスバス５上に２進コードの形で出され、マルチプレク
サ７にそれぞれ送られる。このマルチプレクサ７から前
記上位と下位のそれぞれの７ドレス信号は単一の信号線
でダイナミックＲＡＭ２に伝送される。−力、前記上位
アドレスバス４と下位アドレスバス５のそれぞれの信号
は状態検出８１Ｓ８お上り比較器９にも伝送され、この
上位アドレスバス４の内容は、この状態検出部８に記憶
される。また、前記マルチプレクサ７から出された、ダ
イナミックＲＡＭ２のアドレスを指定するアドレス信号
を制御する信号が、行（ＲＡＳ）と列（ＣＡ Ｓ ）に
ついてそれぞれ前記ＲＡＳ−ＣＡＳ？１ｉｌＩ御部１０
から出されて、ダイナミンクＦくΔＭ２の記憶領域中の
アドレスが指定される。このときのＲＡＳ−Ｃ７〜Ｓ制
御部１（）の制御は犬のように行なわれる。前記比較器
９に送られた上位アドレスと前記状態検出部８に記憶さ
れた前回のアクセス時の上位アドレスとが比較器９で比
較され、それが一致していなければ、通常通り、第２図
のタイムチャートに示すようにＲＡＳ−ＣＡＳ１ｉ′１
１１１１ｇ１０がらＲＡ倍信号ＣＡ倍信号をそれぞれ制
御するＲＡＳとＣＡＳとが出される。
て状態検出部８とＲＡＳφＣＡＳ制御部１（）にＣＰＵ
１の状態が知らされる。次にＣｒ’ Ｕ １がダイナ
ミックＲＡＭ２に記憶されている情報を読み出すか若し
くはそこに書き込むために必要なそのダイナミックＲＡ
Ｍ２のアドレス信号が、上位アドレスバス４と下位アド
レスバス５上に２進コードの形で出され、マルチプレク
サ７にそれぞれ送られる。このマルチプレクサ７から前
記上位と下位のそれぞれの７ドレス信号は単一の信号線
でダイナミックＲＡＭ２に伝送される。−力、前記上位
アドレスバス４と下位アドレスバス５のそれぞれの信号
は状態検出８１Ｓ８お上り比較器９にも伝送され、この
上位アドレスバス４の内容は、この状態検出部８に記憶
される。また、前記マルチプレクサ７から出された、ダ
イナミックＲＡＭ２のアドレスを指定するアドレス信号
を制御する信号が、行（ＲＡＳ）と列（ＣＡ Ｓ ）に
ついてそれぞれ前記ＲＡＳ−ＣＡＳ？１ｉｌＩ御部１０
から出されて、ダイナミンクＦくΔＭ２の記憶領域中の
アドレスが指定される。このときのＲＡＳ−Ｃ７〜Ｓ制
御部１（）の制御は犬のように行なわれる。前記比較器
９に送られた上位アドレスと前記状態検出部８に記憶さ
れた前回のアクセス時の上位アドレスとが比較器９で比
較され、それが一致していなければ、通常通り、第２図
のタイムチャートに示すようにＲＡＳ−ＣＡＳ１ｉ′１
１１１１ｇ１０がらＲＡ倍信号ＣＡ倍信号をそれぞれ制
御するＲＡＳとＣＡＳとが出される。
逆に、それぞれの上位アドレスが一致していれば、つま
り記ｆｆ１ｌｉ域の行（ｒｏ…）が前回のアクセスと同
じであれば、ＲＡＳはロウレベルを保持し、ＣＡＳのみ
が出されてＣＡ倍信号下位アドレス信号）に上り列（ｃ
ｏ！ｕｔｏｎ）のみが指定される。すなわち、第３図の
タイムチャートから明らかなように、ＲＡＳが出されて
後、時間ＴＩ（ｎｓ）後にＣＡＳが出されるが、このＲ
ＡＳが出ないので、アクセス時間がＲＡＳを出す場合に
比べてＴ、（ｎｓ）だけ短縮される。さらに、その指定
されたアドレスの記憶域の内容がデータバス３上に出さ
れ、ｃｐｕｉに伝送される。また、状態検出部８と比較
器９の状態がウェイト発生部１１に知らされ、このウェ
イト発生部１１からＣＰＵ １のウェイトを制御する信
号が出される。
り記ｆｆ１ｌｉ域の行（ｒｏ…）が前回のアクセスと同
じであれば、ＲＡＳはロウレベルを保持し、ＣＡＳのみ
が出されてＣＡ倍信号下位アドレス信号）に上り列（ｃ
ｏ！ｕｔｏｎ）のみが指定される。すなわち、第３図の
タイムチャートから明らかなように、ＲＡＳが出されて
後、時間ＴＩ（ｎｓ）後にＣＡＳが出されるが、このＲ
ＡＳが出ないので、アクセス時間がＲＡＳを出す場合に
比べてＴ、（ｎｓ）だけ短縮される。さらに、その指定
されたアドレスの記憶域の内容がデータバス３上に出さ
れ、ｃｐｕｉに伝送される。また、状態検出部８と比較
器９の状態がウェイト発生部１１に知らされ、このウェ
イト発生部１１からＣＰＵ １のウェイトを制御する信
号が出される。
第４図はメモリとしてスタティックＲＡ Ｍを用いたメ
モリアクセス制御方式の一実施例を示すシステムブロッ
ク図、ｆｊＳＳ図は従来のスタティックＲＡＭへのアク
セスを示すタイムチャート、ｆ：ＪＪ６図はスタティッ
クＲＡＭに本実施例が適用された場合のタイムチャート
である。第４図において、第１図と同一要素には同一番
号を付しており、１２はスタティックＲＡ Ｍである。
モリアクセス制御方式の一実施例を示すシステムブロッ
ク図、ｆｊＳＳ図は従来のスタティックＲＡＭへのアク
セスを示すタイムチャート、ｆ：ＪＪ６図はスタティッ
クＲＡＭに本実施例が適用された場合のタイムチャート
である。第４図において、第１図と同一要素には同一番
号を付しており、１２はスタティックＲＡ Ｍである。
本実施例の構成はｆ５１図のダイナミックＲＡＭを用い
た場合とほぼ同じであるが、上位アドレスバス４と下位
アドレスバス５の代わりにアドレスバス１３を、ＲＡＳ
・ＣＡＳ制御部１０の代わりにアドレス信号制御部（制
御イボ号制御手段）１４を設けている。動作も第１図の
場合とほぼ同じであるが、比較器９で比較されるのは上
位と下位を合わせた全体のアドレス（アドレスバス１３
が用いられる）で、前回のアクセス時のアドレスと一致
していなければ、アドレスバス１３をスタティックＲＡ
Ｍ１２のアドレスとするようにマルチプレクサ７を動作
させる。
た場合とほぼ同じであるが、上位アドレスバス４と下位
アドレスバス５の代わりにアドレスバス１３を、ＲＡＳ
・ＣＡＳ制御部１０の代わりにアドレス信号制御部（制
御イボ号制御手段）１４を設けている。動作も第１図の
場合とほぼ同じであるが、比較器９で比較されるのは上
位と下位を合わせた全体のアドレス（アドレスバス１３
が用いられる）で、前回のアクセス時のアドレスと一致
していなければ、アドレスバス１３をスタティックＲＡ
Ｍ１２のアドレスとするようにマルチプレクサ７を動作
させる。
アドレスが一致していれば、前回のアドレスを出力する
ようにマルチプレクサ７を動作させる。すなわち、アド
レスが一致しているときは第５図およびｆｊＳｏ図のタ
イムチャートから明らかなように、データを確定するた
めのｒ不信号またはＷＲ倍信号お上びＣ８信号の発生時
からの遅延時開Ｔ２（＋１３）だけアクセス時間が短縮
されることになる。
ようにマルチプレクサ７を動作させる。すなわち、アド
レスが一致しているときは第５図およびｆｊＳｏ図のタ
イムチャートから明らかなように、データを確定するた
めのｒ不信号またはＷＲ倍信号お上びＣ８信号の発生時
からの遅延時開Ｔ２（＋１３）だけアクセス時間が短縮
されることになる。
このように、スタティックＲＡＭ１．２のアクセスにお
いては、前回のアクセス時の上位・下位アドレスと一致
した場合、つまり、アドレスが前回のアクセスと全く同
じ場合のみアクセス時間が短縮されるが、これは特に、
グラフィック画面制御等において、スタティックＲＡＭ
のデータを読んですぐ同じ場所に書き込むような場合に
効果的である。
いては、前回のアクセス時の上位・下位アドレスと一致
した場合、つまり、アドレスが前回のアクセスと全く同
じ場合のみアクセス時間が短縮されるが、これは特に、
グラフィック画面制御等において、スタティックＲＡＭ
のデータを読んですぐ同じ場所に書き込むような場合に
効果的である。
［発明の効果１
以上説明したように本発明によれば、メモリへのアドレ
スを選択するセレクタと、メモリへの１回前のアクセス
時のアドレスを記憶する記憶手段と、この記Ｓ！された
アドレスとメモリへの現在のアクセスのアドレスとを比
較する比較手段と、メモリに対する制御信号を制御する
制御信号制御手段と、中火処理装置へのウェイト信号を
制御するウェイト制御手段とを設けたので、１回前のア
クセス時の７ドレスと現在のアクセスのアドレスとが一
致した場合には、アクセス時間を短縮することができ、
比較的簡単な構成でメモリへのアクセスの高速化が可能
となった。
スを選択するセレクタと、メモリへの１回前のアクセス
時のアドレスを記憶する記憶手段と、この記Ｓ！された
アドレスとメモリへの現在のアクセスのアドレスとを比
較する比較手段と、メモリに対する制御信号を制御する
制御信号制御手段と、中火処理装置へのウェイト信号を
制御するウェイト制御手段とを設けたので、１回前のア
クセス時の７ドレスと現在のアクセスのアドレスとが一
致した場合には、アクセス時間を短縮することができ、
比較的簡単な構成でメモリへのアクセスの高速化が可能
となった。
第１図は本発明の一実施例を示すダイナミックＲＡＭを
用いたメモリアクセス制御方式のシステムブロック図、
第２図は従来のダイナミックＲＡＭへのアクセスを示す
タイムチャート、ｔｊＳ３図はダイナミックＲＡＭのア
クセス時間が短縮された場合を示すタイムチャート、ｔ
Ｊｆ１４図は本発明の他の一実施例を示すスタティック
ＲＡＭを用いたメモ１７７２七ス制御方式のシステムブ
ロック図、第５図は従来のスタティックＲＡＭへのアク
セスを示すタイムチャート、第６図はスタティックＲＡ
Ｍのアクセス時間が短縮された場合を示すタイムチャー
トである。 １・・・中央処理装置（ｃ ｐ ｕ ）、２・・・ダイ
ナミックＲＡＭ、 ３・・・データバス、４・・
・上位アドレスバス、 ５・・・下位アドレスバス、
６・・・制御パス、 ７・・・マルチプレクサ（セレ
クタ）、８・・・状態検出部、 ９・
・・比較器、１０・・・ＲＡＳ−ＣＡＳ制御部、 １１・・・ウェイト発生部、 １２・・・スタティックＲＡＭ、１３・・・アドレスバ
ス、１４・・・アドレス信号制御部。
用いたメモリアクセス制御方式のシステムブロック図、
第２図は従来のダイナミックＲＡＭへのアクセスを示す
タイムチャート、ｔｊＳ３図はダイナミックＲＡＭのア
クセス時間が短縮された場合を示すタイムチャート、ｔ
Ｊｆ１４図は本発明の他の一実施例を示すスタティック
ＲＡＭを用いたメモ１７７２七ス制御方式のシステムブ
ロック図、第５図は従来のスタティックＲＡＭへのアク
セスを示すタイムチャート、第６図はスタティックＲＡ
Ｍのアクセス時間が短縮された場合を示すタイムチャー
トである。 １・・・中央処理装置（ｃ ｐ ｕ ）、２・・・ダイ
ナミックＲＡＭ、 ３・・・データバス、４・・
・上位アドレスバス、 ５・・・下位アドレスバス、
６・・・制御パス、 ７・・・マルチプレクサ（セレ
クタ）、８・・・状態検出部、 ９・
・・比較器、１０・・・ＲＡＳ−ＣＡＳ制御部、 １１・・・ウェイト発生部、 １２・・・スタティックＲＡＭ、１３・・・アドレスバ
ス、１４・・・アドレス信号制御部。
Claims (1)
- メモリへのアドレスを選択するセレクタと、メモリへの
１回前のアクセス時のアドレスを記憶する記憶手段と、
この記憶されたアドレスとメモリへの現在のアクセスの
アドレスとを比較する比較手段と、この比較手段による
結果に応じてメモリに対する制御信号を制御する制御信
号制御手段と、前記記憶手段および前記比較手段からの
結果に応じて、中央処理装置へのウェイト信号を制御す
るウェイト制御手段とを有することを特徴とするメモリ
アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999188A JPH01195552A (ja) | 1988-01-30 | 1988-01-30 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999188A JPH01195552A (ja) | 1988-01-30 | 1988-01-30 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01195552A true JPH01195552A (ja) | 1989-08-07 |
Family
ID=12014635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1999188A Pending JPH01195552A (ja) | 1988-01-30 | 1988-01-30 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01195552A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159676A (en) * | 1988-12-05 | 1992-10-27 | Micron Technology, Inc. | Semi-smart DRAM controller IC to provide a pseudo-cache mode of operation using standard page mode draws |
| JPH08202617A (ja) * | 1995-01-26 | 1996-08-09 | Nec Corp | メモリインターフェース回路およびマイクロプロセッサ システム |
| JPH0916468A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | メモリアクセス方式 |
| JP2005182832A (ja) * | 2003-12-22 | 2005-07-07 | Micronas Gmbh | メモリアクセスを制御するための方法および装置 |
-
1988
- 1988-01-30 JP JP1999188A patent/JPH01195552A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159676A (en) * | 1988-12-05 | 1992-10-27 | Micron Technology, Inc. | Semi-smart DRAM controller IC to provide a pseudo-cache mode of operation using standard page mode draws |
| JPH08202617A (ja) * | 1995-01-26 | 1996-08-09 | Nec Corp | メモリインターフェース回路およびマイクロプロセッサ システム |
| JPH0916468A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | メモリアクセス方式 |
| JP2005182832A (ja) * | 2003-12-22 | 2005-07-07 | Micronas Gmbh | メモリアクセスを制御するための方法および装置 |
| US7747832B2 (en) | 2003-12-22 | 2010-06-29 | Micronas Gmbh | Method for controlling a memory access |
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