JPH04253242A - コンピューターメモリオープンページバイアス法とその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピューターメモリシ
ステムに関し、特にＤＲＡＭシステムメモリへのアクセ
ス時間を低減する方法およびシステムに関する。

【０００２】

【従来の技術】コンピュータの性能はメモリの階層を使
用することによって強化できる。例えば、三段のメモリ
は低速、中速、および高速メモリで構成できる。低速メ
モリは廉価で多量のデータ格納のための磁気ディスクで
よい。中速メモリはコンピュータの主メモリとして使用
するＤＲＡＭで構成できる。高速メモリはプロセッサキ
ャッシュメモリとして使用できるＳＲＡＭが使用できる
。メモリの階層を利用するのは、最高速メモリ内でシス
テムプロセッサにより実行されるコード（命令）および
他のデータをグループ化するためである。そのような高
速メモリは通例、入手できる最も高価なメモリが使用さ
れるので、経済性を考慮して比較的小さい。ＤＲＡＭか
ら構成される主メモリは、ＳＲＡＭを用いたキャッシュ
メモリよりもより高密度かつより廉価であり、従ってキ
ャッシュメモリよりも著しく大きい。

【０００３】作動期間中、システムプロセッサが現に実
行中の変数に迅速にアクセスできるようにするため、命
令その他のデータはシステムメモリからキャッシュメモ
リに転送される。キャッシュにない追加的データが必要
とされるときは、そのデータをメモリから転送し、これ
でキャッシュ内の選択したデータを置換する。いずれの
データを置換するかを決定するにはいろいろのアルゴリ
ズムが使用される。

【０００４】キャッシュメモリが使用されると否とによ
らず、ＤＲＡＭメモリの応答時間を低減すること（すな
わち、その速度を増大すること）はさらにシステム性能
を改善する。ＤＲＡＭの基本的構造を変更することなく
ＤＲＡＭメモリの速度を増大するにはいくつかの方法が
ある。例えば、インターリーヴィング（ｉｎｔｅｒｌｅ
ａｖｉｎｇ）という方法は奇数アドレスを一つのバンク
に当て、偶数バンクをもう一つのバンクに当てることに
より、二つのメモリバンクを用意する。この方法によれ
ば、一方のバンクがアクセスされている間に他方のバン
クを予備的書き込み（ｐｒｅｃｈａｒｇｅ）に当てるこ
とができる。もしもＤＲＡＭアクセスが通常、２サイク
ルを要するとすると、順次的アクセスはそれぞれ一クロ
ックサイクルで行なうことができる。

【０００５】ＤＲＡＭアクセスを高速化するもう一つの
技術は「高速ページモード」と呼ばれるものである。高
速ページモードでは、ＤＲＡＭ制御装置がメモリページ
内の行レベルラインをアクティブにした後、列ラインを
順次ストロボ信号でアクティブにする。行ラインは同一
ページ上でのアクセスの間に予備書き込みをする必要が
ないので、ＤＲＡＭへの読み取りおよび書き込みの速度
は増大する。しかしながら、もしも順次的読み取りおよ
び書き込みが同一ページ上でないなら、複数ページが常
時開閉されなければならず、高速ページモードはほとん
ど、あるいは全く性能向上の利点を与えてくれない。

【０００６】

【発明が解決しようとする課題】従って本発明はコンピ
ューターメモリ内のデータにアクセスする新規かつ改良
された方法を与えることを課題とする。

【０００７】本発明の別の課題は高性能コンピューター
メモリシステムを与えることである。

【０００８】本発明のさらに別の課題はＤＲＡＭシステ
ムメモリへのアクセス時間を低減するシステムおよび方
法を与えることである。

【０００９】本発明にさらに別の課題はアドレスを受信
するに先立って自動的にメモリページを開くシステムお
よび方法を与えることである。

【００１０】本発明のさらに別の課題は、開くべきペー
ジがコードデータか非コードデータかに基づいて、アド
レスを受信するに先立ちメモリページを開くシステムお
よび方法を与える。

【００１１】本発明のさらに別の課題はシステムメモリ
内の高速ページモードの効率を強化するシステムおよび
方法を与えることである。

【００１２】

【課題を解決するための手段】上記課題達成のため、本
発明はアドレス信号を受信するに先立ちメモリ内の予定
のページを開くことによりコンピューターシステムメモ
リにアクセスする速度を改良する方法を与える。このた
め、オープンページバイアス即ちある一定形態のメモリ
ページを開く傾向を高めるバイアスが構築される。

【００１３】本発明の一つはページ分割されたコンピュ
ーターメモリ内のデータをアクセスする方法である。こ
の場合、メモリ中のデータにアクセスする第一のアドレ
ス信号に呼応してメモリ内の第一ページが開かれる。メ
モリ中のデータにアクセスするための第二のアドレス信
号に呼応してメモリ内の第二ページが開かれる。該第一
ページは別のアドレス信号を受信するに先立って再び開
かれる。

【００１４】また本発明は複数の第一ページと第二ペー
ジとを含み、コードデータおよび非コードデータを格納
するシステムメモリを備える高性能コンピューターメモ
リシステムを与える。この場合、メモリはこのメモリに
関連づけられた、該第一ページに最も最近にアクセスさ
れたページのページアドレスを保持するメモリに関連付
けられたレジスタを含む。このページアドレスは、該第
二ページの一つがアクセスされた後に該第一ページの最
も最近にアクセスされたものを再び開くのに使用される
。

【００１５】実施例では第一ページはコードデータまた
は非コードデータの何れかを保持し、第二ページが非コ
ードデータまたはコードデータの何れかを保持する。

【００１６】

【実施例】図１はコンピューターメモリシステム１０の
ブロック線図を示す。メモリシステム１０はシステムメ
モリ１２を含む。メモリ１２は好ましい実施例では動的
ランダムアクセスメモリ（ＤＲＡＭ）チップからなる。 メモリ１２に格納されるデータは一般にコードデータ（
命令）と非コードデータとに分割することができる。 ここに使用する「データ」という用語は情報を指し、コ
ードデータ（命令）および非コードデータを含む。メモ
リ１２はバス１４でコンピューターシステム（図示して
なし）の他の部分に接続されている。メモリシステム１
０は二つ以上のバス主に使用できるように設計されてい
るが、単一のバス主に使うこともできる。特にメモリシ
ステム１０は他のバス主またはメモリシステム１０への
アクセスに関してホストプロセッサと競合する装置と組
み合わせたインテル社のホストプロセッサ３８６、３８
６ｓｘ、４８６等に使用することができるように設計さ
れている。メモリ１２へのアクセスはバス１４内に設け
られたＤＲＡＭ制御装置２２で制御される。

【００１７】システム１０はまたバス１４にそれぞれ接
続された内部キャッシュ１６、プレフェッチキャッシュ
１８、および書き込みバッファキャッシュ２０を含む。 好ましい実施例では内部キャッシュ１６は４Ｋバイトの
４通り−セット関連キャッシュで、プレフェッチキャッ
シュ１８は１２８バイトの直接転写キャッシュで、書き
込みバッファキャッシュ２０は１２８バイトの２通り−
セット関連キャッシュである。

【００１８】本キャッシュの特徴は使用されるホストプ
ロセッサの形式（３８６、３８６ｓｘ、４８６）に応じ
てこれらキャッシュの機能が変更できることである。し
かし、キャッシュのいくつかの特徴は変更できない。例
えば内部キャッシュ１６はホストプロセッサによるメモ
リアクセスに基づいてのみ選択できるデータを保持する
。言い換えると、内部キャッシュ１６はホストプロセッ
サ専用であり、他のバス主によるメモリアクセスによっ
て影響されない。任意のバス主が各キャッシュを読み取
りできることを認識されたい。従って内部キャッシュ１
６はその中にシステムプロセッサ以外の他のプロセッサ
によるメモリアクセスに基づくデータ書き込みは許さな
いが、他のバス主も、要求しているデータがその中にあ
る限りデータの読み取りはできる。各キャッシュはスヌ
ープ（記録内容を検分すること）でヒットした記録内容
を無効にするため、当該キャッシュで意図されていない
データ書き込みもすべて検分し、これによって動作の一
貫性を確保することを認識されたい。

【００１９】キャッシュに関し不変な特徴の一つは、プ
レフェッチキャッシュ１８がＤＲＡＭ１２から取り寄せ
たコードデータのみを収容することである。さらに、プ
レフェッチキャッシュ１８はホストプロセッサのメモリ
アクセスに基づくコードのみを取り寄せる。動作上、シ
ステムプロセッサがプレフェッチキャシュ内に用意され
ていないコードデータを要求するときは、次のコード要
求を予期して次順の１２８バイトコードがプレフェッチ
キャッシュ１８内に予め取り寄せ（プレフェッチ）され
る。

【００２０】書き込みバッファキャッシュ２０はＤＲＡ
Ｍ１２内に書き込まれるデータのバッファのみを行なう
。このキャッシュは単に書き込みバッファを行なうのみ
ならず、上述したように任意のバス主による読み取りも
許すキャッシュである。しかしこのバッファはＤＲＡＭ
１２からのデータのキャッシュはしない。

【００２１】各キャッシュの機能が分離されていること
、およびプロセッサの形式に基づいてこれらの機能を選
択的に定義できることは本キャッシュの重要な特徴であ
る。この性能により、本システムはキャッシュを総和的
に使用するものよりも何倍も大きなキャッシュを使用す
るシステムの性能を達成し、またはこれをしのぐことが
できる。プロセッサの形式に基づいて選択的に機能を定
義する点に関していうと、４８６プロセッサを使用する
システムの場合、書き込みバッファキャッシュ２０はシ
ステム以外のすべてのバス主が行なうデータ書き込みの
バッファを行なう。３８６、３８６ｓｘシステムプロセ
ッサを使用するシステムの場合、内部キャッシュ１６は
コードデータのみを保持し、システムプロセッサのため
の読み取り専用キャッシュであり、書き込みバッファキ
ャッシュ２０はシステムプロセッサを含めた任意のバス
主によるデータ書き込みのバッファを行なう。これらキ
ャッシュの動作特性は、存在するホストプロセッサの形
式情報に基づいて、電力投入時の自己形成条件に従って
定義される。

【００２２】ＤＲＡＭ制御装置２２はＤＲＡＭ１２への
アクセスのための高速ページモードを支持する。高速ペ
ージモードはメモリページ内の行ラインをアクティブと
した後、列ラインを順次ストロボ作動させてデータをＤ
ＲＡＭの中にまたはＤＲＡＭの外に転送することにより
ＤＲＡＭへのアクセスを高速化する良く知られた方法で
ある。本発明では以下に詳述するように、ＤＲＡＭ１２
はコードデータか非コードデータのいずれかを含むペー
ジに分割されている。ＤＲＡＭ１２に関連されたレジス
タはＤＲＡＭ１２内またはＤＲＡＭ制御装置２２内に配
置され、最も最近にアクセスされたページのページアド
レスを保持する。実際、本システムは本システムに接続
されたプロセッサの形式に応じてコードページまたは非
コードページに指向するバイアスを与える。例えばもし
もシステムプロセッサが４８６であると、もっとも最近
にアクセスされたコードアドレスページのアドレスはレ
ジスタ内に保持される。動作上、ＤＲＡＭ１２内のコー
ドデータページおよび非コードデータページは共にラン
ダムアクセスができる。もしもコードページがある一サ
イクルでアクセスされ、次のサイクルで非コードページ
がアクセスされると、非コードページがアクセスされる
間、コードページのアドレスはレジスタ内に保持される
。非コードページがアクセスされた直後、再びコードペ
ージを開くのにレジスタ内のそのアドレスが使用される
。これと対照的に、もしもシステムプロセッサが３８６
または３８６ｓｘであると、最も最近にアクセスされた
非コードアドレスページのアドレスがレジスタ内に保持
される。オープンページバイアス、高速ページモードア
クセスおよび多重キャッシュを選択的になしうるこの組
み合わせがシステム性能を高める。

【００２３】書き込みバッファキャッシュ２０は２通り
−セット関連キャッシュである。メモリの非コードデー
タ領域は、リスト、ヒープ（ｈｅａｐ）、およびスタッ
ク（ｓｔａｃｋ）として知られる三つの領域に分割でき
る。メモリ内のデータブロックはリスト、ヒープ、およ
びスタックように準備され、それぞれ、各自の組織と目
的を有する。例えばスタックは一組のデータエレメント
で、その内の一エレメントのみが一度にアクセスできる
。リストデータは主として読み取り用であり、一般的に
書き込み用ではない。構造を有するプログラムではスタ
ックへの書き込みが高い頻度で起こり、次に頻度の高い
書き込みはヒープに対して起きる。ＤＲＡＭ内にヒープ
用のデータブロックとスタック用のデータブロックを適
切に指定し、かつこれらブロックを２通り−セット関連
キャッシュ内の対応セットに転写することにより、動作
効率を高めることができる。さらに非コードデータに対
するＤＲＡＭ内のオープンページバイアスは実効上、リ
ストデータに対するオープンページバイアスとなる。こ
のようにして動作特性がさらに高められる。

【００２４】図２は本発明の動作を例示する流れ図であ
る。動作開始時、およびすべてのメモリアクセス前、メ
モリシステムはアイドル状態にあり、すべてのページは
閉じられている（ブロック１００）。このメモリシステ
ムは第一のアドレスを受信するとこれに応答してメモリ
ページを開くためのメモリアクセス信号を発生する。こ
のメモリアクセス信号には行アドレスストロボ信号（Ｒ
ＡＳ）および行アドレスが含まれている。このメモリは
ＲＡＳおよび行アドレスを追跡し、列アドレスストロボ
（ＣＡＳ）信号と列アドレスとによってアクセスできる
。良く知られているように、行および列アドレスは通常
、同一アドレスライン上で多重化されている。アドレス
が行に対するものかあるいは列に対するものかを識別す
るために、アドレスが与えられたときにＲＡＳまたはＣ
ＡＳ制御信号がそれぞれ主張される。ＲＡＳ信号および
ＣＡＳ信号は通常、低レベルのアクティブ信号である。 これらはそれぞれの信号ラインを高レベルに充電するこ
とによってその主張を解かれる（すなわち非アクティブ
化される）。

【００２５】システムが閉ページアイドル状態にある（
ブロック１００）ときは、ＲＡＳラインおよびＣＡＳラ
インは高レベルに充電される。アドレスが受信されると
、ＲＡＳ信号および行アドレスが発生されて関連のペー
ジが開かれる（ブロック１０２）。データはＣＡＳサイ
クル（ブロック１０４）を行なうことにより開ページ内
でにアクセスされる。このＣＡＳサイクルはＣＡＳ信号
とデータアクセス（データの読み取りまたは書き込みの
何れか）のための列アドレス信号とを発生し、次いでＣ
ＡＳ信号および列アドレスの解除すなわちこれらの主張
解除をする。この時点でＲＡＳを低レベルに保つことに
よりそのページを開に保つか、あるいはＲＡＳを高レベ
ルに充電することにより閉じるかを決定する。この決定
は当該ページの内容に基づく。本発明の好ましい実施例
ではこの内容決定は当該ページがコードデータまたは非
コードデータの何れを含むかに基づいている。実際、本
システムはシステムメモリの応答時間を統計的に改良す
るため、あるページを開に保つ傾向若しくはバイアスを
有する。例えば、ある構成のシステムではコードデータ
（命令）用のメモリページに対して開ページバイアスを
有することが望まれる。他の用途のシステムでは非コー
ドデータ用のメモリページに対して開ページバイアスを
有することが望まれる。本実施例ではコードデータまた
は非コードデータのいずれかに開ページバイアスを与え
るようにしてある。しかし、本発明はコードデータまた
は非コードデータかに基づいて発明が限定されるもので
はなく、データの他の識別可能な相異に基づいてもバイ
アスを設けることができるものである。本発明の以下の
説明では本システムはコードデータに対して開ページバ
イアスを持つものと仮定する。しかしこの例は単に例示
のためであり、特許請求の範囲を限定するためではない
ことを了解されたい。

【００２６】さらに図２を参照する。ページ上のデータ
をアクセスするためのＣＡＳサイクル（ブロック１０４
）を行なった後、そのページはＲＡＳ信号を続けて主張
することにより改に留まる（ブロック１０６）か、ある
いはＲＡＳラインを高レベルに充電することにより（ブ
ロック１０８）閉じられるとともにＲＡＳラインが主張
解除される。システムがコードページについて開ページ
バイアスを有すると仮定すると、最初に開かれたページ
がコードページであればこのページは最初のメモリアク
セス（ブロック１０６）の後も開に留まる。もしも開か
れた最初のページが非コードデータページであると、ペ
ージは閉じられる（ブロック１０８）。

【００２７】もしも最初のページがコードページであり
、システムが開ページアイドル状態（ブロック１０６）
にあると、二つの可能性がある。まず初めに、次のアド
ｒすが同一ページ上のデータアクセスである場合である
。もしも層であれば、ＲＡＳおよび行アドレスは以前と
してアクティブであるので、同一ページ上の所望のデー
タにアクセスするにはＣＡＳおよびその列アドレスのみ
が主張されればよい（ブロック１０４）。したがってこ
のコードページは再び開に留まる（ブロック１０６）。 ＣＡＳ信号および列アドレスの主張解除、ＣＡＳおよび
新規列アドレスの再主張を行なうこのシーケンスは、同
一のページに対して次のアドレスが与えられる限り反復
できる。第二に、次のアドレスが別のページ上のデータ
アクセスである場合がある。もしもそうであると、その
コードページがＲＡＳを充電すること（ブロック１１０
）により閉じられなければならない。ＲＡＳは次いで新
規行アドレスの再主張（ブロック１０２）を受け、メモ
リ内の所望データロケーションへのアクセスのためのＣ
ＡＳサイクルが行なわれる。

【００２８】前節は第一のページがコードページである
か否かの可能性を考慮した。もしもこの第一ページが非
コードページであると、ＣＡＳサイクル（ブロック１０
４）の後、ＲＡＳを予備充電（ブロック１０８）するこ
とによりそのページは閉じられる。それ以前にはコード
ページが開かれていないので、システムは閉ページアイ
ドル状態（ブロック１００）へ戻る。その後のアクセス
が非コードページであるかぎり、システムの動作はブロ
ック１０２、１０４、１０８、１００で示される手順で
進む。

【００２９】以上から、コードデータあるいは非コード
データの何れかを含む第一ページに対する本システムの
動作は明らかであろう。次にコードページが開かれ（ブ
ロック１０６）、新規ページを求めるアドレス信号を受
信した（ブロック１１０）後のシステムの動作を考える
。新規ページはそれ自体コードページまたは非コードペ
ージであり、ＲＡＳおよび行アドレスの形態をしたメモ
リアクセス信号を発生させること（ブロック１０２）に
より開かれる。新規ページのデータはＣＡＳと列アドレ
スを発生すること（ブロック１０４）によりアクセスさ
れる。もしも新規ページがコードページであると、ＣＡ
Ｓサイクル（ブロック１０４）の後、新規ページは開の
ままに留まる（ブロック１０６）。しかしもしもこの新
規ページが非コードページであると、このページは閉じ
られる（ブロック１０８）。しかし、前の、すなわち旧
開ページがコードページであったので、メモリアクセス
信号、ＲＡＳおよび行アドレスを再発生ないし再主張す
ることにより、旧ページが再び開かれる（ブロック１１
２）。システムは次いで開ページアイドル状態（ブロッ
ク１０６）に戻る。

【００３０】本発明の重要な特徴は前にアクセスされた
メモリページが、次のメモリアドレスを受信する前に自
動的に再び開かれる点である。これはすべてのメモリア
クセスの後に無差別に行なわれたのでは全く改良につな
がらない。しかし、選択されたページ（本実施例では旧
ページ、新規ページ、非コードページ）に対してのみ行
なわれる。多くのコンピューターシステムでは同一のペ
ージ内で順次的メモリアクセスが行なわれる。もしも多
数のデバイスがアクセスする場合等、非順次的ロケーシ
ョンへのアクセスが多数回あると、メモリはデータペー
ジを開閉するのにかなりの時間を費やすことがある。本
発明の開ページバイアスを利用すれば、システムは次の
メモリアクセスがそのページであることを予期して、い
くつかの選択されたページを再度開く。

【００３１】本発明のもう一つの特徴は、図２に示して
ないが、最も最近にアクセスした、かつある選択された
データ形式の完全なアドレスまたは好ましくは行アドレ
スが受信時に格納されることである。本実施例では、コ
ードデータを求めるアドレスが受信されるときは常に、
その行アドレスがレジスタ内に格納される。この格納さ
れたアドレスは後続の非コードページがアクセスされる
間、保持される。このアドレスはそのような各非コード
アクセスがあった後、最も最近にアクセスされたコード
ページを再開する（ブロック１１２）ために使用される
。

【００３２】上述したように、ＤＲＡＭ制御装置２２は
高速ページモードを支持する。本発明のオープンページ
バイアスが高速ページモード動作と組み合わされると、
システム性能が強化できる。

【００３３】本発明の詳細な設計は高度ハードウェア記
述言語であるＣＤＬで行なわれる。ＣＤＬはデジタル論
理システム用のハードウェアを曖昧さなしに定義するソ
フトウェアツールである。ＣＤＬリストは完全にシステ
ム１０の好ましい実施例を確定する。このリストはこれ
をコンパイルすると「Ｃ」ソースコードを与え、このソ
ースコードは次いでＣコンパイラでコンパイルされて標
準化されたＣオブジェクトファイルフォーマット（ＣＯ
ＦＦ）を与える。次いでこのＣオブジェクトファイルフ
ォーマットを論理合成プログラムに入力すると詳細な論
理構造体が得られる。この目的に使用される論理合成プ
ログラムはカルフォルニア州マウンテンビュー市のシノ
プシス社から販売されているＳＹＮＯＰＳＹＳである。

【００３４】図４は本発明のモジュール間の関係を示す
。

【図面の簡単な説明】

【図１】図１は高性能コンピューターメモリシステムの
ブロック線図である。

【図２】図２は本発明の動作を示す流れ図である。

【図３】図３は本メモリシステムのモジュール間の関係
を示すブロック線図である。

【符号の説明】

１２、１６、２０　　　　第一および第二メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】ページ分割されたコンピューターメモリ内
   のデータをアクセスする方法であって、第一のアドレス
   信号に呼応してメモリ内の第一ページを開きその中のデ
   ータにアクセスすることと、第二のアドレス信号に呼応
   してメモリ内の第二ページを開きその中のデータにアク
   セスすることと、別のアドレス信号を受信するに先立っ
   て該第一ページを再び開くことを含むデータアクセス方
   法。
2. 【請求項２】複数の第一ページと複数の第二ページとを
   含み、コードデータおよび非コードデータを格納するシ
   ステムメモメモリを備える高性能コンピューターメモリ
   システムであって、該第一ページのうち最も最近にアク
   セスされたページのページアドレスを保持する、該メモ
   リに関連づけられたレジスタを含み、該第二ページの一
   つがアクセスされた後に該第一ページの最も最近にアク
   セスされたものを再び開くのに該ページアドレスが使用
   されることを特徴とするコンピューターメモリシステム
   。