JP3187465B2 - コンピューターメモリオープンページバイアス法とその装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピューターメモリシ
ステムに関し、特にＤＲＡＭシステムメモリへのアクセ
ス時間を低減する方法およびシステムに関する。

【０００２】

【従来の技術】コンピュータの性能はメモリの階層を使
用することによって強化できる。例えば、三段のメモリ
は低速、中速、および高速メモリで構成できる。低速メ
モリは廉価で多量のデータ格納のための磁気ディスクで
よい。中速メモリはコンピュータの主メモリとして使用
するＤＲＡＭで構成できる。高速メモリはプロセッサキ
ャッシュメモリとして使用できるＳＲＡＭが使用でき
る。メモリの階層を利用するのは、最高速メモリ内でシ
ステムプロセッサにより実行されるコード（命令）およ
び他のデータをグループ化するためである。そのような
高速メモリは通例、入手できる最も高価なメモリが使用
されるので、経済性を考慮して比較的小さい。ＤＲＡＭ
から構成される主メモリは、ＳＲＡＭを用いたキャッシ
ュメモリよりもより高密度かつより廉価であり、従って
キャッシュメモリよりも著しく大きい。

【０００３】作動期間中、システムプロセッサが現に実
行中の変数に迅速にアクセスできるようにするため、命
令その他のデータはシステムメモリからキャッシュメモ
リに転送される。キャッシュにない追加的データが必要
とされるときは、そのデータをメモリから転送し、これ
でキャッシュ内の選択したデータを置換する。いずれの
データを置換するかを決定するにはいろいろのアルゴリ
ズムが使用される。

【０００４】キャッシュメモリが使用されると否とによ
らず、ＤＲＡＭメモリの応答時間を低減すること（すな
わち、その速度を増大すること）はさらにシステム性能
を改善する。ＤＲＡＭの基本的構造を変更することなく
ＤＲＡＭメモリの速度を増大するにはいくつかの方法が
ある。例えば、インターリーヴィング（interleaving）
という方法は奇数アドレスを一つのバンクに当て、偶数
バンクをもう一つのバンクに当てることにより、二つの
メモリバンクを用意する。この方法によれば、一方のバ
ンクがアクセスされている間に他方のバンクを予備的書
き込み（precharge）に当てることができる。もしもＤ
ＲＡＭアクセスが通常、２サイクルを要するとすると、
順次的アクセスはそれぞれ一クロックサイクルで行なう
ことができる。

【０００５】ＤＲＡＭアクセスを高速化するもう一つの
技術は「高速ページモード」と呼ばれるものである。高
速ページモードでは、ＤＲＡＭ制御装置がメモリページ
内の行レベルラインをアクティブにした後、列ラインを
順次ストロボ信号でアクティブにする。行ラインは同一
ページ上でのアクセスの間に予備書き込みをする必要が
ないので、ＤＲＡＭへの読み取りおよび書き込みの速度
は増大する。しかしながら、もしも順次的読み取りおよ
び書き込みが同一ページ上でないなら、複数ページが常
時開閉されなければならず、高速ページモードはほとん
ど、あるいは全く性能向上の利点を与えてくれない。

【０００６】

【発明が解決しようとする課題】従って本発明はコンピ
ューターメモリ内のデータにアクセスする新規かつ改良
された方法を与えることを課題とする。

【０００７】本発明の別の課題は高性能コンピューター
メモリシステムを与えることである。

【０００８】本発明のさらに別の課題はＤＲＡＭシステ
ムメモリへのアクセス時間を低減するシステムおよび方
法を与えることである。

【０００９】本発明にさらに別の課題はアドレスを受信
するに先立って自動的にメモリページを開くシステムお
よび方法を与えることである。

【００１０】本発明のさらに別の課題は、開くべきペー
ジがコードデータか非コードデータかに基づいて、アド
レスを受信するに先立ちメモリページを開くシステムお
よび方法を与える。

【００１１】本発明のさらに別の課題はシステムメモリ
内の高速ページモードの効率を強化するシステムおよび
方法を与えることである。

【００１２】

【課題を解決するための手段】上記課題達成のため、本
発明はアドレス信号を受信するに先立ちメモリ内の予定
のページを開くことによりコンピューターシステムメモ
リにアクセスする速度を改良する方法を与える。このた
め、オープンページバイアス即ちある一定形態のメモリ
ページを開く傾向を高めるバイアスが構築される。

【００１３】本発明の一つはページ分割されたコンピュ
ーターメモリ内のデータをアクセスする方法である。こ
の場合、メモリ中のデータにアクセスする第一のアドレ
ス信号に呼応してメモリ内の第一ページが開かれる。メ
モリ中のデータにアクセスするための第二のアドレス信
号に呼応してメモリ内の第二ページが開かれる。該第一
ページは別のアドレス信号を受信するに先立って再び開
かれる。

【００１４】また本発明は複数の第一ページと第二ペー
ジとを含み、コードデータおよび非コードデータを格納
するシステムメモリを備える高性能コンピューターメモ
リシステムを与える。この場合、メモリはこのメモリに
関連づけられた、該第一ページに最も最近にアクセスさ
れたページのページアドレスを保持するメモリに関連付
けられたレジスタを含む。このページアドレスは、該第
二ページの一つがアクセスされた後に該第一ページの最
も最近にアクセスされたものを再び開くのに使用され
る。

【００１５】実施例では第一ページはコードデータまた
は非コードデータの何れかを保持し、第二ページが非コ
ードデータまたはコードデータの何れかを保持する。

【００１６】

【実施例】図１はコンピューターメモリシステム１０の
ブロック線図を示す。メモリシステム１０はシステムメ
モリ１２を含む。メモリ１２は好ましい実施例では動的
ランダムアクセスメモリ（ＤＲＡＭ）チップからなる。
メモリ１２に格納されるデータは一般にコードデータ
（命令）と非コードデータとに分割することができる。
ここに使用する「データ」という用語は情報を指し、コ
ードデータ（命令）および非コードデータを含む。メモ
リ１２はバス１４でコンピューターシステム（図示して
なし）の他の部分に接続されている。メモリシステム１
０は二つ以上のバス主に使用できるように設計されてい
るが、単一のバス主に使うこともできる。特にメモリシ
ステム１０は他のバス主またはメモリシステム１０への
アクセスに関してホストプロセッサと競合する装置と組
み合わせたインテル社のホストプロセッサ３８６、３８
６ｓｘ、４８６等に使用することができるように設計さ
れている。メモリ１２へのアクセスはバス１４内に設け
られたＤＲＡＭ制御装置２２で制御される。

【００１７】システム１０はまたバス１４にそれぞれ接
続された内部キャッシュ１６、プレフェッチキャッシュ
１８、および書き込みバッファキャッシュ２０を含む。
好ましい実施例では内部キャッシュ１６は４Ｋバイトの
４通り-セット関連キャッシュで、プレフェッチキャッ
シュ１８は１２８バイトの直接転写キャッシュで、書き
込みバッファキャッシュ２０は１２８バイトの２通り-
セット関連キャッシュである。

【００１８】本キャッシュの特徴は使用されるホストプ
ロセッサの形式（３８６、３８６ｓｘ、４８６）に応じ
てこれらキャッシュの機能が変更できることである。し
かし、キャッシュのいくつかの特徴は変更できない。例
えば内部キャッシュ１６はホストプロセッサによるメモ
リアクセスに基づいてのみ選択できるデータを保持す
る。言い換えると、内部キャッシュ１６はホストプロセ
ッサ専用であり、他のバス主によるメモリアクセスによ
って影響されない。任意のバス主が各キャッシュを読み
取りできることを認識されたい。従って内部キャッシュ
１６はその中にシステムプロセッサ以外の他のプロセッ
サによるメモリアクセスに基づくデータ書き込みは許さ
ないが、他のバス主も、要求しているデータがその中に
ある限りデータの読み取りはできる。各キャッシュはス
ヌープ（記録内容を検分すること）でヒットした記録内
容を無効にするため、当該キャッシュで意図されていな
いデータ書き込みもすべて検分し、これによって動作の
一貫性を確保することを認識されたい。

【００１９】キャッシュに関し不変な特徴の一つは、プ
レフェッチキャッシュ１８がＤＲＡＭ１２から取り寄せ
たコードデータのみを収容することである。さらに、プ
レフェッチキャッシュ１８はホストプロセッサのメモリ
アクセスに基づくコードのみを取り寄せる。動作上、シ
ステムプロセッサがプレフェッチキャシュ内に用意され
ていないコードデータを要求するときは、次のコード要
求を予期して次順の１２８バイトコードがプレフェッチ
キャッシュ１８内に予め取り寄せ（プレフェッチ）され
る。

【００２０】書き込みバッファキャッシュ２０はＤＲＡ
Ｍ１２内に書き込まれるデータのバッファのみを行な
う。このキャッシュは単に書き込みバッファを行なうの
みならず、上述したように任意のバス主による読み取り
も許すキャッシュである。しかしこのバッファはＤＲＡ
Ｍ１２からのデータのキャッシュはしない。

【００２１】各キャッシュの機能が分離されているこ
と、およびプロセッサの形式に基づいてこれらの機能を
選択的に定義できることは本キャッシュの重要な特徴で
ある。この性能により、本システムはキャッシュを総和
的に使用するものよりも何倍も大きなキャッシュを使用
するシステムの性能を達成し、またはこれをしのぐこと
ができる。プロセッサの形式に基づいて選択的に機能を
定義する点に関していうと、４８６プロセッサを使用す
るシステムの場合、書き込みバッファキャッシュ２０は
システム以外のすべてのバス主が行なうデータ書き込み
のバッファを行なう。３８６、３８６ｓｘシステムプロ
セッサを使用するシステムの場合、内部キャッシュ１６
はコードデータのみを保持し、システムプロセッサのた
めの読み取り専用キャッシュであり、書き込みバッファ
キャッシュ２０はシステムプロセッサを含めた任意のバ
ス主によるデータ書き込みのバッファを行なう。これら
キャッシュの動作特性は、存在するホストプロセッサの
形式情報に基づいて、電力投入時の自己形成条件に従っ
て定義される。

【００２２】ＤＲＡＭ制御装置２２はＤＲＡＭ１２への
アクセスのための高速ページモードを支持する。高速ペ
ージモードはメモリページ内の行ラインをアクティブと
した後、列ラインを順次ストロボ作動させてデータをＤ
ＲＡＭの中にまたはＤＲＡＭの外に転送することにより
ＤＲＡＭへのアクセスを高速化する良く知られた方法で
ある。本発明では以下に詳述するように、ＤＲＡＭ１２
はコードデータか非コードデータのいずれかを含むペー
ジに分割されている。ＤＲＡＭ１２に関連されたレジス
タはＤＲＡＭ１２内またはＤＲＡＭ制御装置２２内に配
置され、最も最近にアクセスされたページのページアド
レスを保持する。実際、本システムは本システムに接続
されたプロセッサの形式に応じてコードページまたは非
コードページに指向するバイアスを与える。例えばもし
もシステムプロセッサが４８６であると、もっとも最近
にアクセスされたコードアドレスページのアドレスはレ
ジスタ内に保持される。動作上、ＤＲＡＭ１２内のコー
ドデータページおよび非コードデータページは共にラン
ダムアクセスができる。もしもコードページがある一サ
イクルでアクセスされ、次のサイクルで非コードページ
がアクセスされると、非コードページがアクセスされる
間、コードページのアドレスはレジスタ内に保持され
る。非コードページがアクセスされた直後、再びコード
ページを開くのにレジスタ内のそのアドレスが使用され
る。これと対照的に、もしもシステムプロセッサが３８
６または３８６ｓｘであると、最も最近にアクセスされ
た非コードアドレスページのアドレスがレジスタ内に保
持される。オープンページバイアス、高速ページモード
アクセスおよび多重キャッシュを選択的になしうるこの
組み合わせがシステム性能を高める。

【００２３】書き込みバッファキャッシュ２０は２通り
-セット関連キャッシュである。メモリの非コードデー
タ領域は、リスト、ヒープ（heap）、およびスタック
（stack）として知られる三つの領域に分割できる。メ
モリ内のデータブロックはリスト、ヒープ、およびスタ
ックように準備され、それぞれ、各自の組織と目的を有
する。例えばスタックは一組のデータエレメントで、そ
の内の一エレメントのみが一度にアクセスできる。リス
トデータは主として読み取り用であり、一般的に書き込
み用ではない。構造を有するプログラムではスタックへ
の書き込みが高い頻度で起こり、次に頻度の高い書き込
みはヒープに対して起きる。ＤＲＡＭ内にヒープ用のデ
ータブロックとスタック用のデータブロックを適切に指
定し、かつこれらブロックを２通り-セット関連キャッ
シュ内の対応セットに転写することにより、動作効率を
高めることができる。さらに非コードデータに対するＤ
ＲＡＭ内のオープンページバイアスは実効上、リストデ
ータに対するオープンページバイアスとなる。このよう
にして動作特性がさらに高められる。

【００２４】図２は本発明の動作を例示する流れ図であ
る。動作開始時、およびすべてのメモリアクセス前、メ
モリシステムはアイドル状態にあり、すべてのページは
閉じられている（ブロック１００）。このメモリシステ
ムは第一のアドレスを受信するとこれに応答してメモリ
ページを開くためのメモリアクセス信号を発生する。こ
のメモリアクセス信号には行アドレスストロボ信号（Ｒ
ＡＳ）および行アドレスが含まれている。このメモリは
ＲＡＳおよび行アドレスを追跡し、列アドレスストロボ
（ＣＡＳ）信号と列アドレスとによってアクセスでき
る。良く知られているように、行および列アドレスは通
常、同一アドレスライン上で多重化されている。アドレ
スが行に対するものかあるいは列に対するものかを識別
するために、アドレスが与えられたときにＲＡＳまたは
ＣＡＳ制御信号がそれぞれ主張される。ＲＡＳ信号およ
びＣＡＳ信号は通常、低レベルのアクティブ信号であ
る。これらはそれぞれの信号ラインを高レベルに充電す
ることによってその主張を解かれる（すなわち非アクテ
ィブ化される）。

【００２５】システムが閉ページアイドル状態にある
（ブロック１００）ときは、ＲＡＳラインおよびＣＡＳ
ラインは高レベルに充電される。アドレスが受信される
と、ＲＡＳ信号および行アドレスが発生されて関連のペ
ージが開かれる（ブロック１０２）。データはＣＡＳサ
イクル（ブロック１０４）を行なうことにより開ページ
内でにアクセスされる。このＣＡＳサイクルはＣＡＳ信
号とデータアクセス（データの読み取りまたは書き込み
の何れか）のための列アドレス信号とを発生し、次いで
ＣＡＳ信号および列アドレスの解除すなわちこれらの主
張解除をする。この時点でＲＡＳを低レベルに保つこと
によりそのページを開に保つか、あるいはＲＡＳを高レ
ベルに充電することにより閉じるかを決定する。この決
定は当該ページの内容に基づく。本発明の好ましい実施
例ではこの内容決定は当該ページがコードデータまたは
非コードデータの何れを含むかに基づいている。実際、
本システムはシステムメモリの応答時間を統計的に改良
するため、あるページを開に保つ傾向若しくはバイアス
を有する。例えば、ある構成のシステムではコードデー
タ（命令）用のメモリページに対して開ページバイアス
を有することが望まれる。他の用途のシステムでは非コ
ードデータ用のメモリページに対して開ページバイアス
を有することが望まれる。本実施例ではコードデータま
たは非コードデータのいずれかに開ページバイアスを与
えるようにしてある。しかし、本発明はコードデータま
たは非コードデータかに基づいて発明が限定されるもの
ではなく、データの他の識別可能な相異に基づいてもバ
イアスを設けることができるものである。本発明の以下
の説明では本システムはコードデータに対して開ページ
バイアスを持つものと仮定する。しかしこの例は単に例
示のためであり、特許請求の範囲を限定するためではな
いことを了解されたい。

【００２６】さらに図２を参照する。ページ上のデータ
をアクセスするためのＣＡＳサイクル（ブロック１０
４）を行なった後、そのページはＲＡＳ信号を続けて主
張することにより改に留まる（ブロック１０６）か、あ
るいはＲＡＳラインを高レベルに充電することにより
（ブロック１０８）閉じられるとともにＲＡＳラインが
主張解除される。システムがコードページについて開ペ
ージバイアスを有すると仮定すると、最初に開かれたペ
ージがコードページであればこのページは最初のメモリ
アクセス（ブロック１０６）の後も開に留まる。もしも
開かれた最初のページが非コードデータページである
と、ページは閉じられる（ブロック１０８）。

【００２７】もしも最初のページがコードページであ
り、システムが開ページアイドル状態（ブロック１０
６）にあると、二つの可能性がある。まず初めに、次の
アドｒすが同一ページ上のデータアクセスである場合で
ある。もしも層であれば、ＲＡＳおよび行アドレスは以
前としてアクティブであるので、同一ページ上の所望の
データにアクセスするにはＣＡＳおよびその列アドレス
のみが主張されればよい（ブロック１０４）。したがっ
てこのコードページは再び開に留まる（ブロック１０
６）。ＣＡＳ信号および列アドレスの主張解除、ＣＡＳ
および新規列アドレスの再主張を行なうこのシーケンス
は、同一のページに対して次のアドレスが与えられる限
り反復できる。第二に、次のアドレスが別のページ上の
データアクセスである場合がある。もしもそうである
と、そのコードページがＲＡＳを充電すること（ブロッ
ク１１０）により閉じられなければならない。ＲＡＳは
次いで新規行アドレスの再主張（ブロック１０２）を受
け、メモリ内の所望データロケーションへのアクセスの
ためのＣＡＳサイクルが行なわれる。

【００２８】前節は第一のページがコードページである
か否かの可能性を考慮した。もしもこの第一ページが非
コードページであると、ＣＡＳサイクル（ブロック１０
４）の後、ＲＡＳを予備充電（ブロック１０８）するこ
とによりそのページは閉じられる。それ以前にはコード
ページが開かれていないので、システムは閉ページアイ
ドル状態（ブロック１００）へ戻る。その後のアクセス
が非コードページであるかぎり、システムの動作はブロ
ック１０２、１０４、１０８、１００で示される手順で
進む。

【００２９】以上から、コードデータあるいは非コード
データの何れかを含む第一ページに対する本システムの
動作は明らかであろう。次にコードページが開かれ（ブ
ロック１０６）、新規ページを求めるアドレス信号を受
信した（ブロック１１０）後のシステムの動作を考え
る。新規ページはそれ自体コードページまたは非コード
ページであり、ＲＡＳおよび行アドレスの形態をしたメ
モリアクセス信号を発生させること（ブロック１０２）
により開かれる。新規ページのデータはＣＡＳと列アド
レスを発生すること（ブロック１０４）によりアクセス
される。もしも新規ページがコードページであると、Ｃ
ＡＳサイクル（ブロック１０４）の後、新規ページは開
のままに留まる（ブロック１０６）。しかしもしもこの
新規ページが非コードページであると、このページは閉
じられる（ブロック１０８）。しかし、前の、すなわち
旧開ぺージがコードページであったので、メモリアクセ
ス信号、ＲＡＳおよび行アドレスを再発生ないし再主張
することにより、旧ページが再び開かれる（ブロック１
１２）。システムは次いで開ページアイドル状態（ブロ
ック１０６）に戻る。

【００３０】本発明の重要な特徴は前にアクセスされた
メモリページが、次のメモリアドレスを受信する前に自
動的に再び開かれる点である。これはすべてのメモリア
クセスの後に無差別に行なわれたのでは全く改良につな
がらない。しかし、選択されたページ（本実施例では旧
ページ、新規ページ、非コードページ）に対してのみ行
なわれる。多くのコンピューターシステムでは同一のペ
ージ内で順次的メモリアクセスが行なわれる。もしも多
数のデバイスがアクセスする場合等、非順次的ロケーシ
ョンへのアクセスが多数回あると、メモリはデータペー
ジを開閉するのにかなりの時間を費やすことがある。本
発明の開ページバイアスを利用すれば、システムは次の
メモリアクセスがそのページであることを予期して、い
くつかの選択されたページを再度開く。

【００３１】本発明のもう一つの特徴は、図２に示して
ないが、最も最近にアクセスした、かつある選択された
データ形式の完全なアドレスまたは好ましくは行アドレ
スが受信時に格納されることである。本実施例では、コ
ードデータを求めるアドレスが受信されるときは常に、
その行アドレスがレジスタ内に格納される。この格納さ
れたアドレスは後続の非コードページがアクセスされる
間、保持される。このアドレスはそのような各非コード
アクセスがあった後、最も最近にアクセスされたコード
ページを再開する（ブロック１１２）ために使用され
る。

【００３２】上述したように、ＤＲＡＭ制御装置２２は
高速ページモードを支持する。本発明のオープンページ
バイアスが高速ページモード動作と組み合わされると、
システム性能が強化できる。

【００３３】本発明の詳細な設計は高度ハードウェア記
述言語であるＣＤＬで行なわれる。ＣＤＬはデジタル論
理システム用のハードウェアを曖昧さなしに定義するソ
フトウェアツールである。ＣＤＬリストは完全にシステ
ム１０の好ましい実施例を確定する。このリストはこれ
をコンパイルすると「Ｃ」ソースコードを与え、このソ
ースコードは次いでＣコンパイラでコンパイルされて標
準化されたＣオブジェクトファイルフォーマット（ＣＯ
ＦＦ）を与える。次いでこのＣオブジェクトファイルフ
ォーマットを論理合成プログラムに入力すると詳細な論
理構造体が得られる。この目的に使用される論理合成プ
ログラムはカルフォルニア州マウンテンビュー市のシノ
プシス社から販売されているＳＹＮＯＰＳＹＳである。

【００３４】図４は本発明のモジュール間の関係を示
す。

【図面の簡単な説明】

【図１】図１は高性能コンピューターメモリシステムの
ブロック線図である。

【図２】図２は本発明の動作を示す流れ図である。

【図３】図３は本メモリシステムのモジュール間の関係
を示すブロック線図である。

【符号の説明】

１２、１６、２０ 第一および第二メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フールプス ヴィ． ヴァーミア オランダ、デルフト、2625エルエム、グ ラビジョンホーフ 29 (56)参考文献 特開 昭58−4447（ＪＰ，Ａ) 特開 昭63−34652（ＪＰ，Ａ) 特開 平１−183749（ＪＰ，Ａ) 特開 平２−130792（ＪＰ，Ａ) ”Ｍｕｌｔｉｐｌｅ ａｃｔｉｖｅ ｐａｇｅ ｍｅｍｏｒｙ”，ＩＢＭ Ｔ ＥＣＨＮＩＣＡＬ ＤＩＳＣＬＯＳＵＲ Ｅ ＢＵＬＬＥＴＩＮ．，米国，Ｎｏｖ ｅｍｂｅｒ 1989，ｖｏｌ．32，ｎｏ. ６Ｂ，ｐ．477−478 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 550 - 12/06

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ページ分割されたコンピューターメモリ内
   のデータをアクセスする方法であって、 第一のアドレス信号に呼応してメモリ内の第一ページを
   開きその中のデータにアクセスすることと、 第二のアドレス信号に呼応してメモリ内の第二ページを
   開きその中のデータにアクセスすることと、 別のアドレス信号を受信するに先立って該第一ページを
   再び開くことを含むデータアクセス方法。
2. 【請求項２】複数の第一ページと複数の第二ページとを
   含み、コードデータおよび非コードデータを格納するシ
   ステムメモリを備える高性能コンピューターメモリシス
   テムであって、 該第一ページのうち最も最近にアクセスされたページの
   ページアドレスを保持する、該メモリに関連づけられた
   レジスタを含み、 該第二ページの一つがアクセスされた後に該第一ページ
   の最も最近にアクセスされたものを再び開くのに該ペー
   ジアドレスが使用されることを特徴とするコンピュータ
   ーメモリシステム。