JP3323212B2 - データプレフェッチの方法およびその装置 - Google Patents

データプレフェッチの方法およびその装置

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JP3323212B2 JP21662191A JP21662191A JP3323212B2 JP 3323212 B2 JP3323212 B2 JP 3323212B2 JP 21662191 A JP21662191 A JP 21662191A JP 21662191 A JP21662191 A JP 21662191A JP 3323212 B2 JP3323212 B2 JP 3323212B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピューターメモリシ
ステムに関し、特にコンピューターメモリシステムから
のデータのプレフェッチを行なうための方法と装置に関
する。
【０００２】
【従来の技術】コンピュータの性能はメモリの階層を使
用することによって強化できる。例えば、三段のメモリ
は低速、中速、および高速メモリで構成できる。低速メ
モリは廉価で多量のデータ格納のための磁気ディスクで
よい。中速メモリはコンピュータの主メモリとして使用
するＤＲＡＭで構成できる。高速メモリはプロセッサキ
ャッシュメモリとして使用できるＳＲＡＭが使用でき
る。メモリの階層を利用するのは、最高速メモリ内でシ
ステムプロセッサにより実行されるコード（命令）およ
び他のデータをグループ化するためである。そのような
高速メモリは通例、入手できる最も高価なメモリが使用
されるので、経済性を考慮して比較的小さい。ＤＲＡＭ
から構成される主メモリは、ＳＲＡＭを用いたキャッシ
ュメモリよりもより高密度かつより廉価であり、従って
キャッシュメモリよりも著しく大きい。
【０００３】作動期間中、システムプロセッサが現に実
行中の変数に迅速にアクセスできるようにするため、命
令その他のデータはシステムメモリからキャッシュメモ
リに転送される。キャッシュにない追加的データが必要
とされるときは、そのデータをメモリから転送し、これ
でキャッシュ内の選択したデータを置換する。いずれの
データを置換するかを決定するにはいろいろのアルゴリ
ズムが使用される。
【０００４】定義により、高効率動作キャッシュのアー
キテクチャーは高い「ヒット（当たり）」率持つもので
ある。「ヒット」はキャッシュ内に要求されたデータが
あるときに起こる。ヒット率には多数の要因が影響す
る。主な因子は実行されるコードの引合いの局所性であ
る。言い換えると、もしも当該コードがメモリ内で近接
した物理的ロケーションにあると、メモリ内に広く当該
コードが分散しているときよりヒット率は高くなる。キ
ャッシュのヒット率に影響するもう一つの因子はそのメ
モリにアクセスするデバイスの数である。もしも唯一つ
のバス主、例えばシステムプロセッサ、がメモリにアク
セスするのであれば、ヒット率がかなり高くなるように
キャッシュに格納されるデータを制御できる。しかしな
がら、同一のキャッシュを通して当該メモリに一つ以上
のバス主がアクセスするときは、キャッシュはこれらバ
ス主からの要求の間を何度も往復することがありうる。
その結果ヒット率は大きく低下する。換言すると、キャ
ッシュは非差別的なものであって、システムプロセッサ
および他のバス主の要求がキャッシュに等しく影響す
る。一つのオペレーションがキャッシュのデータ編成に
著しく影響を与えることがありうる。例えば、非ホスト
ＣＰＵバス主からのメモリアクセス要求に応答してキャ
ッシュに入れられたデータはホストプロセッサが必要と
するデータを上書きしてしまう。
【０００５】ヒット率に影響するもう一つの因子はコー
ドデータおよび非コードデータの両方がキャッシュ化さ
れるという事情に関係する。システムメモリ内のデータ
ブロックはキャッシュ内でいろいろの物理的ロケーショ
ンに転写（mappinng）される。もしもシステムメモリ内
の各データブロックが単一のロケーションに転写される
のであれば、キャッシュは直接転写キャッシュ（direct
mapped cache）と言われる。これに対してセット関連
転写キャッシュと呼ばれるものは各データブロックが複
数のロケーションに転写されるものである。例えば、も
しも各データブロックが二つのロケーションのいずれか
に転写されるとき、これは二通り-セット関連転写（two
-way set associative mapping）と呼ばれている。シス
テムメモリブロックが利用できるロケーションの数に関
係なく、コードデータおよび非コードデータの両方がキ
ャッシュ化されるときはそれぞれの転写が重複すること
になる。従って、コードデータおよび非コードデータの
両方がキャッシュ化されるときは、メモリへのアクセス
に応答してデータが置換されるにともない著しいスラッ
シング（thrashing、データ処理の低下）が起こりえ
る。
【０００６】ヒット率に影響を及ぼしてシステム性能を
改善できる技術の一つはプレフェッチキューを使用する
ことである。プレフェッチキューとは、プレフェッチア
ルゴリズムに基づいて選択される高速メモリ内のデータ
エレメントの集合である。例えば、システムプロセッサ
が使用することを予測してシステムメモリからコードデ
ータエレメントをプレフェッチ（予めの取り寄せ）を行
なうことができる。従来、このようなプレフェッチキュ
ーはシステムプロセッサに密接に関連していた。複数の
バス主を有するシステムにおいてはシステムプロセッサ
からデータを求めるためのプレフェッチ要求は他のバス
主とメモリアクセスに関して競争することが必要であっ
た。もしもそのプレフェッチ要求が優先されると他のメ
モリ要求は遅延されることになる。これは他のバス主に
待機状態を強いることから、システムの性能に幾分かの
影響を及ぼす。さらに、このプレフェッチ要求は単なる
予測であるので、プレフェッチデータの一部またはほと
んどがプロセッサにより使用されないことがある。その
ようなデータエレメントの不使用が他のバス主のメモリ
アクセス要求を遅延させることにより、さらにシステム
性能が劣化する。
【０００７】
【発明が解決しようとする課題】従って本発明はシステ
ムメモリからのデータのプレフェッチを行なうための新
規かつ改良された方法を与えることを課題とする。
【０００８】本発明のもう一つの課題はメモリシステム
の応答時間を改善する方法を与えることである。
【０００９】本発明のさらに別の課題はコンピューター
システムの性能を改善する方法を与えることである。
【００１０】本発明のさらに別の課題は新規かつ改良さ
れたメモリシステムを与えることである。
【００１１】本発明のさらに別の課題は一層効率的なプ
レフェッチキューを与えることである。
【００１２】本発明のさらに別の課題はコンピューター
メモリシステム内のコードデータをアクセスするための
方法とシステムを与えることである。
【００１３】
【課題を解決するための手段】このため、本発明は、第
１のメモリとアドレス指定可能な高速動作のキャッシュ
メモリである第２のメモリとを有するメモリシステムに
おいて、前記第１のメモリと前記第２のメモリは、前記
メモリシステムに対してバスによって接続された複数の
バス・マスタによってアクセス可能であり、読み取られ
るべきデータ・エレメントを予測する工程と、前記複数
のバス・マスタからのメモリシステムへのアクセス要求
があった時に、前記第２のメモリにおける前記読み取ら
れるべきデータ・エレメントの読み取りにかかる２サイ
クルのうち、第一サイクルにおいてプリフェッチ用のデ
ータを前記バス上に置くことによりプリフェッチを行
い、第二サイクルにおいて前記キャッシュメモリ内の前
記データ・エレメントを前記バス上に置くことにより、
前記予測されたデータ・エレメントを前記第１のメモリ
から前記第２のメモリへ転送する工程と、を有すること
を特徴とするメモリシステムにおけるデータ・エレメン
トの管理方法を提供するものである。
【００１４】本発明は、さらに、ホスト・プロセッサと
他の少なくとも一つのバス・マスタのよってバスを介し
てアクセス可能なメモリシステムにおいて、前記ホスト
・プロセッサにより最初のコード・エレメントへのリー
ド要求がなされた後に、読み出されるべきコード・エレ
メントを予想する工程と、前記バス・マスタからのメモ
リシステムへのアクセス要求が遅延しない時のみに、前
記予測されたコード・エレメントを前記メモリシステム
内の低速メモリから所定数のデータ・エレメントを格納
するサイズを有する高速キャッシュメモリへ転送する工
程と、を有し、前記予想する工程は、前記最初のコード
・エレメントのアドレス・コードを格納する工程と、前
記高速キャッシュメモリ内に格納されたデータ・エレメ
ントが前記所定数よりも少ない限りにおいて、前記高速
キャッシュメモリにおける格納スペースを表す信号を供
給する工程と、格納されているアドレス・データに後続
するデータ・エレメントのアドレス・データを加える工
程と、を含み、前記メモリシステムはクロックに同期
し、該クロックは複数のクロック・サイクルを規定し、
前記転送する工程は、前記バスをモニターし、前記メモ
リシステムが如何なるバス・マスタからもアクセスされ
ていないオープン・サイクル中に、前記高速キャッシュ
メモリにおける前記読み出されるべきコード・エレメン
トの読み取りにかかる２サイクルのうち、第一サイクル
においてプリフェッチ用のコードを前記バス上に置くこ
とによりプリフェッチを行い、第二サイクルにおいて前
記キャッシュメモリ内の前記コード・エレメントを前記
バス上に置くことにより次の後続するコード・エレメン
トを転送する、各工程を有することを特徴とするメモリ
システムにおけるデータ・エレメントの管理方法を提供
するものである。
【００１５】
【実施例】図１はコンピューターメモリシステム１０の
ブロック線図を示す。メモリシステム１０はシステムメ
モリ１２を含む。メモリ１２は好ましい実施例では動的
ランダムアクセスメモリ（ＤＲＡＭ）チップからなる。
メモリ１２に格納されるデータは一般にコードデータ
（命令）と非コードデータとに分割することができる。
ここに使用する「データ」という用語は情報を指し、コ
ードデータ（命令）および非コードデータを含む。メモ
リ１２はバス１４でコンピューターシステム（図示して
なし）の他の部分に接続されている。メモリシステム１
０は二つ以上のバス主に使用できるように設計されてい
るが、単一のバス主に使うこともできる。特にメモリシ
ステム１０は他のバス主またはメモリシステム１０への
アクセスに関してホストプロセッサと競合する装置と組
み合わせたインテル社のホストプロセッサ３８６、３８
６ｓｘ、４８６等に使用することができるように設計さ
れている。メモリ１２へのアクセスはバス１４内に設け
られたＤＲＡＭ制御装置２２で制御される。
【００１６】システム１０はまたバス１４にそれぞれ接
続された内部キャッシュ１６、プレフェッチキャッシュ
１８、および書き込みバッファキャッシュ２０を含む。
好ましい実施例では内部キャッシュ１６は４Ｋバイトの
４通り-セット関連キャッシュで、プレフェッチキャッ
シュ１８は１２８バイトの直接転写キャッシュで、書き
込みバッファキャッシュ２０は１２８バイトの２通り-
セット関連キャッシュである。
【００１７】本キャッシュの特徴は使用されるホストプ
ロセッサの形式（３８６、３８６ｓｘ、４８６）に応じ
てこれらキャッシュの機能が変更できることである。し
かし、キャッシュのいくつかの特徴は変更できない。例
えば内部キャッシュ１６はホストプロセッサによるメモ
リアクセスに基づいてのみ選択できるデータを保持す
る。言い換えると、内部キャッシュ１６はホストプロセ
ッサ専用であり、他のバス主によるメモリアクセスによ
って影響されない。任意のバス主が各キャッシュを読み
取りできることを認識されたい。従って内部キャッシュ
１６はその中にシステムプロセッサ以外の他のプロセッ
サによるメモリアクセスに基づくデータ書き込みは許さ
ないが、他のバス主も、要求しているデータがその中に
ある限りデータの読み取りはできる。各キャッシュは検
分（記録内容を検分すること）でヒットした記録内容を
無効にするため、当該キャッシュで意図されていないデ
ータ書き込みもすべて検分し、これによって動作の一貫
性を確保することを認識されたい。
【００１８】キャッシュに関し不変な特徴の一つは、プ
レフェッチキャッシュ１８がＤＲＡＭ１２から取り寄せ
たコードデータのみを収容することである。後で詳述す
るように、プレフェッチキャッシュ１８はホストプロセ
ッサのメモリアクセスに基づくコードのみを取り寄せ
る。動作上、システムプロセッサがプレフェッチキャシ
ュ内に用意されていないコードデータを要求するとき
は、次のコード要求を予期して次順の１２８バイトコー
ドがプレフェッチキャッシュ１８内に予め取り寄せ（プ
レフェッチ）される。
【００１９】書き込みバッファキャッシュ２０はＤＲＡ
Ｍ１２内に書き込まれるデータのバッファのみを行な
う。このキャッシュは単に書き込みバッファを行なうの
みならず、上述したように任意のバス主による読み取り
も許すキャッシュである。しかしこのバッファはＤＲＡ
Ｍ１２からのデータのキャッシュはしない。
【００２０】各キャッシュの機能が分離されているこ
と、およびプロセッサの形式に基づいてこれらの機能を
選択的に定義できることは本キャッシュの重要な特徴で
ある。この性能により、本システムはキャッシュを総和
的に使用するものよりも何倍も大きなキャッシュを使用
するシステムの性能を達成し、またはこれをしのぐこと
ができる。プロセッサの形式に基づいて選択的に機能を
定義できる点に関していうと、４８６プロセッサを使用
するシステムの場合、書き込みバッファキャッシュ２０
はシステム以外のすべてのバス主が行なうデータ書き込
みのバッファを行なう。３８６、３８６ｓｘシステムプ
ロセッサを使用するシステムの場合、内部キャッシュ１
６はコードデータのみを保持し、システムプロセッサの
ための読み取り専用キャッシュであり、書き込みバッフ
ァキャッシュ２０はシステムプロセッサを含めた任意の
バス主によるデータ書き込みのバッファを行なう。これ
らキャッシュの動作特性は、存在するホストプロセッサ
の形式情報に基づいて、電力投入時の自己形成条件に従
って定義される。
【００２１】ＤＲＡＭ制御装置２２はＤＲＡＭ１２への
アクセスのための高速ページモードを支持する。高速ペ
ージモードはメモリページ内の行ラインをアクティブと
した後、列ラインを順次ストロボ作動させてデータをＤ
ＲＡＭの中にまたはＤＲＡＭの外に転送することにより
ＤＲＡＭへのアクセスを高速化する良く知られた方法で
ある。加えて、ＤＲＡＭ１２はコードデータか非コード
データのいずれかを含むページに分割されている。ＤＲ
ＡＭ１２に関連されたレジスタはＤＲＡＭ１２内または
ＤＲＡＭ制御装置２２内に配置され、最も最近にアクセ
スされたページのページアドレスを保持する。実際、本
システムは本システムに接続されたプロセッサの形式に
応じてコードページまたは非コードページに指向するバ
イアスを与える。例えばもしもシステムプロセッサが４
８６であると、もっとも最近にアクセスされたコードア
ドレスページのアドレスがレジスタ内に保持される。動
作上、ＤＲＡＭ１２内のコードデータページおよび非コ
ードデータページは共にランダムアクセスができる。も
しもコードページがある一サイクルでアクセスされ、次
のサイクルで非コードページがアクセスされると、非コ
ードページがアクセスされる間、コードページのアドレ
スはレジスタ内に保持される。非コードページがアクセ
スされた直後、再びコードページを開くのにレジスタ内
のそのアドレスが使用される。これと対照的に、もしも
システムプロセッサが３８６または３８６ｓｘである
と、最も最近にアクセスされた非コードアドレスページ
のアドレスがレジスタ内に保持される。オープンページ
バイアス、高速ページモードアクセスおよび多重キャッ
シュを選択的になしうるこの組み合わせがシステム性能
を高める。
【００２２】書き込みバッファキャッシュ２０は２通り
-セット関連キャッシュである。メモリの非コードデー
タ領域は、リスト、ヒープ（heap）、およびスタック
（stack）として知られる三つの領域に分割できる。メ
モリ内のデータブロックはリスト、ヒープ、およびスタ
ックように準備され、それぞれ、各自の組織と目的を有
する。例えばスタックは一組のデータエレメントで、そ
の内の一エレメントのみが一度にアクセスできる。リス
トデータは主として読み取り用であり、一般的に書き込
み用ではない。構造を有するプログラムではスタックへ
の書き込みが高い頻度で起こり、次に頻度の高い書き込
みはヒープに対して起きる。ＤＲＡＭ内にヒープ用のデ
ータブロックとスタック用のデータブロックを適切に指
定し、かつこれらブロックを２通り-セット関連キャッ
シュ内の対向するセットに転写することにより、動作効
率を高めることができる。さらに非コードデータに対す
るＤＲＡＭ内のオープンページバイアスは実効上、リス
トデータに対するオープンページバイアスとなる。この
ようにして動作特性がさらに高められる。
【００２３】図２および図３は本発明の一形態であるプ
レフェッチキューキャッシュ１８の線図である。キャッ
シュ１８はシステムメモリ１２からコードデータエレメ
ント（ダブル語）を受信し、外部バス主は読み取りのみ
が可能であり、書き込みはできない。キャッシュ１８は
アドレスラインおよびデータラインの両方を含むトラン
ザクションバス１４に接続されている。キャッシュ１８
は両者あいまって最大３２個のダブル語（３２ｘ４バイ
ト）を保持するコードデータＲＡＭ２０２および２０
４、ＲＡＭ２０２、２０４、タグＲＡＭ２０６、妥当性
アレー２０８、および関連制御論理回路を含む。キャッ
シュ１８は直接転写キャッシュで、ＲＡＭ２０６内のア
ドレスタグがデータＲＡＭ２０２、２０４内の４個のダ
ブル語の各ラインに対応する。キャッシュヒットは、
（前進アドレスバス２１０またはトランザクションバス
１４の何れかからの）現アドレスに対して選択されたビ
ットをタグＲＡＭ２０６からのアドレスに比較すること
により決定される。この比較はもしも現データがキャッ
シュ１８内にあれば「ヒット」信号を発生するヒット検
出論理回路２１４でなされる。
【００２４】図４はキャッシュ１８内の格納スペースの
利用可能性を示唆する「推定」信号を与えるための、キ
ャッシュ１８に密接に関連した構造体の線図である。プ
レフェッチポインタ２１６はキャッシュ１８に転送され
た最も最近のデータエレメントのアドレスを格納するレ
ジスタである。現アドレスポインタ２１８はキャッシュ
１８から読み込まれた最も最近のデータエレメントのア
ドレスを格納するレジスタである。これら各レジスタに
格納されるアドレスはそれぞれのデータエレメントの完
全なアドレスの本の一部である。現アドレスポインタに
体して選択されたビット数はタグ２０６内に用意される
ロケーション数に依存する。例えばもしも各データエレ
メントにタグアドレスがあり、また３２個のデータエレ
メントがあるなら、現アドレスビット数は５（３２5の
５）。図示した実施例では各データラインにタグアドレ
スがあり、各データラインは複数のデータエレメント
（４ｘ３２ビット、すなわち４個のダブル語）を保持す
る。従って、現アドレスポインタ２１８は８本のライン
の一つを指すアドレスビット４、５、および６を含む。
ｐレフェッチポインタ２１６はキャッシュ１８尚の３２
個のデータエレメントの一つを指すアドレスビット２、
３、４、５、および６を保持する。プレフェッチポイン
タ２１６は、プレフェッチポインタ２１６のアドレスを
１だけ増大させる加算器２２０に接続されている。加算
器２２０および現アドレスポインタ２１８のの出力は比
較器２２２の入力として接続される。比較器２２２の出
力は、二つの値が等しくない限りアクティブな推定信号
となる。しかし、プレフェッチポインタ２１６内のアド
レスが現アドレスポインタ２１８内のアドレスよりも１
少ないときは、「推定」は無効にされる。
【００２５】各データエレメントに対してタグアドレス
があり、現アドレスポインタ２１８が個々のエレメント
を特定するなら、プレフェッチポインタ２１６内の当該
アドレスは現アドレスポインタ２１８のｍ番目毎のアド
レスの値よりも１だけ小さくなる。ここにｍはプレフェ
ッチキャッシュ１８内のデータエレメント（ダブル語）
の数である。推定信号は、プレフェッチポインタ２１６
が現アドレスポインタ２１８より一アドレスだけ後でな
いときは必ずキャッシュ１８内の格納スペースが利用可
能であるか否かを示す。もしも各データラインに対して
タグアドレスがあり、現アドレスポインタ２１８が個々
のラインを特定するなら、プレフェッチポインタ２１６
内のアドレスは現アドレスポインタ２１８のｎ番目毎の
アドレスの値よりも１だけ小さくなる。ここにｎはプレ
フェッチキャッシュ１８内のデータライン数である。以
下の議論では各データラインに対してタグアドレスがあ
り、現アドレスポインタ２１８が個々のラインを特定す
ることを仮定している。しかし当業者は図４に示すよう
なポインタ構成にもこの議論が適用できることが了解で
きよう。
【００２６】プレフェッチポインタ２１６はＤＲＡＭ１
２から転送される各データエレメントのアドレスが入力
される。現アドレスポインタ２１８はキャッシュ１８か
ら読み込まれるデータエレメント各々のアドレスが入力
される。もしもキャッシュ１８が完全に予測されたデー
タエレメントで一杯であると、推定信号は無効にされ
る。もしもバス主により読み込まれた次のコードデータ
エレメントが前に読み込まれたアドレスの次順のアドレ
スであると、現アドレスポインタ２１８はその次のアド
レスが入れられる。プレフェッチポインタ２１６は次い
で現アドレスポインタ２１８を二つだけ遅らせ、キャッ
シュ１８から読み見込まれたばかりのデータエレメント
を新しいデータエレメントで置換することを要求するた
め、推定信号が再び発せられる。従って、キャッシュ１
８は循環キューメモリである。言い換えると、バス主が
要求したコードデータエレメントに対してキャッシュ１
８内でヒットがある限り、キャッシュ１８は連続的に再
入力される。
【００２７】作動上、本発明の方法は大きく二つに分け
られる。第一に、読み込まれるべきコードデータエレメ
ントが予測される。第二に、該予測されたコードデータ
エレメントが、いかなるバス主のデータに対するメモリ
アクセス要求をも遅延することなくシステムメモリ１２
からキャッシュ１８へ転送される。しかしながら、以下
の説明から了解されようが、これら二つのステップは幾
分重複しており、一般的に言うと、本コンピューターシ
ステムがバス主からの各後続のコードデータ読み取り要
求を処理する期間中、反復される。
【００２８】初めに、プレフェッチポインタ２１６およ
び現アドレスポインタ２１８はアクティブ推定信号を与
える値を入力される。バス主の一つ、好ましくはホスト
プロセッサは、メモリシステムからコードデータエレメ
ントの読み取りを要求する。キャッシュヒットは起こら
ないので、要求されたデータエレメントはＤＲＡＭ１２
から読み込まれる。次順のデータエレメントを同定する
ために、要求されたデータエレメントのアドレスはＤＲ
ＡＭ制御装置２２内のレジスタに格納される。ＤＲＡＭ
制御装置２２はここで推定信号を受信し、格納されてい
たアドレスを次順のデータエレメントのアドレスに増大
する。トランザクションバス１４が自由であるときは常
に、この次順のデータエレメントはキャッシュ１８へ転
送される。
【００２９】ＤＲＡＭ制御装置２２がバス１４を検分
し、自由サイクルすなわちオープンサイクル時に次のデ
ータエレメントを送信するのに使用されるいろいろの技
術がある。好ましい実施例では本メモリシステムはクロ
ックサイクルに同期されている。最も高速のデータ読み
取りは２サイクルかかる（キャッシュヒットがあった場
合）。バスインタフェースに要求が到来すると、メモリ
アクセスを開始するため前進アドレスバス２１０を介し
て予定のアドレスビットがキャッシュに直接に送られ
る。これはトランザクションバス１４がアイドル状態に
なる最初の期間に起こる。もしもキャッシュヒットがあ
ると、当該データエレメントは第二サイクルの間、トラ
ンザクションバス１４上に置かれる。第一サイクル期間
中はバス１４が開かれている（不使用となる）ので、こ
のコードデータエレメントは第一サイクル期間内にキャ
ッシュ１８に転送される。オープンサイクル期間にＤＲ
ＡＭ１２からキャッシュ１８へ予測されたデータエレメ
ントを転送することにより、バス主のメモリアクセス要
求は遅延されない。このことは本発明の重要な特徴であ
る。その理由はキャッシュ１８内のすべてのデータエレ
メントは単に推定されたものに過ぎず、もしもサイクル
時間がデータエレメントをキャッシュ化するのに失われ
るなら、キャッシュ中にコードデータをプレフェッチし
ておくことによる性能の向上は一部的なものであるから
である。
【００３０】ＤＲＡＭ制御装置内のアドレスを次順のデ
ータエレメントのアドレスに増大させる先行プロセス、
推定信号の観察、バス１４の監視、およびＤＲＡＭ１２
からキャッシュ１８へのデータエレメントの転送はキャ
ッシュ１８内に空きがあるかぎり反復される。キャッシ
ュ１８内の利用可能な空きとは、キャッシュ１８内にｍ
個より少ない予測データエレメントがあることを言う。
ここにｍはキャッシュ１８のデータエレメント容量であ
る。エレメントはもしもそれが読み取られることが予期
されるデータエレメントの集合内にあると、特定の時点
に「予測できる」。例えばもしもキャッシュ１８が先行
の読み取り時に次のｍ個の順次的データエレメントで一
杯であることが解かると、空きは全くない。もしも次の
読み取り要求がキャッシュ１８内にないコードデータエ
レメントを求めるものであればキャッシュ１８内のｍ個
のデータエレメントはその場合「予測される」ものでは
ないので、キャッシュ１８内のすべての空間が空きであ
り、「利用可能」である。コードデータエレメントがキ
ャッシュ１８内にあると否とにかかわらずバス主により
読み取られるときは、キャッシュ１８内の各データエレ
メントに対してタグアドレスがある限り、常に予測され
る順次的コードデータエレメントが一つ以上あり、これ
らデータエレメントがＤＲＡＭ１２からキャッシュ１８
中に転送される。しかし現アドレスポインタ２１８が同
一のラインアドレスで満たされていると、各データライ
ンに対するタグアドレスがあってもバス主のコード読み
取りによってはＤＲＡＭ１２からの転送が起こらない。
【００３１】本発明の詳細な設計は高度ハードウェア記
述言語であるＣＤＬで行なわれる。ＣＤＬはデジタル論
理システム用のハードウェアを曖昧さなしに定義するソ
フトウェアツールである。ＣＤＬリストは完全にシステ
ム１０の好ましい実施例を確定する。このリストはこれ
をコンパイルすると「Ｃ」ソースコードを与え、このソ
ースコードは次いでＣコンパイラでコンパイルされて標
準化されたＣオブジェクトファイルフォーマット（ＣＯ
ＦＦ）を与える。次いでこのＣオブジェクトファイルフ
ォーマットを論理合成プログラムに入力すると詳細な論
理構造体が得られる。この目的に使用される論理合成プ
ログラムはカルフォルニア州マウンテンビュー市のシノ
プシス社から販売されているＳＹＮＯＰＳＹＳである。
【００３２】図５は本発明のモジュール間の関係を示
す。
【００３３】
【図面の簡単な説明】
【図１】図１は高性能コンピューターメモリシステムの
ブロック線図である。
【図２】図２は本発明に基づくプレフェッチキューの一
部の線図である
【図３】図３は図２に続く残りの線図である。
【図４】図４は図２、および図３のプレフェッチキュー
に使用する推定信号発生装置の線図である。
【図５】図５は本メモリシステムのモジュール間の関係
を示すブロック線図である。
【符号の説明】
１０ コンピューターメモリシステム １４ バス １８ プレフェッチキャッシュ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０６Ｆ 13/28 ３１０ Ｇ０６Ｆ 13/28 ３１０Ｌ (72)発明者 エドワード シー． キング アメリカ合衆国 94536 カリフォルニ ア、フリーモント、ノリス ロード 4945 (56)参考文献 特開 昭59−225427（ＪＰ，Ａ) 特開 昭63−228333（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 G06F 13/28 310

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１のメモリとアドレス指定可能な高速
    動作のキャッシュメモリである第２のメモリとを有する
    メモリシステムにおいて、前記第１のメモリと前記第２
    のメモリは、前記メモリシステムに対してバスによって
    接続された複数のバス・マスタによってアクセス可能で
    あり、 読み取られるべきデータ・エレメントを予測する工程
    と、 前記複数のバス・マスタからのメモリシステムへのアク
    セス要求があった時に、前記第２のメモリにおける前記
    読み取られるべきデータ・エレメントの読み取りにかか
    る２サイクルのうち、第一サイクルにおいてプリフェッ
    チ用のデータを前記バス上に置くことによりプリフェッ
    チを行い、第二サイクルにおいて前記キャッシュメモリ
    内の前記データ・エレメントを前記バス上に置くことに
    より、前記予測されたデータ・エレメントを前記第１の
    メモリから前記第２のメモリへ転送する工程と、 を有することを特徴とするメモリシステムにおけるデー
    タ・エレメントの管理方法。
  2. 【請求項２】 前記予想する工程は、第１のバス・マス
    タからのメモリシステムへのリード要求がなされた後に
    行われる、請求項１に記載のデータ・エレメントの管理
    方法。
  3. 【請求項３】 前記第１のバス・マスタは、ホスト・プ
    ロセッサである、請求項２に記載のデータ・エレメント
    の管理方法。
  4. 【請求項４】 前記管理方法は、さらに、前記第１のバ
    ス・マスタが引き続いてデータ・リード要求を行う工程
    と、前記第１のバス・マスタからの前記リード要求に基
    づいて読み出されるデータ・エレメントを予測する工程
    と、を含む請求項２に記載のデータ・エレメントの管理
    方法。
  5. 【請求項５】 前記予測する工程は、最初のデータ・エ
    レメントへのリード要求がなされた後に、後続するデー
    タ・エレメントを識別する、請求項１に記載のデータ・
    エレメントの管理方法。
  6. 【請求項６】 前記最初のデータ・エレメントはアドレ
    ス・データを有し、前記識別するための工程は、当該デ
    ータ・エレメントのアドレス・データを格納する工程を
    含む、請求項５に記載のデータ・エレメントの管理方
    法。
  7. 【請求項７】 前記識別するための工程は、さらに、前
    記第２のメモリにおける格納スペースを表す信号を供給
    する工程を含む、請求項６に記載のデータ・エレメント
    の管理方法。
  8. 【請求項８】 前記第２のメモリは、所定数のデータ・
    エレメントを格納するサイズを有し、当該第２のメモリ
    内に格納されたデータ・エレメントが前記所定数よりも
    少ない限りにおいて前記格納スペースを表す信号が供給
    される、請求項７に記載のデータ・エレメントの管理方
    法。
  9. 【請求項９】 前記識別するための工程は、さらに、格
    納されているアドレス・データに後続するデータ・エレ
    メントのアドレス・データを加える工程を含む、請求項
    ７に記載のデータ・エレメントの管理方法。
  10. 【請求項１０】 前記メモリシステムはクロックに同期
    し、該クロックは複数のクロック・サイクルを規定し、
    前記転送する工程は、前記バスをモニターし、前記メモ
    リシステムが如何なるバス・マスタからもアクセスされ
    ていないオープン・サイクル中に次の後続するデータ・
    エレメントを転送する、請求項９に記載のデータ・エレ
    メントの管理方法。
  11. 【請求項１１】 前記メモリシステムは、前記第２のメ
    モリから読み出される最新のアドレス・データを格納す
    るためのアドレス・ポインタと、前記第２のメモリから
    転送される最新のアドレス・データを格納するためのプ
    リフェッチ・ポインタとを含み、前記アドレス・ポイン
    タと前記プリフェッチ・ポインタの内容を比較し、前記
    プリフェッチ・ポインタの内容が前記アドレス・ポイン
    タの後のアドレスの内容と一致しない限り、第２のメモ
    リにおける格納スペースを表す信号を供給する、請求項
    １に記載のデータ・エレメントの管理方法。
  12. 【請求項１２】 ホスト・プロセッサと他の少なくとも
    一つのバス・マスタのよってバスを介してアクセス可能
    なメモリシステムにおいて、 前記ホスト・プロセッサにより最初のコード・エレメン
    トへのリード要求がなされた後に、読み出されるべきコ
    ード・エレメントを予想する工程と、 前記バス・マスタからのメモリシステムへのアクセス要
    求が遅延しない時のみに、前記予測されたコード・エレ
    メントを前記メモリシステム内の低速メモリから所定数
    のデータ・エレメントを格納するサイズを有する高速キ
    ャッシュメモリへ転送する工程と、を有し、 前記予想する工程は、 前記最初のコード・エレメントのアドレス・コードを格
    納する工程と、 前記高速キャッシュメモリ内に格納されたデータ・エレ
    メントが前記所定数よりも少ない限りにおいて、前記高
    速キャッシュメモリにおける格納スペースを表す信号を
    供給する工程と、 格納されているアドレス・データに後続するデータ・エ
    レメントのアドレス・データを加える工程と、を含み、 前記メモリシステムはクロックに同期し、該クロックは
    複数のクロック・サイクルを規定し、 前記転送する工程は、前記バスをモニターし、前記メモ
    リシステムが如何なるバス・マスタからもアクセスされ
    ていないオープン・サイクル中に、前記高速キャッシュ
    メモリにおける前記読み出されるべきコード・エレメン
    トの読み取りにかかる２サイクルのうち、第一サイクル
    においてプリフェッチ用のコードを前記バス上に置くこ
    とによりプリフェッチを行い、第二サイクルにおいて前
    記キャッシュメモリ内の前記コード・エレメントを前記
    バス上に置くことにより次の後続するコード・エレメン
    トを転送する、 各工程を有することを特徴とするメモリシステムにおけ
    るデータ・エレメントの管理方法。
  13. 【請求項１３】 前記メモリシステムは、前記高速キャ
    ッシュメモリから読み出される最新のアドレス・データ
    を格納するためのアドレス・ポインタと、前記高速キャ
    ッシュメモリから転送される最新のアドレス・データを
    格納するためのプリフェッチ・ポインタとを含み、前記
    アドレス・ポインタと前記プリフェッチ・ポインタの内
    容を比較し、前記プリフェッチ・ポインタの内容が前記
    アドレス・ポインタの後ろのアドレスの内容と一致しな
    い限り、前記高速キャッシュメモリにおける格納スペー
    スを表す信号を供給する、請求項１２に記載のデータ・
    エレメントの管理方法。
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