JPS5924427B2 - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS5924427B2 JPS5924427B2 JP8544380A JP8544380A JPS5924427B2 JP S5924427 B2 JPS5924427 B2 JP S5924427B2 JP 8544380 A JP8544380 A JP 8544380A JP 8544380 A JP8544380 A JP 8544380A JP S5924427 B2 JPS5924427 B2 JP S5924427B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- memory
- display device
- screen
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明は表示装置、具体的にはＣＲＴディスプレイの如
く、表示画面をダイナミックにリフレッシュする表示装
置に関する。
く、表示画面をダイナミックにリフレッシュする表示装
置に関する。
一般に表示画血をリフレッシュする為のデータを格納す
る記憶装置は画面リフレッシュ制御回路によつて頻繁に
読出しの為のアクセスを受ける。
る記憶装置は画面リフレッシュ制御回路によつて頻繁に
読出しの為のアクセスを受ける。
一方、表示画面用のデータを変更する為には表示装置全
体を制御するマイクロコンピュータ等のシステムから該
記憶部へデータの書込み動作が生じる。この時、システ
ム側からの書込み要求と、画面リフレッシュ制御回路か
らの読出し要求の競合が生じる可能性がある。上記競合
を解決する為に、例えば時分割で両者のアクセスを順次
制御する方法等がある。
体を制御するマイクロコンピュータ等のシステムから該
記憶部へデータの書込み動作が生じる。この時、システ
ム側からの書込み要求と、画面リフレッシュ制御回路か
らの読出し要求の競合が生じる可能性がある。上記競合
を解決する為に、例えば時分割で両者のアクセスを順次
制御する方法等がある。
この場合、一般的には画面のちらつきをなくする為に、
画面リフレッシュ用のアクセスが優先され、システム側
は適宜待たされる様に制御される。画面リフレッシュメ
モリがシステム側から書込み専用メモリとしてみえる場
合、システムから表示データを書込む場合にのみ競合が
生じる。しかし、システムが画面リフレッシュ用メモリ
空間を読出せる様に構成される表示装置では、該メモリ
空間への読出し時にもアクセスの競合が生じ得る。近年
、メモリ素子のワード方向の大きさが増大し、例えば表
示システム全体に、１６にバイトのＲＡＭ領域が必要な
場合、１６に×１ビットのＲＡＭ素子を８個使つてメモ
リを構成することも可能になつている。
画面リフレッシュ用のアクセスが優先され、システム側
は適宜待たされる様に制御される。画面リフレッシュメ
モリがシステム側から書込み専用メモリとしてみえる場
合、システムから表示データを書込む場合にのみ競合が
生じる。しかし、システムが画面リフレッシュ用メモリ
空間を読出せる様に構成される表示装置では、該メモリ
空間への読出し時にもアクセスの競合が生じ得る。近年
、メモリ素子のワード方向の大きさが増大し、例えば表
示システム全体に、１６にバイトのＲＡＭ領域が必要な
場合、１６に×１ビットのＲＡＭ素子を８個使つてメモ
リを構成することも可能になつている。
この時、このメモリ空間の一部を画面リフレッシュ用空
間として割りあてると、システム側からの全てのメモリ
アクセスが実際には画面リフレッシュ用アクセスと競合
してしまうことになる。本発明は、システムからの読出
し及び書込みが比較的多く行なわれるメモリ素子内に画
面リフレッシュ用メモリ空間が含まれるものにおいて、
アクセスの競合を最小限におさえた表示装置を提供する
ことを目的とする。
間として割りあてると、システム側からの全てのメモリ
アクセスが実際には画面リフレッシュ用アクセスと競合
してしまうことになる。本発明は、システムからの読出
し及び書込みが比較的多く行なわれるメモリ素子内に画
面リフレッシュ用メモリ空間が含まれるものにおいて、
アクセスの競合を最小限におさえた表示装置を提供する
ことを目的とする。
以下、図面を使用して本発明に関し詳細に説明する。
第１図は本発明にて用いられる記憶装置のメモリ構成を
示す図である。
示す図である。
本発明実施例において、システムのメモリ空間は１６Ｋ
バイトであり、そのうちアドレス１４Ｋ番地以降の２０
００バイトが２０００文字分の画面リフレツシユ用メモ
リ空間として割りあてられている。図において、メモ１
川１は、システムが常時アクセスするメモリであり、シ
ステムメモリと称する。メモｌ川２は画面リフレツシユ
制御回路が読出しアクセスするメモリであり、リフレツ
シユメモリと称する。アドレス空間のうちアドレス１４
Ｋから１５Ｋ−１までを部分アドレス空間とし、この範
囲に関しては実際の記憶セルとして、メモｌ川１とメモ
１月２の双方に１ずつ２つの実記憶セルが存在する。シ
ステムが記憶データを読む時には全てメモｌ川１から読
出される。システムからデータ書込みに関しては、アド
レス１４Ｋ未満につき、メモ１川１にのみデータが書込
まれ、アドレス１４Ｋ以上については２つの実記憶セル
の双方にデータが書込まれる。第２図は本発明を実現す
る表示装置の実施例を示すブ頭ンク図である。
バイトであり、そのうちアドレス１４Ｋ番地以降の２０
００バイトが２０００文字分の画面リフレツシユ用メモ
リ空間として割りあてられている。図において、メモ１
川１は、システムが常時アクセスするメモリであり、シ
ステムメモリと称する。メモｌ川２は画面リフレツシユ
制御回路が読出しアクセスするメモリであり、リフレツ
シユメモリと称する。アドレス空間のうちアドレス１４
Ｋから１５Ｋ−１までを部分アドレス空間とし、この範
囲に関しては実際の記憶セルとして、メモｌ川１とメモ
１月２の双方に１ずつ２つの実記憶セルが存在する。シ
ステムが記憶データを読む時には全てメモｌ川１から読
出される。システムからデータ書込みに関しては、アド
レス１４Ｋ未満につき、メモ１川１にのみデータが書込
まれ、アドレス１４Ｋ以上については２つの実記憶セル
の双方にデータが書込まれる。第２図は本発明を実現す
る表示装置の実施例を示すブ頭ンク図である。
図において、１１，１２は前述したそれぞれシステムメ
モリ及びリフレツシユメモリである。２１は表示装置全
体を制御するものであつて、例えばマイクロコンピユー
タシステム等で構成される。
モリ及びリフレツシユメモリである。２１は表示装置全
体を制御するものであつて、例えばマイクロコンピユー
タシステム等で構成される。
２２は表示画面のリフレツシユを制御する部分で、リフ
レツシユメモリ１２への読出し要求を頻繁に発する。
レツシユメモリ１２への読出し要求を頻繁に発する。
３２は該読出し要求に関するリフレツシユメモリ内のア
ドレスラインである。
ドレスラインである。
本発明実施例ではリフレツシユメモリ１２が２Ｋバイト
である為、アドレスライン３２は１１ビツトで構成され
る。システム（マイクロコンピユータ２１）がシステム
メモ１川１をアクセスする時には１４ビツトのアドレス
ライン３１を介して行う。３４はセレクタである。
である為、アドレスライン３２は１１ビツトで構成され
る。システム（マイクロコンピユータ２１）がシステム
メモ１川１をアクセスする時には１４ビツトのアドレス
ライン３１を介して行う。３４はセレクタである。
該セレクタ３４は前記画面リフレツシユ制御部２２から
のアドレスライン３２か、システムからのアドレスライ
ン３１の下位１１ビツトのいずれか一方を選択してリフ
レツシユメモリ１２へアドレスを供給する。通常はアド
レスライン３２が選択され、リフレツシユ制御用の読出
しが行なわれる様になつている。４３はアンドゲートで
あり、シスアムメモリ１１とリフレツシユメモｌ川２の
双方の記憶セルヘデータを書込むべきか否かを検出する
。
のアドレスライン３２か、システムからのアドレスライ
ン３１の下位１１ビツトのいずれか一方を選択してリフ
レツシユメモリ１２へアドレスを供給する。通常はアド
レスライン３２が選択され、リフレツシユ制御用の読出
しが行なわれる様になつている。４３はアンドゲートで
あり、シスアムメモリ１１とリフレツシユメモｌ川２の
双方の記憶セルヘデータを書込むべきか否かを検出する
。
即ち、入力されるアドレスＭＡｌ３，ＭＡｌ２，ＭＡｌ
ｌはシステムからのアドレスライン３１の土位３本であ
り、ＭＷはシステムからのメモリ書込み要求信号である
。アドレスＭＡ，３〜ＭＡｌｌが全で１″ということは
アドレスが１４Ｋ〜１５Ｋ一１に含まれることを示す。
従つて、アンドゲート４３の出力が真になると、これは
システム２１からリフレツシユ用メモリ空間への書込み
要求が発生したことを示す。この信号は、リフレツシユ
メモリアクセス競合制御部４０へ入力される。リフレツ
シユメモリアクセス競合制御部４０は前記アンドゲート
４３の出力が真になると、画面リフレツシユ制御部２２
からのリフレツシユメモリ１２へのアクセス状況をチエ
ツクする。もし、リフレツシユメモリ１２へのシステム
２１からの書込みを待たせる必要があれば、コントロー
ルライン４２を介してシステム２１へＷＡｌＴ信号を送
出する。画面リフレツシユ制御部２２からの１つのアク
セスが完了した時点で、リフレツシユメモリアクセス競
合制御部４０はセレクタ３４の制御信号を変え（リフレ
ツシユメモリアドレス選択ＲＭＡＤＲＳＥＬ）、システ
ム２１からのアドレスＭＡｌ３−０をアドレスライン３
３に出力する。そして後、リフレツシユメモ１月２へ書
込み信号ＲＷを送り、システム２１に対するＷＡｌＴ信
号を解除する。尚、この場合、システムメモリ１１への
書込みも普通の書込み動作として実行される。以上説明
の如く本発明によれば、システムからリフレツシユ用メ
モリ空間への書込みが生じた時にのみ競合制御部の制御
が起動さへその他のケースでは、システムはメモリアク
セスをシステムメモリに対して行う。
ｌはシステムからのアドレスライン３１の土位３本であ
り、ＭＷはシステムからのメモリ書込み要求信号である
。アドレスＭＡ，３〜ＭＡｌｌが全で１″ということは
アドレスが１４Ｋ〜１５Ｋ一１に含まれることを示す。
従つて、アンドゲート４３の出力が真になると、これは
システム２１からリフレツシユ用メモリ空間への書込み
要求が発生したことを示す。この信号は、リフレツシユ
メモリアクセス競合制御部４０へ入力される。リフレツ
シユメモリアクセス競合制御部４０は前記アンドゲート
４３の出力が真になると、画面リフレツシユ制御部２２
からのリフレツシユメモリ１２へのアクセス状況をチエ
ツクする。もし、リフレツシユメモリ１２へのシステム
２１からの書込みを待たせる必要があれば、コントロー
ルライン４２を介してシステム２１へＷＡｌＴ信号を送
出する。画面リフレツシユ制御部２２からの１つのアク
セスが完了した時点で、リフレツシユメモリアクセス競
合制御部４０はセレクタ３４の制御信号を変え（リフレ
ツシユメモリアドレス選択ＲＭＡＤＲＳＥＬ）、システ
ム２１からのアドレスＭＡｌ３−０をアドレスライン３
３に出力する。そして後、リフレツシユメモ１月２へ書
込み信号ＲＷを送り、システム２１に対するＷＡｌＴ信
号を解除する。尚、この場合、システムメモリ１１への
書込みも普通の書込み動作として実行される。以上説明
の如く本発明によれば、システムからリフレツシユ用メ
モリ空間への書込みが生じた時にのみ競合制御部の制御
が起動さへその他のケースでは、システムはメモリアク
セスをシステムメモリに対して行う。
従つてリフレツシユメモリとの競合を避けることが出来
、システムの処理速度が低下することなくスループツト
が向上する。
、システムの処理速度が低下することなくスループツト
が向上する。
第１図は本発明にて使用される記憶装置のメモリ構成を
示す図、第２図は本発明の実施例を示すプロツク図であ
る。 １１・・・・・・システムメモリ、１２・・・・・・リ
フレツシユメモリ、２１・・・・・・マイクロコンピユ
ータ（システム）、２２・・・・・・画面リフレツシユ
制御部、３４・・・・・・セレクタ、４０・・・・・・
リフレツシユメモリアクセス競合制御部、４３・・・・
・・アンドゲート。
示す図、第２図は本発明の実施例を示すプロツク図であ
る。 １１・・・・・・システムメモリ、１２・・・・・・リ
フレツシユメモリ、２１・・・・・・マイクロコンピユ
ータ（システム）、２２・・・・・・画面リフレツシユ
制御部、３４・・・・・・セレクタ、４０・・・・・・
リフレツシユメモリアクセス競合制御部、４３・・・・
・・アンドゲート。
Claims (1)
- １ システムの記憶アドレス空間の一部に表示画面のデ
ータを保持するリフレッシュ用アドレス空間を持つ表示
装置において、該リフレッシュ用アドレス空間を含む、
又はリフレッシュ用アドレス空間に等しい部分アドレス
空間に関し、１つの記憶番地に対応して２つの実記憶セ
ルを持つものであつて、前記表示装置は画面リフレッシ
ュを行う画面リフレッシュ制御部と、該画面リフレッシ
ュ制御部からの読出しとのメモリアクセス競合を制御す
る競合制御部とを具備し、前記画面リフレッシュ制御部
が画面リフレッシュ用データを読出す時第１の実記憶セ
ルをアクセスして読出し、システムが読出す時には第２
の実記憶セルの内容を読出し、システムからの書込み時
、該書込み番地が前記部分アドレス空間に含まれる際、
前記第２の記憶セルへデータを書込むとともに前記競合
制御部により前記第１の実記憶セルへデータを書込むよ
うにコントロールすることを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8544380A JPS5924427B2 (ja) | 1980-06-24 | 1980-06-24 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8544380A JPS5924427B2 (ja) | 1980-06-24 | 1980-06-24 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5711384A JPS5711384A (en) | 1982-01-21 |
| JPS5924427B2 true JPS5924427B2 (ja) | 1984-06-09 |
Family
ID=13859007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8544380A Expired JPS5924427B2 (ja) | 1980-06-24 | 1980-06-24 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924427B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156134A (ja) * | 1987-12-04 | 1988-06-29 | 池口工業株式会社 | 曲がり側溝ブロック |
| JPH0184326U (ja) * | 1987-11-21 | 1989-06-05 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135981A (en) * | 1981-02-13 | 1982-08-21 | Matsushita Electric Industrial Co Ltd | Display memory controlling circuit |
-
1980
- 1980-06-24 JP JP8544380A patent/JPS5924427B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0184326U (ja) * | 1987-11-21 | 1989-06-05 | ||
| JPS63156134A (ja) * | 1987-12-04 | 1988-06-29 | 池口工業株式会社 | 曲がり側溝ブロック |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5711384A (en) | 1982-01-21 |
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