JPH06103026A - メモリシステム - Google Patents

Abstract

(57)【要約】 【目的】 ＤＲＡＭを用いて先入れ先出し動作あるいは
先入れ後出し動作を行う場合に、データの入出力タイミ
ングの制約をなくすとともに、動作速度を上げることが
できるメモリシステムを提供すること。 【構成】 ＦＩＦＯコントローラ２０は、入力バッファ
２２，出力バッファ２４と、ＤＲＡＭ１０に対するデー
タの先入れ先出し動作の制御を行うためのアドレス制御
部２６，リフレッシュ制御部３２，高速ページモード制
御部３６，アービタ部４０とを含んで構成されている。
ＤＲＡＭ１０がリフレッシュ動作中は、入力バッファ２
２に対してデータの書き込みを行うとともに出力バッフ
ァ２４からデータを出力することにより、ＤＲＡＭ１０
のリフレッシュ動作を意識する必要がなくなる。また、
ＤＲＡＭ１０に対して高速ページモードによってデータ
の入出力を行うことにより動作速度を上げることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリシステムに関し、
特にダイナミック・ランダムアクセスメモリ（ＤＲＡ
Ｍ）を用いてデータの先入れ先出し動作あるいは先入れ
後出し動作を行うようにしたメモリシステムに関する。

【０００２】

【従来の技術】先入れ先出し（ファーストイン・ファー
ストアウト、以下「ＦＩＦＯ」と称する）メモリは、デ
ータを入力順に出力するメモリであり、各種システム間
のデータの転送に用いられる。入出力するデータとして
は、画像データ，音声データ，制御データ等の各種のデ
ータが考えられる。プロセッサ間のデータ転送や各種シ
ステム間のデータ通信等、動作速度の異なる非同期シス
テム間のデータの受渡しに汎用されている。

【０００３】一般に、ＦＩＦＯメモリは、ソフトウェア
で構成するものとハードウェアで構成するものとに大別
され、さらにハードウェアで構成するものについてはＦ
ＩＦＯ専用メモリを用いるものとＲＡＭとＦＩＦＯコン
トローラを組み合わせるものとに大別される。

【０００４】ＦＩＦＯ専用メモリは、データの先入れ先
出し動作を行うための特別な構成を有するメモリであ
り、単体でデータの先入れ先出し動作を行うことができ
るため、メモリのアドレス意識することなく使用するこ
とができる。また、ＲＡＭとＦＩＦＯコントローラを組
み合わせて用いる場合は、例えばＲＡＭとしてスタティ
ックＲＡＭ（ＳＲＡＭ）を用いることができるため、Ｆ
ＩＦＯ専用メモリに比べて容量を増やすことができる。

【０００５】

【発明が解決しようとする課題】ところで、上述したＦ
ＩＦＯ専用メモリを用いて先入れ先出し動作を行わせる
従来方式においては、小さな容量のものしかないため、
大量のデータを扱えないという問題があった。特に、近
年プロセッサの処理能力向上に伴い、扱うデータ量も増
加の傾向があり、また、画像データやディスク装置のデ
ータの転送を行う場合には大量のデータを扱うことにな
るため、ＦＩＦＯ専用メモリでは対応できなかった。

【０００６】また、上述したＦＩＦＯコントローラにＳ
ＲＡＭを組み合わせてＦＩＦＯメモリとして使用する従
来方式においては、ＦＩＦＯ専用メモリに比べれば容量
を増やすことができるが、ＳＲＡＭはＤＲＡＭに比べて
高価であり、実装面積も大きくなってしまう欠点があ
る。

【０００７】そこで、安価で実装面積も小さく、しかも
ＳＲＡＭ等に比べて容量が大きなＤＲＡＭを用いてＦＩ
ＦＯメモリを構成する方式が望まれるが、一般にＤＲＡ
Ｍはリフレッシュ動作の間はデータの読み書きができな
いため、ＦＩＦＯメモリとして使用した場合にはデータ
の入出力タイミングに制約が生じるという問題があっ
た。また、ＤＲＡＭを用いてＦＩＦＯメモリを大容量に
すると、扱うデータ量も膨大になるため、ＦＩＦＯメモ
リとしての動作速度を上げることが不可欠になる。

【０００８】本発明は、このような点に鑑みて創作され
たものであり、ＤＲＡＭを用いて先入れ先出し動作ある
いは先入れ後出し動作を行う場合に、データの入出力タ
イミングの制約をなくすことができるメモリシステムを
提供することを目的としている。

【０００９】また、本発明は、ＤＲＡＭを用いて先入れ
先出し動作あるいは先入れ後出し動作を行う場合に、動
作速度を上げることができるメモリシステムを提供する
ことを目的としている。

【００１０】

【課題を解決するための手段】上述した課題を解決する
ために、本発明のメモリシステムは、データを格納する
ＤＲＡＭと、前記ＤＲＡＭに書き込むデータを一時格納
する入力バッファと、前記ＤＲＡＭから読み出したデー
タを一時格納する出力バッファと、前記ＤＲＡＭに対し
てアドレス信号を送り、データの先入れ先出し動作ある
いはデータの先入れ後出し動作の制御を行うメモリ制御
部と、を備え、前記ＤＲＡＭを先入れ先出しメモリある
いは先入れ後出しメモリとして用いる。

【００１１】また、本発明のメモリシステムは、前記メ
モリ制御部において、前記ＤＲＡＭの同一行内の複数領
域に対して、連続したデータの書き込み動作あるいは読
み出し動作を行うことを特徴とする。

【００１２】

【作用】入力データは、一旦入力バッファに格納された
後、ＤＲＡＭに書き込まれる。反対に、ＤＲＡＭに格納
されているデータは、読み出された後一旦出力バッファ
に格納され、出力データとして取り出される。

【００１３】メモリ制御部は、ＤＲＡＭにアドレス信号
を送ってアドレス指定を行っており、ＤＲＡＭにデータ
を書き込んだ順に読み出すことによりデータの先入れ先
出し動作を、あるいは、新しく書き込んだ順にＤＲＡＭ
からデータを読み出すことによりデータの先入れ後出し
動作を制御している。

【００１４】本発明によれば、ＤＲＡＭに書き込むデー
タを一旦入力バッファに格納するとともに、ＤＲＡＭか
ら読み出したデータを一旦出力バッファに格納すること
により、ＤＲＡＭのリフレッシュ動作中でもデータの先
入れ先出し動作あるいは先入れ後出し動作を行うことが
可能になり、データの入出力タイミングの制約をなくす
ことができる。

【００１５】また、メモリ制御部によって、ＤＲＡＭの
同一行内の複数領域に対して、連続したデータの書き込
み動作あるいは読み出し動作を行う場合には、ＤＲＡＭ
の高速ページモードによるデータの入出力が可能とな
る。

【００１６】本発明においては、高速ページモードによ
るデータの入出力を行うことにより、ＤＲＡＭを用いて
先入れ先出し動作あるいは先入れ後出し動作を行う場合
の動作速度を上げることができる。

【００１７】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。

【００１８】（ｉ）実施例の構成 図１は、本発明のメモリシステムを適用した一実施例の
構成を示す図である。ＤＲＡＭ１０にＦＩＦＯコントロ
ーラ２０が接続されて、全体としてＦＩＦＯメモリとし
て機能する。ＤＲＡＭ１０は、例えば１Ｍｂｉｔの容量
を有しており、一般に市販されているものをＦＩＦＯコ
ントローラ２０に接続して使用することができる。

【００１９】ＦＩＦＯコントローラ２０は、入力バッフ
ァ２２，出力バッファ２４，アドレス制御部２６，リフ
レッシュ制御部３２，高速ペードモード制御部３６，ア
ービタ部４０を含んで構成されている。アドレス制御部
２６，リフレッシュ制御部３２，高速ページモード制御
部３６，アービタ部４０がメモリ制御部に相当する。例
えば、これらは１チップで構成されており、ＤＲＡＭ１
０を外付けする形となっている。

【００２０】入力バッファ２２は、ＦＩＦＯメモリとし
ての入力データを一時格納するためのものである。入力
バッファ２２の容量は、データを書き込む側の速度及び
ＤＲＡＭ１０のリフレッシュ時間等を考慮して決める必
要があり、例えば、バイト単位のデータが入力され、２
バイトの容量を有するものとする。ＤＲＡＭ１０は、リ
フレッシュ動作中はデータの書き込みを行うことができ
ないが、入力バッファ２２は、この間にＦＩＦＯメモリ
に入力されたデータを一時格納する。これにより、ＦＩ
ＦＯメモリの外部からはＤＲＡＭ１０のリフレッシュ動
作を意識することなくデータを書き込むことが可能にな
る。

【００２１】入力バッファ２２は、ＦＩＦＯメモリで構
成されており、入力データをバイト単位で保持するとと
もに、この保持したデータをデータバスに送出する。こ
のデータバスはＤＲＡＭ１０のデータ端子に接続されて
おり、入力バッファ２２とＤＲＡＭ１０の間、あるいは
以下に示す出力バッファ２４とＤＲＡＭ１０との間のデ
ータの入出力は、このデータバスを介して行われる。

【００２２】出力バッファ２４は、ＦＩＦＯメモリとし
ての出力データを一時格納するためのものである。入力
バッファ２２の容量は、データを読み出す側の速度及び
ＤＲＡＭ１０のリフレッシュ時間等を考慮して決める必
要がある。例えば、入力バッファ２２と同様に、２バイ
トの容量を有するＦＩＦＯメモリで構成されており、デ
ータバスから取り込んだデータを一旦保持した後出力デ
ータとして出力する。

【００２３】ＤＲＡＭ１０のリフレッシュ動作時はデー
タの読み出しはできないが、その間は出力バッファ２４
に格納されているデータをＦＩＦＯメモリのデータとし
て出力する。これにより、ＦＩＦＯメモリの外部からは
ＤＲＡＭ１０のリフレッシュ動作を意識することなくデ
ータを読み出すことが可能になる。

【００２４】なお、ＳＲＡＭを用いる従来方式において
もライトレジスタ及びリードレジスタを備えるものはあ
ったが、データバスとの間で入出力するデータを一時的
に保持するものである。従って、ＦＩＦＯメモリを用い
る本実施例の入力バッファ２２等は構成，動作，目的等
全く異なるものである。

【００２５】アドレス制御部２６は、ＤＲＡＭ１０のア
ドレス信号を生成するためのものである。ＤＲＡＭ１０
のデータ書き込み用のアドレス信号を生成するための入
力データカウンタ２８と、データ読み出し用のアドレス
信号を生成するための出力データカウンタ３０とを有し
ている。

【００２６】入力データカウンタ２８は、カウント値の
各ビットがそのまま書き込みデータ用アドレスの各ビッ
トを表しており、上位半分が行アドレスに、下位半分が
列アドレスにそれぞれ対応している。同様に、出力デー
タカウンタ３０は、カウント値の各ビットがそのまま読
み出しデータ用アドレスの各ビットを表しており、上位
半分が行アドレスに、下位半分が列アドレスにそれぞれ
対応している。

【００２７】アドレス制御部２６には書込み信号及び読
み出し信号が入力されており、書込み信号が入力された
とき（書込み信号が有効になったとき）は、入力データ
カウンタ２８のカウント値を進めるとともに、その出力
値を書き込み用のアドレス信号としてＤＲＡＭ１０に送
る。また、読み出し信号が入力されたとき（読み出し信
号が有効になったとき）は、出力データカウンタ３０の
カウント値を進めるとともに、その出力値を読み出し用
のアドレス信号としてＤＲＡＭ１０に送る。

【００２８】アドレス制御部２６は、入力データカウン
タ２８あるいは出力データカウンタ３０の計数動作が進
んで、列アドレスに対応したカウント値の最上位ビット
が桁あふれになると、桁上り信号を作成して高速ページ
モード制御部３６に送る。

【００２９】リフレッシュ制御部３２は、ＤＲＡＭ１０
に対するリフレッシュ動作を制御するとともに、ＤＲＡ
Ｍに対する行アドレス信号（ＲＡＳ），列アドレス信号
（ＣＡＳ）を生成する。リフレッシュ制御部３２内のリ
フレッシュカウンタ３４は、リフレッシュ周期をカウン
トするものであり、このカウンタが一巡する毎にリフレ
ッシュ動作を行う。

【００３０】リフレッシュ制御部３２は、リフレッシュ
動作時には、アドレス制御部２６に対して指示を送って
リフレッシュ動作用のアドレス生成を行うとともに、Ｒ
ＡＳ，ＣＡＳをＤＲＡＭ１０に送ってリフレッシュ動作
の制御を行う。また、リフレッシュ動作時にはリフレッ
シュ信号を作成して高速ページモード制御部３６に送
る。

【００３１】更に、通常動作時（ＤＲＡＭ１０に対して
データの入出力を行っている状態）は、アドレス制御部
２６からアドレス信号が出力された後にＲＡＳ，ＣＡＳ
を有効にして、ＤＲＡＭ１０に対するデータの読み書き
を制御する。

【００３２】アービタ部４０は、ＤＲＡＭ１０に対する
データの書き込み動作と読み出し動作の調停を行うもの
であり、書き込み信号と読み出し信号が同時あるいは交
互に入力されたときに、バス切換信号を作成して高速ペ
ージモード制御部３６に送っている。

【００３３】高速ページモード制御部３６は、ＤＲＡＭ
１０に対して高速ページモードでデータの読み書きを行
う制御を行うものである。通常時（高速ページモード動
作時）は、リフレッシュ制御部３２に指示を送って、リ
フレッシュ制御部３２から出力されるＲＡＳを有効にし
た状態でＣＡＳのみを切り換える制御を行う。このと
き、アドレス制御部２６からは、同一の行アドレスが出
力された状態で列アドレスのみが順次更新されて出力さ
れる。

【００３４】また、高速ページモード制御部３６は、リ
フレッシュ制御部３２からのリフレッシュ信号、アドレ
ス制御部２６からの桁上り信号、アービタ部４０からの
バス切換信号のいずれかが入力されたときに、一旦高速
ページモードを解除する制御を行う。すなわち、リフレ
ッシュ動作が行われたとき、アクセスする行アドレスが
更新されたとき、データの書き込み動作と読み出し動作
が切り換わってバスの切り換えが行われたときは、一旦
高速ページモードを解除して、行アドレスを変更した後
再度ＲＡＳを有効にする制御を行う。

【００３５】（ii）実施例の動作 次に、このような構成を有する本実施例の動作を説明す
る。

【００３６】図２は、高速ページモード制御部３６の主
な制御手順を示す図である。

【００３７】高速ページモード制御部３６は、通常は高
速ページモード制御を行っており（ステップ１０）、こ
の動作と並行してリフレッシュ信号，桁上り信号，バス
切換信号のいずれかを受け付けたかどうかを判定してい
る（ステップ２０）。

【００３８】いずれの信号も受け付けていないときはス
テップ１０の高速ページモード制御を継続する。いずれ
かの信号を受け付けると、高速ページモード制御を解除
して、行アドレスと列アドレスの両方を指定してデータ
の読み書きを行う通常モードの制御を行う（ステップ３
０）。その後、ステップ１０の高速ページモード制御に
復帰する。

【００３９】次に、本実施例のＦＩＦＯメモリに対して
連続してデータの書き込みを行う場合の動作を説明す
る。

【００４０】入力バッファ２２は、データが順次入力さ
れると、書き込み信号に同期して順次このデータを保持
する。入力バッファ２２の容量が２バイトの場合は、こ
の２バイト分のデータをバイト単位で順次保持してデー
タバスに出力する。

【００４１】また、アドレス制御部２６は、書き込み信
号に同期して入力データカウンタ２８をカウントアップ
する。このカウント値はアドレス信号としてＤＲＡＭ１
０に入力される。

【００４２】これらの動作と並行して、リフレッシュ制
御部３２からＤＲＡＭ１０に出力されるＲＡＳを有効に
することにより、ＤＲＡＭ１０内にアドレス信号に含ま
れる行アドレスが取り込まれる。その後、リフレッシュ
制御部３２からＤＲＡＭ１０に出力されるＣＡＳを有効
にすることにより、ＤＲＡＭ１０内にアドレス信号に含
まれる列アドレスが取り込まれとともに、データバスに
出力された出力バッファ２２のデータがＤＲＡＭ１０内
の該当アドレスに書き込まれる。

【００４３】書き込み動作のみが連続する場合は、ＤＲ
ＡＭ１０内の同一行に対するデータの書き込みが連続す
るため、高速ページモード制御を行って高速に動作を行
うことが可能となる。

【００４４】なお、書き込み動作のみが連続する場合で
あっても、リフレッシュ制御部３２からリフレッシュ信
号が出力されたとき、あるいは、アドレス制御部２６か
ら桁上り信号が出力されたときは、一旦高速ページモー
ドを解除するため、その間の処理速度は低下するが、こ
の速度の変動分は入力バッファ２２によって吸収するこ
とができる。

【００４５】また、リフレッシュ動作時にアドレス制御
部２６は、一旦書き込みデータ用のアドレス信号出力を
中断して、リフレッシュ動作用のアドレス信号出力を行
う。そして、リフレッシュ動作終了後に書き込みデータ
用のアドレス信号出力を再開し、ＤＲＡＭ１０に対する
データの書き込みを行う。この際ＦＩＦＯメモリ全体と
して見た場合には、書き込み信号に同期した入力バッフ
ァ２２に対するデータの書き込み動作が継続されてい
る。

【００４６】次に、連続してデータの読み出しを行う場
合の動作を説明する。

【００４７】アドレス制御部２６は、読み出し信号に同
期して出力データカウンタ３０をカウントアップする。
このカウント値はアドレス信号としてＤＲＡＭ１０に入
力される。

【００４８】また、リフレッシュ制御部３２からＤＲＡ
Ｍ１０に出力されるＲＡＳを有効にすることにより、Ｄ
ＲＡＭ１０内にアドレス信号に含まれる行アドレスが取
り込まれる。その後、リフレッシュ制御部３２からＤＲ
ＡＭ１０に出力されるＣＡＳを有効にすることにより、
ＤＲＡＭ内にアドレス信号に含まれる列アドレスが取り
込まれる。また、このとき読み出し信号に応じてＤＲＡ
Ｍ１０からデータバスにデータが出力される。

【００４９】出力バッファ２４は、読み出し信号に同期
して、このデータバスに出力されたデータを保持する。
出力バッファ２４の容量が２バイトの場合は、この２バ
イト分のデータをバイト単位で順次保持してＦＩＦＯコ
ントローラ２０の外部に出力する。

【００５０】読み出し動作のみが連続する場合は、デー
タの書き込み時と同様に、高速ページモード制御を行う
ことができるため高速動作が可能となる。

【００５１】なお、読み出し動作のみが連続する場合で
あっても、リフレッシュ信号等が出力された場合は高速
ページモードが解除され、その間の処理速度が低下する
点は書き込み動作の場合と同じである。

【００５２】また、リフレッシュ動作時にアドレス制御
部２６は、一旦データ読み出し用のアドレス信号出力を
中断して、リフレッシュ動作用のアドレス信号出力を行
う。そして、リフレッシュ動作終了後にデータ読み出し
用のアドレス信号出力を再開し、ＤＲＡＭ１０からのデ
ータ読み出しを行う。この際、ＦＩＦＯメモリ全体とし
て見た場合には、読み出し信号に同期した出力バッファ
２４からのデータの読み出し動作が継続されている。

【００５３】次に、データの読み出し動作と書き込み動
作が非同期に交互に行われる場合の動作を説明する。

【００５４】ＤＲＡＭ１０にデータが格納されていない
状態では、アドレス制御部２６内の入力データカウンタ
２８と出力データカウンタ３０は同じ値に設定されてい
る。このようにすることで、ＤＲＡＭ１０にデータが書
き込まれたアドレス順にデータの読み出しを行うことが
できる。

【００５５】このとき、書き込み動作あるいは読み出し
動作が連続する場合には、高速ページモードでデータの
書き込みを行う。また、書き込み動作と読み出し動作が
切り換わったときは、アービタ部４０からバス切換信号
が出力されるため、一旦高速ページモードを解除する。

【００５６】このように、本実施例によれば、入力バッ
ファ２２及び出力バッファ２４に入出力データを一旦格
納しておくことにより、ＦＩＦＯメモリの外部からはＤ
ＲＡＭ１０のリフレッシュ動作を意識する必要がなくな
る。従って、ＤＲＡＭ１０がリフレッシュ動作を行って
いる場合であっても、ＦＩＦＯメモリに対するデータの
入出力タイミングに制約が生じるということもない。

【００５７】また、ＤＲＡＭ１０の同一行アドレスに対
して連続してデータの読み書きを行うことにより、ＤＲ
ＡＭ１０が通常備える高速ページモード動作によるデー
タの入出力が可能となり、ＦＩＦＯメモリとしての動作
速度を上げることができる。一般に、高速ページモード
にすることにより通常のモードに比べて２，３倍の高速
化が可能であるため、ＦＩＦＯメモリとして使用した場
合もかなりの高速化が可能となる。また、一般のＤＲＡ
Ｍは高速ページモードをオプションとして備えるものが
多いため、高速化のために特に素子自体を高速化する必
要がなく、低コストで容易に高速化及び大容量化が可能
となる。

【００５８】ところで、本実施例のように、ＤＲＡＭ１
０を用いてＦＩＦＯメモリを実現する場合には、ＦＩＦ
Ｏメモリを使用する側はＤＲＡＭ１０のアドレスを意識
する必要はない。従って、ＦＩＦＯコントローラ２０の
制御によって同一行内の連続した列アドレスを指定して
データの読み書きを行うことができるため（通常のラン
ダムアクセス動作においては、常に同一行内の連続した
列アドレスを指定できるとはかぎらない）、ＤＲＡＭ１
０をＦＩＦＯメモリとして使用する場合には特に高速ペ
ージメモリ制御が行い易く、処理の高速化が図れるとい
う利点がある。また、通常のＤＲＡＭにおいて高速ペー
ジモードの制御を行おうとすれば、指定された行アドレ
スが同一行のものであるか否かを判定するための比較器
が必要となるが、本実施例のようにＦＩＦＯメモリとし
てＤＲＡＭを使用するために高速ページモードの制御を
行う場合は、列アドレスの桁上りのみで行の切り換えを
検出することができるので、制御が簡単になる利点もあ
る。

【００５９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。

【００６０】例えば、上述した実施例では、ＤＲＡＭ１
０とＦＩＦＯコントローラ２０との組み合わせによって
ＦＩＦＯメモリを実現するようにしたが、同様に、先入
れ後出し（ファーストイン・ラストアウト，ＦＩＬＯ）
メモリを実現することもできる。この場合は、アドレス
制御部２６内の入力データカウンタ２８を読み出し信号
に同期して減算カウントし、このカウント値をアドレス
としてＤＲＡＭ１０のデータの読み出しを行う。

【００６１】また、本実施例では、桁上り信号等が高速
ページモード制御部３６に入力されたときのみ高速ペー
ジモードを解除するようにしたが、高速化が特に必要な
い場合には、高速ページモードを使用せず常に通常のモ
ードでデータの入出力を行うようにしてもよい。また、
ＦＩＦＯコントローラ２０の外部からの指示により、適
宜切り換えられるようにしてもよい。

【００６２】また、本実施例では、ＤＲＡＭ１０に対す
るデータ入出力の高速なアクセスを可能とするため高速
ページモードを用いるようにしたが、ニブルモード等他
のモードを用いてＤＲＡＭ１０に対する高速なアクセス
を行うようにしてもよい。この場合は、高速ページモー
ド制御部３６をニブルモード制御部等に変更し、アドレ
ス制御部２６から４つの連続した列アドレスを出力する
ようにすればよい。

【００６３】

【発明の効果】上述したように、本発明によれば、ＤＲ
ＡＭに書き込むデータを一旦入力バッファに格納すると
ともに、ＤＲＡＭから読み出したデータを一旦出力バッ
ファに格納することにより、ＤＲＡＭのリフレッシュ動
作中でもデータの先入れ先出し動作あるいは先入れ後出
し動作を行うことが可能になり、データの入出力タイミ
ングの制約をなくすことができる。

【００６４】また、ＤＲＡＭの同一行内の複数領域に対
して連続したデータの読み書きを行う高速ページモード
によってデータの入出力を行うことにより、ＤＲＡＭを
用いて先入れ先出し動作あるいは先入れ後出し動作を行
う場合の動作速度を上げることができる。

【図面の簡単な説明】

【図１】本発明のメモリシステムを適用した一実施例の
構成図である。

【図２】実施例の高速ページモード制御部の動作手順を
示す図である。

【符号の説明】

１０ ＤＲＡＭ ２０ ＦＩＦＯコトローラ ２２ 入力バッファ ２４ 出力バッファ ２６ アドレス制御部 ３２ リフレッシュ制御部 ３６ 高速ページモード制御部 ４０ アービタ部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データを格納するダイナミックＲＡＭ
   と、 前記ＤＲＡＭに書き込むデータを一時格納する入力バッ
   ファと、 前記ＤＲＡＭから読み出したデータを一時格納する出力
   バッファと、 前記ＤＲＡＭに対してアドレス信号を送り、データの先
   入れ先出し動作あるいはデータの先入れ後出し動作の制
   御を行うメモリ制御部と、 を備え、前記ＤＲＡＭを先入れ先出しメモリあるいは先
   入れ後出しメモリとして用いることを特徴とするメモリ
   システム。
2. 【請求項２】 請求項１において、 前記メモリ制御部は、前記ＤＲＡＭの同一行内の複数領
   域に対して、連続したデータの書き込み動作あるいは読
   み出し動作を行うことを特徴とするメモリシステム。