JPH06295261A - 記憶装置のデータ転送装置 - Google Patents
記憶装置のデータ転送装置Info
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- JPH06295261A JPH06295261A JP7997293A JP7997293A JPH06295261A JP H06295261 A JPH06295261 A JP H06295261A JP 7997293 A JP7997293 A JP 7997293A JP 7997293 A JP7997293 A JP 7997293A JP H06295261 A JPH06295261 A JP H06295261A
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Abstract
(57)【要約】
【構成】 記憶装置から読出したデータを保持する複数
個のレジスタと、複数個のレジスタの出力信号のうちの
一つを選択するセレクタと、セレクタの出力信号を共通
バスに出力するバッファと、記憶装置からデータを読出
すときにレジスタおよびセレクタおよびバッファを制御
してクロックに同期して共通バスに対するデータの転送
を行わせる制御部とを設け、複数ブロックのデータを連
続して読出すとき、共通バスに対して連続的にデータの
転送を行うように制御する。 【効果】 バンク数を増加させたり、高速の記憶装置を
使用したりせずに、２ブロックの連続したデータの読出
しを行うことが可能となる。特に、記憶装置として一般
的なＤ−ＲＡＭを使用した場合、データ転送用クロック
の周期に無関係に高速アクセスモードを使用できるた
め、少ないハードウエアでデータ転送能力を向上させる
ことができる。
個のレジスタと、複数個のレジスタの出力信号のうちの
一つを選択するセレクタと、セレクタの出力信号を共通
バスに出力するバッファと、記憶装置からデータを読出
すときにレジスタおよびセレクタおよびバッファを制御
してクロックに同期して共通バスに対するデータの転送
を行わせる制御部とを設け、複数ブロックのデータを連
続して読出すとき、共通バスに対して連続的にデータの
転送を行うように制御する。 【効果】 バンク数を増加させたり、高速の記憶装置を
使用したりせずに、２ブロックの連続したデータの読出
しを行うことが可能となる。特に、記憶装置として一般
的なＤ−ＲＡＭを使用した場合、データ転送用クロック
の周期に無関係に高速アクセスモードを使用できるた
め、少ないハードウエアでデータ転送能力を向上させる
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置のデータ転送装
置に関し、特にクロックに同期して読出しデータを共通
バスに転送する記憶装置のデータ転送装置に関する。
置に関し、特にクロックに同期して読出しデータを共通
バスに転送する記憶装置のデータ転送装置に関する。
【０００２】
【従来の技術】図６は従来の記憶装置のデータ転送装置
の一例を示すブロック図である。
の一例を示すブロック図である。
【０００３】従来の記憶装置のデータ転送装置は、図６
に示すように、複数個のバンク（１個でもよいが、図６
の例では２個）からの読出しデータを選択するセレクタ
４３と、共通バス５０に対して読出しデータを同期して
出力するため、クロック信号によって読出しデータをセ
レクタ４３から取込むＤタイプのレジスタ４２と、レジ
スタ４２からのデータを共通バス５０に対して出力する
３ステート・タイプのバッファ４４と、セレクタ４３お
よびバッファ４４の動作を制御する制御部４５とを備え
ている。
に示すように、複数個のバンク（１個でもよいが、図６
の例では２個）からの読出しデータを選択するセレクタ
４３と、共通バス５０に対して読出しデータを同期して
出力するため、クロック信号によって読出しデータをセ
レクタ４３から取込むＤタイプのレジスタ４２と、レジ
スタ４２からのデータを共通バス５０に対して出力する
３ステート・タイプのバッファ４４と、セレクタ４３お
よびバッファ４４の動作を制御する制御部４５とを備え
ている。
【０００４】上述のように構成されたデータ転送装置の
動作は、１ブロックのデータの読出しの場合は、セレク
タ４３は、制御部４５の指示に従って各バンクからの読
出しデータを選択する。レジスタ４２は、セレクタ４３
が選択したデータを取込む。バッファ４４は、制御部４
５の指示に従ってレジスタ４２からのデータを共通バス
５０に対して出力する。これによって１ブロックの読出
しデータが転送される。
動作は、１ブロックのデータの読出しの場合は、セレク
タ４３は、制御部４５の指示に従って各バンクからの読
出しデータを選択する。レジスタ４２は、セレクタ４３
が選択したデータを取込む。バッファ４４は、制御部４
５の指示に従ってレジスタ４２からのデータを共通バス
５０に対して出力する。これによって１ブロックの読出
しデータが転送される。
【０００５】２ブロックの連続データの読出しの場合
は、セレクタ４３は、制御部４５の指示に従って各バン
クからの読出しデータを選択する。このとき、１ブロッ
ク目のデータと２ブロック目のデータとは、別のバンク
から読出され、各バンクのデータを出力するタイミング
は、１クロックのずれがあるものとする。レジスタ４２
は、セレクタ４３が選択したデータを取込む。バッファ
４４は、制御部４５の指示に従ってレジスタ４２からの
データを共通バス５０に対して出力する。これによって
連続した２ブロックの読出しデータが転送される。
は、セレクタ４３は、制御部４５の指示に従って各バン
クからの読出しデータを選択する。このとき、１ブロッ
ク目のデータと２ブロック目のデータとは、別のバンク
から読出され、各バンクのデータを出力するタイミング
は、１クロックのずれがあるものとする。レジスタ４２
は、セレクタ４３が選択したデータを取込む。バッファ
４４は、制御部４５の指示に従ってレジスタ４２からの
データを共通バス５０に対して出力する。これによって
連続した２ブロックの読出しデータが転送される。
【０００６】
【発明が解決しようとする課題】上述したような従来の
記憶装置のデータ転送装置は、読出しデータを共通バス
に対して同期して出力するためのクロックのサイクル時
間が、記憶装置のデータ読出し時間よりも高速であり、
複数ブロックのデータを連続して読出す必要がある場
合、記憶装置のバンクを複数とする手段では、記憶装置
を制御するハードウエアを量が倍増するという問題点を
有している。
記憶装置のデータ転送装置は、読出しデータを共通バス
に対して同期して出力するためのクロックのサイクル時
間が、記憶装置のデータ読出し時間よりも高速であり、
複数ブロックのデータを連続して読出す必要がある場
合、記憶装置のバンクを複数とする手段では、記憶装置
を制御するハードウエアを量が倍増するという問題点を
有している。
【０００７】また、高速な記憶装置を使用する手段で
は、一般に高速な記憶装置は記憶容量が小さいため、同
じ記憶容量を実現するために記憶装置の量が倍増し、そ
の実装面積が増大するという問題点を有している。
は、一般に高速な記憶装置は記憶容量が小さいため、同
じ記憶容量を実現するために記憶装置の量が倍増し、そ
の実装面積が増大するという問題点を有している。
【０００８】
【課題を解決するための手段】本発明の第一の記憶装置
のデータ転送装置は、クロックに同期して読出しデータ
を転送する共通バスに接続されて複数ブロックのデータ
を連続して読出すことが可能な記憶装置のデータ転送装
置であって、前記記憶装置から読出したデータを保持す
る複数個のレジスタと、前記複数個のレジスタの出力信
号のうちの一つを選択するセレクタと、前記セレクタの
出力信号を前記共通バスに出力するバッファと、前記記
憶装置からデータを読出すときに前記レジスタおよび前
記セレクタおよび前記バッファを制御して前記クロック
に同期して前記共通バスに対するデータの転送を行わせ
る制御を行い複数ブロックのデータを連続して読出すと
き前記共通バスに対して連続的にデータの転送を行わせ
る制御部とを備えたものである。
のデータ転送装置は、クロックに同期して読出しデータ
を転送する共通バスに接続されて複数ブロックのデータ
を連続して読出すことが可能な記憶装置のデータ転送装
置であって、前記記憶装置から読出したデータを保持す
る複数個のレジスタと、前記複数個のレジスタの出力信
号のうちの一つを選択するセレクタと、前記セレクタの
出力信号を前記共通バスに出力するバッファと、前記記
憶装置からデータを読出すときに前記レジスタおよび前
記セレクタおよび前記バッファを制御して前記クロック
に同期して前記共通バスに対するデータの転送を行わせ
る制御を行い複数ブロックのデータを連続して読出すと
き前記共通バスに対して連続的にデータの転送を行わせ
る制御部とを備えたものである。
【０００９】本発明の第二の記憶装置のデータ転送装置
は、クロックに同期して読出しデータを転送する共通バ
スに接続されて複数ブロックのデータを連続して読出す
ことが可能な記憶装置のデータ転送装置であって、前記
記憶装置から読出したデータを保持する複数個のレジス
タと、前記複数個のレジスタの出力信号のうちの一つを
選択するセレクタと、前記セレクタの出力信号を前記共
通バスに出力するバッファと、前記記憶装置からデータ
を読出すときに前記レジスタおよび前記セレクタおよび
前記バッファを制御して前記クロックに同期して前記共
通バスに対するデータの転送を行わせる制御を行い複数
ブロックのデータを連続して読出すとき前記共通バスに
対して連続的にデータの転送を行わせる制御部とを備
え、１ブロックのデータを転送するとき、２ブロックの
データを読出すときの最初のデータの転送タイミングと
同じタイミングでデータの転送を行うことを含むもので
ある。
は、クロックに同期して読出しデータを転送する共通バ
スに接続されて複数ブロックのデータを連続して読出す
ことが可能な記憶装置のデータ転送装置であって、前記
記憶装置から読出したデータを保持する複数個のレジス
タと、前記複数個のレジスタの出力信号のうちの一つを
選択するセレクタと、前記セレクタの出力信号を前記共
通バスに出力するバッファと、前記記憶装置からデータ
を読出すときに前記レジスタおよび前記セレクタおよび
前記バッファを制御して前記クロックに同期して前記共
通バスに対するデータの転送を行わせる制御を行い複数
ブロックのデータを連続して読出すとき前記共通バスに
対して連続的にデータの転送を行わせる制御部とを備
え、１ブロックのデータを転送するとき、２ブロックの
データを読出すときの最初のデータの転送タイミングと
同じタイミングでデータの転送を行うことを含むもので
ある。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第一の実施例を示すブロッ
ク図、図２は図１の実施例の動作を示す第一の波形図、
図３は図１の実施例の動作を示す第二の波形図である。
ク図、図２は図１の実施例の動作を示す第一の波形図、
図３は図１の実施例の動作を示す第二の波形図である。
【００１２】図１において、レジスタ１は、共通バス１
０に対するデータ転送用クロックをクロック信号（図示
省略）とし、制御部５から制御線１６を介して送られて
くる制御信号の指示に従ってデータ線１１を介して入力
する記憶装置からの読出しデータを記憶し、記憶してい
るデータをデータ線１２を介してセレクタ３に対して出
力するホールド機能付きのＤタイプのレジスタである。
０に対するデータ転送用クロックをクロック信号（図示
省略）とし、制御部５から制御線１６を介して送られて
くる制御信号の指示に従ってデータ線１１を介して入力
する記憶装置からの読出しデータを記憶し、記憶してい
るデータをデータ線１２を介してセレクタ３に対して出
力するホールド機能付きのＤタイプのレジスタである。
【００１３】レジスタ２は、レジスタ１と同様に、共通
バス１０に対するデータ転送用クロックをクロック信号
（図示省略）とし、制御部５から制御線１７を介して送
られてくる制御信号の指示に従ってデータ線１１を介し
て入力する記憶装置からの読出しデータを記憶し、記憶
しているデータをデータ線１３を介してセレクタ３に対
して出力するホールド機能付きのＤタイプのレジスタで
ある。
バス１０に対するデータ転送用クロックをクロック信号
（図示省略）とし、制御部５から制御線１７を介して送
られてくる制御信号の指示に従ってデータ線１１を介し
て入力する記憶装置からの読出しデータを記憶し、記憶
しているデータをデータ線１３を介してセレクタ３に対
して出力するホールド機能付きのＤタイプのレジスタで
ある。
【００１４】セレクタ３は、制御部５から制御線１８を
介して送られてくる制御信号の指示に従ってデータ線１
２およびデータ線１３を介して送られてくるデータの何
れか一方を選択してデータ線１４を介してバッファ４に
送出する。
介して送られてくる制御信号の指示に従ってデータ線１
２およびデータ線１３を介して送られてくるデータの何
れか一方を選択してデータ線１４を介してバッファ４に
送出する。
【００１５】バッファ４は、制御部５から制御線１９を
介して送られてくる制御信号の指示に従って、セレクタ
３から送られてくるデータを、データ線１５を介して共
通バス１０に出力する。
介して送られてくる制御信号の指示に従って、セレクタ
３から送られてくるデータを、データ線１５を介して共
通バス１０に出力する。
【００１６】制御部５は、レジスタ１およびレジスタ２
およびセレクタ３およびバッファ４の動作を制御し、特
に、２ブロックのデータを読出すとき、それらを連続し
て共通バス１０に出力するように、制御線１６〜１９に
制御信号を送出する。
およびセレクタ３およびバッファ４の動作を制御し、特
に、２ブロックのデータを読出すとき、それらを連続し
て共通バス１０に出力するように、制御線１６〜１９に
制御信号を送出する。
【００１７】次に、図２および図３を参照して上述の実
施例の動作について説明する。
施例の動作について説明する。
【００１８】図２は、図１の実施例において、１ブロッ
クのデータの読出し動作のときの波形図、図３は、図１
の実施例において、２ブロックの連続データの読出し動
作のときの波形図である。図２および図３においては、
共に共通バス１０に対するデータ転送用クロックをクロ
ック信号の基準とし、クロック信号の立上がりのエッジ
で動作するものとする。
クのデータの読出し動作のときの波形図、図３は、図１
の実施例において、２ブロックの連続データの読出し動
作のときの波形図である。図２および図３においては、
共に共通バス１０に対するデータ転送用クロックをクロ
ック信号の基準とし、クロック信号の立上がりのエッジ
で動作するものとする。
【００１９】１ブロックのデータの読出し動作のとき
は、図２に示すように、レジスタ１（レジスタ２でも同
様である）を使用してレジスタ入力データ７を保持し、
セレクタ３は、レジスタ１の保持しているデータを選択
してバッファ４に送り、バッファ４は、それをクロック
６の１クロックの間にバッファ出力データ８として共通
バス１０に出力する。
は、図２に示すように、レジスタ１（レジスタ２でも同
様である）を使用してレジスタ入力データ７を保持し、
セレクタ３は、レジスタ１の保持しているデータを選択
してバッファ４に送り、バッファ４は、それをクロック
６の１クロックの間にバッファ出力データ８として共通
バス１０に出力する。
【００２０】２ブロックの連続データの読出し動作のと
きは、クロックのサイクル時間が記憶装置のデータ読出
し時間よりも高速の場合は、図３に示すように、レジス
タ入力データ７をクロック６の１クロック毎に読出すこ
とは不可能である。例えば、記憶装置が一般的なＤ−Ｒ
ＡＭの場合、共通バス１０に対するデータ転送用クロッ
クの周期が３０ｎｓ程度になると、Ｄ−ＲＡＭのファス
ト・ページ・モード等高速アクセスモードを使用して
も、一つの記憶装置から３０ｎｓ周期で連続的にデータ
を読出すことは困難となる。
きは、クロックのサイクル時間が記憶装置のデータ読出
し時間よりも高速の場合は、図３に示すように、レジス
タ入力データ７をクロック６の１クロック毎に読出すこ
とは不可能である。例えば、記憶装置が一般的なＤ−Ｒ
ＡＭの場合、共通バス１０に対するデータ転送用クロッ
クの周期が３０ｎｓ程度になると、Ｄ−ＲＡＭのファス
ト・ページ・モード等高速アクセスモードを使用して
も、一つの記憶装置から３０ｎｓ周期で連続的にデータ
を読出すことは困難となる。
【００２１】従って、１ブロック目の読出しデータはレ
ジスタ１に保持し、２ブロック目の読出しデータはレジ
スタ２に保持する（１ブロック目の読出しデータをレジ
スタ２に保持し、２ブロック目の読出しデータをレジス
タ１に保持するようにすることもできる）。セレクタ３
は、１ブロック目のデータを転送するときはレジスタ１
が保持しているデータを選択し、２ブロック目のデータ
を転送するときはレジスタ２が保持しているデータを選
択してバッファ４に送る。バッファ４は、セレクタ３か
ら送られてきたデータを、２クロックの間にバッファ出
力データ８として連続して共通バス１０に出力する。
ジスタ１に保持し、２ブロック目の読出しデータはレジ
スタ２に保持する（１ブロック目の読出しデータをレジ
スタ２に保持し、２ブロック目の読出しデータをレジス
タ１に保持するようにすることもできる）。セレクタ３
は、１ブロック目のデータを転送するときはレジスタ１
が保持しているデータを選択し、２ブロック目のデータ
を転送するときはレジスタ２が保持しているデータを選
択してバッファ４に送る。バッファ４は、セレクタ３か
ら送られてきたデータを、２クロックの間にバッファ出
力データ８として連続して共通バス１０に出力する。
【００２２】このようにして、バンク数を増加させた
り、高速の記憶装置を使用したりせずに、２ブロックの
連続したデータの読出しを行うことが可能となる。特
に、記憶装置として一般的なＤ−ＲＡＭを使用した場
合、データ転送用クロックの周期に無関係に高速アクセ
スモードを使用できるため、少ないハードウエアでデー
タ転送能力を向上させることができる。
り、高速の記憶装置を使用したりせずに、２ブロックの
連続したデータの読出しを行うことが可能となる。特
に、記憶装置として一般的なＤ−ＲＡＭを使用した場
合、データ転送用クロックの周期に無関係に高速アクセ
スモードを使用できるため、少ないハードウエアでデー
タ転送能力を向上させることができる。
【００２３】図４は本発明の第二の実施例を示すブロッ
ク図、図５は図３の実施例の動作を示す波形図である。
ク図、図５は図３の実施例の動作を示す波形図である。
【００２４】図４の実施例の外観上の構成は、図１の実
施例と同じであるが、制御部２５の機能が異っており、
１バンク構成の記憶装置から、１ブロックのデータの読
出しと２ブロックの連続したデータの読出しとが可能で
ある。図５は、図４の実施例において、１ブロックのデ
ータの読出し動作のときの波形図であり、共通バス３０
に対するデータ転送用クロックをクロック信号の基準と
し、クロック信号の立上がりのエッジで動作するものと
する。
施例と同じであるが、制御部２５の機能が異っており、
１バンク構成の記憶装置から、１ブロックのデータの読
出しと２ブロックの連続したデータの読出しとが可能で
ある。図５は、図４の実施例において、１ブロックのデ
ータの読出し動作のときの波形図であり、共通バス３０
に対するデータ転送用クロックをクロック信号の基準と
し、クロック信号の立上がりのエッジで動作するものと
する。
【００２５】図４において、レジスタ２１およびレジス
タ２２およびセレクタ２３およびバッファ２４の構成お
よび動作は、それぞれ図１の実施例の対応する部分と同
じである。
タ２２およびセレクタ２３およびバッファ２４の構成お
よび動作は、それぞれ図１の実施例の対応する部分と同
じである。
【００２６】制御部２５は、レジスタ２１およびレジス
タ２２およびセレクタ２３およびバッファ２４の動作を
制御し、特に、２ブロックのデータを読出すとき、それ
らを連続して共通バス３０に出力するように制御し、１
ブロックのデータを読出すときは、２ブロックのデータ
を読出すときの最初のデータの転送タイミングに合わせ
てデータを転送するように制御線３６〜３９に制御信号
を送出する。
タ２２およびセレクタ２３およびバッファ２４の動作を
制御し、特に、２ブロックのデータを読出すとき、それ
らを連続して共通バス３０に出力するように制御し、１
ブロックのデータを読出すときは、２ブロックのデータ
を読出すときの最初のデータの転送タイミングに合わせ
てデータを転送するように制御線３６〜３９に制御信号
を送出する。
【００２７】次に、図５を参照して上述の実施例の動作
について説明する。
について説明する。
【００２８】図４の実施例の２ブロックの連続データの
読出し動作は、図１の実施例の場合と同じである。
読出し動作は、図１の実施例の場合と同じである。
【００２９】１ブロックのデータの読出しの場合は、図
５に示すように、レジスタ２１（レジスタ２２でも同様
である）を使用してレジスタ入力データ２７を保持し、
セレクタ２３は、レジスタ２１の保持しているデータを
選択してバッファ２４に送り、バッファ２４は、それを
クロック２６の１クロックの間にバッファ出力データ２
８として共通バス３０に出力する。
５に示すように、レジスタ２１（レジスタ２２でも同様
である）を使用してレジスタ入力データ２７を保持し、
セレクタ２３は、レジスタ２１の保持しているデータを
選択してバッファ２４に送り、バッファ２４は、それを
クロック２６の１クロックの間にバッファ出力データ２
８として共通バス３０に出力する。
【００３０】このように、２ブロックのデータを読出す
ときの最初のデータの転送タイミングに合わせて１ブロ
ックのデータを転送するように制御することにより、共
通バス３０を乱さずに１ブロックのデータを転送するこ
とが可能となるため、共通バス３０を使用するプロセッ
サや、共通バス調停部等の管理が容易になる。
ときの最初のデータの転送タイミングに合わせて１ブロ
ックのデータを転送するように制御することにより、共
通バス３０を乱さずに１ブロックのデータを転送するこ
とが可能となるため、共通バス３０を使用するプロセッ
サや、共通バス調停部等の管理が容易になる。
【００３１】
【発明の効果】以上説明したように、本発明の記憶装置
のデータ転送装置は、記憶装置から読出したデータを保
持する複数個のレジスタと、複数個のレジスタの出力信
号のうちの一つを選択するセレクタと、セレクタの出力
信号を共通バスに出力するバッファと、記憶装置からデ
ータを読出すときにレジスタおよびセレクタおよびバッ
ファを制御してクロックに同期して共通バスに対するデ
ータの転送を行わせる制御部とを設け、複数ブロックの
データを連続して読出すとき、共通バスに対して連続的
にデータの転送を行うように制御することにより、バン
ク数を増加させたり、高速の記憶装置を使用したりせず
に、２ブロックの連続したデータの読出しを行うことが
可能となるという効果がある。特に、記憶装置として一
般的なＤ−ＲＡＭを使用した場合、データ転送用クロッ
クの周期に無関係に高速アクセスモードを使用できるた
め、少ないハードウエアでデータ転送能力を向上させる
ことができるという効果がある。
のデータ転送装置は、記憶装置から読出したデータを保
持する複数個のレジスタと、複数個のレジスタの出力信
号のうちの一つを選択するセレクタと、セレクタの出力
信号を共通バスに出力するバッファと、記憶装置からデ
ータを読出すときにレジスタおよびセレクタおよびバッ
ファを制御してクロックに同期して共通バスに対するデ
ータの転送を行わせる制御部とを設け、複数ブロックの
データを連続して読出すとき、共通バスに対して連続的
にデータの転送を行うように制御することにより、バン
ク数を増加させたり、高速の記憶装置を使用したりせず
に、２ブロックの連続したデータの読出しを行うことが
可能となるという効果がある。特に、記憶装置として一
般的なＤ−ＲＡＭを使用した場合、データ転送用クロッ
クの周期に無関係に高速アクセスモードを使用できるた
め、少ないハードウエアでデータ転送能力を向上させる
ことができるという効果がある。
【図１】本発明の第一の実施例を示すブロック図であ
る。
る。
【図２】図１の実施例の動作を示す第一の波形図であ
る。
る。
【図３】図１の実施例の動作を示す第二の波形図であ
る。
る。
【図４】本発明の第二の実施例を示すブロック図であ
る。
る。
【図５】図３の実施例の動作を示す波形図である。
【図６】従来の記憶装置のデータ転送装置の一例を示す
ブロック図である。
ブロック図である。
１・２・２１・２２・４２ レジスタ ３・２３・４３ セレクタ ４・２４・４４ バッファ ５・２５・４５ 制御部 ６・２６ クロック ７・２７ レジスタ入力データ ８・２８ バッファ出力データ １０・３０・５０ 共通バス １１・１２・１３・１４・１５ データ線 １６・１７・１８・１９・３６・３７・３８・３９
制御線
制御線
Claims (2)
- 【請求項１】 クロックに同期して読出しデータを転送
する共通バスに接続されて複数ブロックのデータを連続
して読出すことが可能な記憶装置のデータ転送装置であ
って、前記記憶装置から読出したデータを保持する複数
個のレジスタと、前記複数個のレジスタの出力信号のう
ちの一つを選択するセレクタと、前記セレクタの出力信
号を前記共通バスに出力するバッファと、前記記憶装置
からデータを読出すときに前記レジスタおよび前記セレ
クタおよび前記バッファを制御して前記クロックに同期
して前記共通バスに対するデータの転送を行わせる制御
を行い複数ブロックのデータを連続して読出すとき前記
共通バスに対して連続的にデータの転送を行わせる制御
部とを備えることを特徴とする記憶装置のデータ転送装
置。 - 【請求項２】 クロックに同期して読出しデータを転送
する共通バスに接続されて複数ブロックのデータを連続
して読出すことが可能な記憶装置のデータ転送装置であ
って、前記記憶装置から読出したデータを保持する複数
個のレジスタと、前記複数個のレジスタの出力信号のう
ちの一つを選択するセレクタと、前記セレクタの出力信
号を前記共通バスに出力するバッファと、前記記憶装置
からデータを読出すときに前記レジスタおよび前記セレ
クタおよび前記バッファを制御して前記クロックに同期
して前記共通バスに対するデータの転送を行わせる制御
を行い複数ブロックのデータを連続して読出すとき前記
共通バスに対して連続的にデータの転送を行わせる制御
部とを備え、１ブロックのデータを転送するとき、２ブ
ロックのデータを読出すときの最初のデータの転送タイ
ミングと同じタイミングでデータの転送を行うことを含
むことを特徴とする記憶装置のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7997293A JPH06295261A (ja) | 1993-04-07 | 1993-04-07 | 記憶装置のデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7997293A JPH06295261A (ja) | 1993-04-07 | 1993-04-07 | 記憶装置のデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295261A true JPH06295261A (ja) | 1994-10-21 |
Family
ID=13705246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7997293A Withdrawn JPH06295261A (ja) | 1993-04-07 | 1993-04-07 | 記憶装置のデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295261A (ja) |
-
1993
- 1993-04-07 JP JP7997293A patent/JPH06295261A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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