JPH1125030A - バス拡張制御回路 - Google Patents
バス拡張制御回路Info
- Publication number
- JPH1125030A JPH1125030A JP17866197A JP17866197A JPH1125030A JP H1125030 A JPH1125030 A JP H1125030A JP 17866197 A JP17866197 A JP 17866197A JP 17866197 A JP17866197 A JP 17866197A JP H1125030 A JPH1125030 A JP H1125030A
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- JP
- Japan
- Prior art keywords
- signal
- timing
- circuit
- control circuit
- output
- Prior art date
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- Pending
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 バス拡張時の拡張アドレス切り替えタイミン
グとリード・ライト許可信号終了タイミングとのノンオ
ーバーラップ時間を調整することができるバス拡張制御
回路を提供する。 【解決手段】 拡張アドレス出力ラッチ７と、遅延回路
Ｄ１〜Ｄｉと前記遅延回路の遅延量設定手段である選択
回路２と、リード・ライト許可信号出力制御回路６とを
備えた回路において、リード・ライト許可信号出力制御
回路６には出力終了タイミング信号４を直接入力し、拡
張アドレス出力ラッチ７へは遅延回路Ｄ１〜Ｄｉにより
遅延された信号のうち選択回路２により選択されたもの
を調整タイミング決定信号５として入力する。選択信号
３により選択回路２が選択する遅延信号を設定し、バス
拡張時の拡張アドレス切り替えタイミングとリード・ラ
イト許可信号終了タイミングのノンオーバーラップ時間
を設定する。
グとリード・ライト許可信号終了タイミングとのノンオ
ーバーラップ時間を調整することができるバス拡張制御
回路を提供する。 【解決手段】 拡張アドレス出力ラッチ７と、遅延回路
Ｄ１〜Ｄｉと前記遅延回路の遅延量設定手段である選択
回路２と、リード・ライト許可信号出力制御回路６とを
備えた回路において、リード・ライト許可信号出力制御
回路６には出力終了タイミング信号４を直接入力し、拡
張アドレス出力ラッチ７へは遅延回路Ｄ１〜Ｄｉにより
遅延された信号のうち選択回路２により選択されたもの
を調整タイミング決定信号５として入力する。選択信号
３により選択回路２が選択する遅延信号を設定し、バス
拡張時の拡張アドレス切り替えタイミングとリード・ラ
イト許可信号終了タイミングのノンオーバーラップ時間
を設定する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置における
拡張バスのアドレス切り替えのタイミングとリード・ラ
イト許可信号のタイミングを調整するバス拡張制御回路
に関する。
拡張バスのアドレス切り替えのタイミングとリード・ラ
イト許可信号のタイミングを調整するバス拡張制御回路
に関する。
【０００２】
【従来の技術】図３は従来の半導体装置における拡張バ
ス信号のタイミング変更時のタイミングチャートであ
る。上から順に、タイミングを変更しない場合の拡張ア
ドレスの出力、タイミングを変更した場合の拡張アドレ
スの出力、タイミングを変更しない場合のリード・ライ
ト許可信号、タイミングを変更した場合のリード・ライ
ト許可信号である。まず、拡張バス信号のタイミングを
変更しない場合を説明する。拡張アドレスは２０ａの拡
張アドレス切り替えタイミングから２０ｂの次の拡張ア
ドレスの切り替えタイミングまで出力される。リード・
ライト許可信号は２１ａの開始タイミングから２１ｂの
終了タイミングまでアクティブ状態にある。ここで２１
ｂから２０ｂまでは拡張バス信号が正常にリード・ライ
トされるために確保されなければならないノンオーバー
ラップ期間である。次に拡張バス信号のタイミングを変
更する場合を説明する。拡張アドレスは２０ａの拡張ア
ドレス切り替えタイミングから２０ｃの次の拡張アドレ
スの切り替えタイミングまで出力される。リード・ライ
ト許可信号は２１ａの開始タイミングから２１ｃの終了
タイミングまでアクティブ状態にある。ここで同様に２
１ｃから２０ｃまでは拡張バス信号が正常にリード・ラ
イトされるために確保されなければならないノンオーバ
ーラップ期間である。
ス信号のタイミング変更時のタイミングチャートであ
る。上から順に、タイミングを変更しない場合の拡張ア
ドレスの出力、タイミングを変更した場合の拡張アドレ
スの出力、タイミングを変更しない場合のリード・ライ
ト許可信号、タイミングを変更した場合のリード・ライ
ト許可信号である。まず、拡張バス信号のタイミングを
変更しない場合を説明する。拡張アドレスは２０ａの拡
張アドレス切り替えタイミングから２０ｂの次の拡張ア
ドレスの切り替えタイミングまで出力される。リード・
ライト許可信号は２１ａの開始タイミングから２１ｂの
終了タイミングまでアクティブ状態にある。ここで２１
ｂから２０ｂまでは拡張バス信号が正常にリード・ライ
トされるために確保されなければならないノンオーバー
ラップ期間である。次に拡張バス信号のタイミングを変
更する場合を説明する。拡張アドレスは２０ａの拡張ア
ドレス切り替えタイミングから２０ｃの次の拡張アドレ
スの切り替えタイミングまで出力される。リード・ライ
ト許可信号は２１ａの開始タイミングから２１ｃの終了
タイミングまでアクティブ状態にある。ここで同様に２
１ｃから２０ｃまでは拡張バス信号が正常にリード・ラ
イトされるために確保されなければならないノンオーバ
ーラップ期間である。
【０００３】このように従来の半導体装置における拡張
バス信号のタイミング調整では、搭載するメモリの応答
速度の関係などから拡張バス信号の処理タイミングを変
更する必要がある場合には基本動作クロックの整数倍分
のウエイトを挿入して、拡張アドレス切り替えタイミン
グを２０ｂから２０ｃへ延長し、リード・ライト許可信
号も終了タイミングを２１ｂから２１ｃへ延長する方法
であった。
バス信号のタイミング調整では、搭載するメモリの応答
速度の関係などから拡張バス信号の処理タイミングを変
更する必要がある場合には基本動作クロックの整数倍分
のウエイトを挿入して、拡張アドレス切り替えタイミン
グを２０ｂから２０ｃへ延長し、リード・ライト許可信
号も終了タイミングを２１ｂから２１ｃへ延長する方法
であった。
【０００４】
【発明が解決しようとする課題】従来の方法では上記し
たように、拡張バス信号の処理タイミングを変更する必
要がある場合には基本動作クロックの整数倍分のウエイ
トを挿入して拡張アドレス切り替えタイミングおよびリ
ード・ライト許可信号終了タイミングを延長するため、
ノンオーバーラップ期間自体は変更することはできなか
った。このため、拡張バスに接続されている信号線の状
態によってリード・ライト許可信号線の負荷容量が大き
く、リード・ライト許可信号の終了タイミングが遅れた
場合に、拡張アドレスの切り替えタイミングに比べリー
ド・ライト許可信号の終了タイミングが遅れることとな
り、十分なノンオーバーラップ期間の確保ができず、誤
書き込み・誤読み込みが発生するという問題があった。
たように、拡張バス信号の処理タイミングを変更する必
要がある場合には基本動作クロックの整数倍分のウエイ
トを挿入して拡張アドレス切り替えタイミングおよびリ
ード・ライト許可信号終了タイミングを延長するため、
ノンオーバーラップ期間自体は変更することはできなか
った。このため、拡張バスに接続されている信号線の状
態によってリード・ライト許可信号線の負荷容量が大き
く、リード・ライト許可信号の終了タイミングが遅れた
場合に、拡張アドレスの切り替えタイミングに比べリー
ド・ライト許可信号の終了タイミングが遅れることとな
り、十分なノンオーバーラップ期間の確保ができず、誤
書き込み・誤読み込みが発生するという問題があった。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明のバス拡張制御回路は、拡張アドレス出力ラッ
チと、遅延回路と、前記遅延回路の遅延量を設定する手
段を有するタイミング調整回路とを備え、前記拡張アド
レス出力ラッチのラッチ期間終了のタイミング信号を遅
延回路により遅延させて拡張アドレス出力ラッチに入力
することにより拡張アドレス出力のラッチ期間を調整で
きることを特徴とする。
に本発明のバス拡張制御回路は、拡張アドレス出力ラッ
チと、遅延回路と、前記遅延回路の遅延量を設定する手
段を有するタイミング調整回路とを備え、前記拡張アド
レス出力ラッチのラッチ期間終了のタイミング信号を遅
延回路により遅延させて拡張アドレス出力ラッチに入力
することにより拡張アドレス出力のラッチ期間を調整で
きることを特徴とする。
【０００６】かかる構成により、半導体回路の設計段階
で、利用されるメモリの応答速度、リード・ライト許可
信号線の負荷容量の大きさに応じて、拡張アドレス出力
の切り替えタイミングを調整することができ、リード・
ライト許可信号の終了タイミングとの間のノンオーバー
ラップ期間を確実に確保できる。
で、利用されるメモリの応答速度、リード・ライト許可
信号線の負荷容量の大きさに応じて、拡張アドレス出力
の切り替えタイミングを調整することができ、リード・
ライト許可信号の終了タイミングとの間のノンオーバー
ラップ期間を確実に確保できる。
【０００７】
（実施の形態１）以下、本発明のバス拡張制御回路の実
施形態１について、図面を参照しながら説明する。図１
は本実施形態の外部拡張バスタイミング発生回路の回路
図である。同図においてＤ１〜Ｄｉ（ｉは任意の整数）
は遅延回路であり、Ｄ１からＤｉまで直列につながれて
いる。ここで各遅延器Ｄ１〜Ｄｉは入力信号を１クロッ
ク遅延させるものとする。２は遅延回路による遅延量を
設定する選択回路であり、入力には前記遅延回路Ｄ１〜
Ｄｉおよび選択信号３が接続されており、遅延器Ｄ１〜
Ｄｉの入力から１つを選択信号３に基づいて選択し、調
整タイミング信号５として出力する。選択信号３はレジ
スタ値、外部信号等によりシステム設計に応じて決定さ
れる。６はリード・ライト許可信号出力制御回路であ
り、入力されたリード・ライト許可信号を一時保持して
外部出力端子に出力し、タイミング信号４に基づいて外
部出力端子への出力を終了する。７は拡張アドレス出力
ラッチで入力されたアドレスデータを一時保持して外部
出力端子に出力し、調整タイミング信号５に基づいて外
部出力端子へアドレスデータを切り替える。
施形態１について、図面を参照しながら説明する。図１
は本実施形態の外部拡張バスタイミング発生回路の回路
図である。同図においてＤ１〜Ｄｉ（ｉは任意の整数）
は遅延回路であり、Ｄ１からＤｉまで直列につながれて
いる。ここで各遅延器Ｄ１〜Ｄｉは入力信号を１クロッ
ク遅延させるものとする。２は遅延回路による遅延量を
設定する選択回路であり、入力には前記遅延回路Ｄ１〜
Ｄｉおよび選択信号３が接続されており、遅延器Ｄ１〜
Ｄｉの入力から１つを選択信号３に基づいて選択し、調
整タイミング信号５として出力する。選択信号３はレジ
スタ値、外部信号等によりシステム設計に応じて決定さ
れる。６はリード・ライト許可信号出力制御回路であ
り、入力されたリード・ライト許可信号を一時保持して
外部出力端子に出力し、タイミング信号４に基づいて外
部出力端子への出力を終了する。７は拡張アドレス出力
ラッチで入力されたアドレスデータを一時保持して外部
出力端子に出力し、調整タイミング信号５に基づいて外
部出力端子へアドレスデータを切り替える。
【０００８】以上のように構成されたバス拡張制御回路
の処理の流れを説明する。システム設計に応じてあらか
じめレジスタ値、外部信号等により選択信号３を設定す
る。次に回路のバスサイクルにおいて、アドレスデータ
が拡張アドレス出力ラッチ７に入力され、一時的に保持
され、外部出力端子の信号線にアドレスデータが出力さ
れた状態となる。またリード・ライト許可信号がリード
・ライト許可信号出力制御回路６に入力され、一時的に
保持され、外部出力端子の信号線にアドレス・ライト許
可信号が出力された状態となる。次に拡張アドレス出力
ラッチ７、リード・ライト許可信号出力制御回路６の保
持データの外部出力端子への出力を終了させるタイミン
グを与えるタイミング信号４が回路に入力されるが、リ
ード・ライト許可信号出力制御回路６には直接入力さ
れ、拡張アドレス出力ラッチ７には直接入力されず、遅
延回路Ｄ１〜Ｄｉ、選択回路２を介して調整タイミング
信号５として入力される。各遅延回路Ｄ１〜Ｄｉからタ
イミング信号が１クロックずつ遅延されて選択回路２に
出力され、選択信号３により選択された遅延出力が調整
タイミング信号５として拡張アドレス出力ラッチ７に入
力され、アドレスデータの外部出力端子への出力が終了
する。
の処理の流れを説明する。システム設計に応じてあらか
じめレジスタ値、外部信号等により選択信号３を設定す
る。次に回路のバスサイクルにおいて、アドレスデータ
が拡張アドレス出力ラッチ７に入力され、一時的に保持
され、外部出力端子の信号線にアドレスデータが出力さ
れた状態となる。またリード・ライト許可信号がリード
・ライト許可信号出力制御回路６に入力され、一時的に
保持され、外部出力端子の信号線にアドレス・ライト許
可信号が出力された状態となる。次に拡張アドレス出力
ラッチ７、リード・ライト許可信号出力制御回路６の保
持データの外部出力端子への出力を終了させるタイミン
グを与えるタイミング信号４が回路に入力されるが、リ
ード・ライト許可信号出力制御回路６には直接入力さ
れ、拡張アドレス出力ラッチ７には直接入力されず、遅
延回路Ｄ１〜Ｄｉ、選択回路２を介して調整タイミング
信号５として入力される。各遅延回路Ｄ１〜Ｄｉからタ
イミング信号が１クロックずつ遅延されて選択回路２に
出力され、選択信号３により選択された遅延出力が調整
タイミング信号５として拡張アドレス出力ラッチ７に入
力され、アドレスデータの外部出力端子への出力が終了
する。
【０００９】以上、本実施形態１にかかるバス拡張制御
回路によれば、リード・ライト許可信号出力制御回路６
の外部出力端子への出力終了タイミングより、拡張アド
レス出力ラッチ７の出力切り替えタイミングの方が選択
信号３の設定に基づいて遅延することとなり、ノンオー
バーラップ期間を調整できる。
回路によれば、リード・ライト許可信号出力制御回路６
の外部出力端子への出力終了タイミングより、拡張アド
レス出力ラッチ７の出力切り替えタイミングの方が選択
信号３の設定に基づいて遅延することとなり、ノンオー
バーラップ期間を調整できる。
【００１０】（実施の形態２）本発明のバス拡張制御回
路の実施形態２について、図２を参照しながら説明す
る。本実施形態２は遅延回路の部分以外は実施形態１と
同じものである。本実施形態２では遅延回路Ｄ１〜Ｄｉ
が並列接続されている。各遅延回路Ｄ１からＤｉは遅延
クロック数が異なっており、ここではＤ１から順に遅延
量が１クロックずつ大きいものが並べられているものと
する。バスサイクルにおいて、タイミング信号４が各遅
延回路Ｄ１〜Ｄｉおよびリード・ライト許可信号出力制
御回路６へ入力され、リード・ライト許可信号出力制御
回路６は外部出力端子への出力を終了するが、各遅延回
路に入力されたタイミング信号４は各遅延器の遅延量に
応じて遅延され、順次選択回路２に出力される。選択回
路２は選択信号３により選択されている遅延回路からの
入力を調整タイミング信号５として拡張アドレス出力ラ
ッチ７に出力し、拡張アドレス出力ラッチはアドレス出
力を終了し、アドレスが切り替わる。
路の実施形態２について、図２を参照しながら説明す
る。本実施形態２は遅延回路の部分以外は実施形態１と
同じものである。本実施形態２では遅延回路Ｄ１〜Ｄｉ
が並列接続されている。各遅延回路Ｄ１からＤｉは遅延
クロック数が異なっており、ここではＤ１から順に遅延
量が１クロックずつ大きいものが並べられているものと
する。バスサイクルにおいて、タイミング信号４が各遅
延回路Ｄ１〜Ｄｉおよびリード・ライト許可信号出力制
御回路６へ入力され、リード・ライト許可信号出力制御
回路６は外部出力端子への出力を終了するが、各遅延回
路に入力されたタイミング信号４は各遅延器の遅延量に
応じて遅延され、順次選択回路２に出力される。選択回
路２は選択信号３により選択されている遅延回路からの
入力を調整タイミング信号５として拡張アドレス出力ラ
ッチ７に出力し、拡張アドレス出力ラッチはアドレス出
力を終了し、アドレスが切り替わる。
【００１１】以上の構成により、本実施形態２のバス拡
張制御回路によれば、実施形態１と同様、リード・ライ
ト許可信号出力制御回路６の外部出力端子への出力終了
タイミングより、拡張アドレス出力ラッチ７の出力切り
替えタイミングの方が選択信号３の設定に基づいて遅延
することとなり、ノンオーバーラップ期間を調整でき
る。
張制御回路によれば、実施形態１と同様、リード・ライ
ト許可信号出力制御回路６の外部出力端子への出力終了
タイミングより、拡張アドレス出力ラッチ７の出力切り
替えタイミングの方が選択信号３の設定に基づいて遅延
することとなり、ノンオーバーラップ期間を調整でき
る。
【００１２】
【発明の効果】以上のように本発明にかかるバス拡張制
御回路によれば、リード・ライト許可信号出力制御回路
の外部出力端子への出力終了タイミングより、拡張アド
レス出力ラッチの出力切り替えタイミングの方が選択信
号の設定に基づいて遅延することとなり、ノンオーバー
ラップ期間を確実に確保できるように調整することが可
能となる。
御回路によれば、リード・ライト許可信号出力制御回路
の外部出力端子への出力終了タイミングより、拡張アド
レス出力ラッチの出力切り替えタイミングの方が選択信
号の設定に基づいて遅延することとなり、ノンオーバー
ラップ期間を確実に確保できるように調整することが可
能となる。
【図１】本発明の実施形態１にかかるバス拡張制御回路
の回路図
の回路図
【図２】本発明の実施形態２にかかるバス拡張制御回路
の回路図
の回路図
【図３】従来の半導体装置のバス拡張信号のタイミング
チャート
チャート
Ｄ１〜Ｄｉ 遅延回路 ２ 選択回路 ３ 選択信号 ４ タイミング信号 ５ 調整タイミング信号 ６ リード・ライト許可信号出力制御回路 ７ アドレス出力ラッチ ２０ａ アドレス切り替えタイミング ２０ｂ タイミング変更前の次の拡張アドレス切り替え
タイミング ２０ｃ タイミング変更後の次の拡張アドレス切り替え
タイミング ２１ａ リード・ライト許可開始タイミング ２１ｂ タイミング変更前のリード・ライト許可開始タ
イミング ２１ｃ タイミング変更後のリード・ライト許可開始タ
イミング
タイミング ２０ｃ タイミング変更後の次の拡張アドレス切り替え
タイミング ２１ａ リード・ライト許可開始タイミング ２１ｂ タイミング変更前のリード・ライト許可開始タ
イミング ２１ｃ タイミング変更後のリード・ライト許可開始タ
イミング
Claims (1)
- 【請求項１】 拡張アドレス出力ラッチと、遅延回路
と、前記遅延回路の遅延量を設定する手段を有するタイ
ミング調整回路とを備え、前記拡張アドレス出力ラッチ
のラッチ期間終了のタイミング信号を前記遅延回路によ
り遅延させて前記拡張アドレス出力ラッチに入力するこ
とにより前記拡張アドレス出力のラッチ期間を調整でき
ることを特徴としたバス拡張制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17866197A JPH1125030A (ja) | 1997-07-03 | 1997-07-03 | バス拡張制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17866197A JPH1125030A (ja) | 1997-07-03 | 1997-07-03 | バス拡張制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125030A true JPH1125030A (ja) | 1999-01-29 |
Family
ID=16052369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17866197A Pending JPH1125030A (ja) | 1997-07-03 | 1997-07-03 | バス拡張制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1125030A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6640955B1 (en) | 1999-10-06 | 2003-11-04 | Kabushiki Kaisha Nippon Conlux | Coin inspection method and device |
| US6918047B1 (en) * | 2000-09-07 | 2005-07-12 | Ati International, Srl | Apparatus for high data rate synchronous interface using a delay locked loop to synchronize a clock signal and a method thereof |
| CN102193891A (zh) * | 2010-03-03 | 2011-09-21 | 纬创资通股份有限公司 | 时序调整模块、二线传输系统及时序调整方法 |
-
1997
- 1997-07-03 JP JP17866197A patent/JPH1125030A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6640955B1 (en) | 1999-10-06 | 2003-11-04 | Kabushiki Kaisha Nippon Conlux | Coin inspection method and device |
| US6918047B1 (en) * | 2000-09-07 | 2005-07-12 | Ati International, Srl | Apparatus for high data rate synchronous interface using a delay locked loop to synchronize a clock signal and a method thereof |
| CN102193891A (zh) * | 2010-03-03 | 2011-09-21 | 纬创资通股份有限公司 | 时序调整模块、二线传输系统及时序调整方法 |
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