KR950003378Y1 - 인터페이스 회로 - Google Patents

인터페이스 회로 Download PDF

Info

Publication number
KR950003378Y1
KR950003378Y1 KR2019910019959U KR910019959U KR950003378Y1 KR 950003378 Y1 KR950003378 Y1 KR 950003378Y1 KR 2019910019959 U KR2019910019959 U KR 2019910019959U KR 910019959 U KR910019959 U KR 910019959U KR 950003378 Y1 KR950003378 Y1 KR 950003378Y1
Authority
KR
South Korea
Prior art keywords
signal
series
controller
microprocessor
gate
Prior art date
Application number
KR2019910019959U
Other languages
English (en)
Other versions
KR930011743U (ko
Inventor
김규태
Original Assignee
금성통신 주식회사
백중영
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성통신 주식회사, 백중영 filed Critical 금성통신 주식회사
Priority to KR2019910019959U priority Critical patent/KR950003378Y1/ko
Publication of KR930011743U publication Critical patent/KR930011743U/ko
Application granted granted Critical
Publication of KR950003378Y1 publication Critical patent/KR950003378Y1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/102—Program control for peripheral devices where the programme performs an interfacing function, e.g. device driver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Selective Calling Equipment (AREA)

Abstract

내용 없음.

Description

인터페이스 회로
제1도는 본 고안에 의한 인터페이스 회로의 회로도.
제2도는 본 고안에 인터페이스 회로의 동작을 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 인텔 계열 마이크로 프로세서 2 : D 플립플롭
3 : 클럭 발생기 4 : AND 게이트
5 : OR 게이트 6 : NAND 게이트
7 : 모토롤라 계열 콘트롤러
본 고안은 인터페이스 회로에 관한 것으로, 특히 인텔계열의 마이크로 프로세서로 모토롤라 계열의 콘트롤러를 제어할 수 있도록 한 인터페이스 회로에 관한 것이다.
일반적으로 마이크로 프로세서로 콘트롤러를 제어할 경우, 마이크로 프로세서와 콘트롤러가 동일 계열일때는 용이하게 동작시킬 수 있지만 마이크로 프로세서와 콘트롤러가 동일 계열이 아닐때는 상호 간의 제어신호가 다르기 때문에 콘트롤러를 용이하게 제어할 수 없다. 따라서, 마이크로 프로세서와 콘트롤러가 동일 계열이 아닐 때에는 마이크로 프로세서에서 출력되는 제어신호를 동일계열이 아닌 콘트롤러를 제어할 수 있는 신호로 만들어 콘트롤러 측에 공급해야 동일계열이 아닌 콘트롤러를 제어할 수 있다.
종래에는 인텔 계열의 마이크로 프로세서로 모토롤라 계열의 콘트롤러를 제어할 수 없었기 때문에 시스템 제작시에 부품을 호환성있게 사용할 수 없는 문제점이 있었다.
본 고안은 상술한 바와 같은 문제점을 감안하여 안출한 것으로, 인텔 계열의 마이크로 프로세서로 모토롤라 계열의 콘트롤러를 제어할 수 있도록 한 인터페이스 회로를 제공하는데 목적이 있다.
상술한 목적을 달성하기 위해, 본 고안은 라이트 신호(), 리이드 신호() 및 ROM 출력 인에이블 신호를 출력하는 제1계열의 마이크로 프로세서와, 리이드/라이트 신호(RD/)와 인에이블 신호(E)를 입력으로 하는 제2계열의 콘트롤러를 연결하는 인터페이스 회로에 있어서, 상기 제1계열 마이크로 프로세서로부터의 라이트 신호()를 지연 시키는 지연 수단과 ; 상기 제1계열 마이크로 프로세서와 상기 지연수단으로부터의 라이트 신호()의 상태에 따라 상기 제2계열 콘트롤러측에 리이드/라이트 신호(RD/)를 공급하는 AND 게이트 수단과 ; 상기 제1계열 마이크로 프로세서와 상기 지연 수단으로부터의 라이트 신호()를 조합하는 OR게이트수단과 ; 상기 제1계열 마이크로 프로세서로부터의 리이드 신호() 및 ROM 출력 인에이블 신호()와, 상기 OR게이트 수단으로부터의 신호를 조합하여 상기 제2계열 콘트롤러측에 인에이블 신호(E)로 공급하는 NAND게이트 수단을 포함하는 인터페이스 회로를 제공한다.
상술한 구성에 의하여, 본 고안은 시스템 제작시에 부품을 호환성있게 사용할 수 있는 편리성을 제공한다.
이하 첨부된 도면을 참조하여 본 고안을 상세히 설명한다.
제1도는 본 고안에 의한 인터페이스 회로의 회로도이고, 제2도는 본 고안에 의한 인터페이스 회로의 동작 타이밍도이다. 제1도에서 알 수 있는 바와 같이, 인텔 계열 마이크로 프로세서(1)의 라이트 신호()출력단은 D플립플롭(2)의 데이타 입력단(D)에 접속됨과 동시에 AND 게이트(4)와 OR게이트(5)의 입력단에 접속된다. D플립플롭(2)의 클럭단(CK)에는 클럭발생기(3)가 접속되고, D플립플롭(2)의 출력단(Q)은 OR 게이트(5)의 입력단에 접속됨과 동시에 AND 게이트(4)의 입력단에 접속된다.
NAND 게이트(6)의 입력단에는 인텔 계열 마이크로 프로세서(1)의 리이드 신호() 및 ROM 출력 인에이블 신호() 출력단이 접속됨과 동시에, OR게이트(5)의 출력단이 접속된다. 또한, AND게이트(4)의 출력단은 모토롤라 계열 콘트롤러(7)의 리이드/라이트 신호(RD/) 입력단에 접속되고, NAND 게이트(6)의 출력단은 모토롤라 계열 콘트롤러(7)의 인에이블 신호(E) 입력단에 접속된다.
AND 게이트(4)에서는, 인텔 계열 마이크로 프로세서(1)로부터 출력되는 라이트 신호()와 D플립플롭(2)의 출력단(Q)에서 출력되는 지연된 라이트 신호()에 따라 로우(Low) 및 하이(high)상태의 신호를 출력한다. AND게이트(4)로부터의 로우상태 신호는 라이트 신호(WR)로서 모토롤라 계열 콘트롤러(7)측에 공급되고, AND게이트(4)로부터의 하이상태 신호는 리이드 신호(RD)로서 모토롤라 계열 콘트롤러(7)측에 공급된다. NAND 게이트(6)에서는, 인텔 계열 마이크로 프로세서(1)로부터 출력되는 리이드 신호()와 ROM출력 인에이블 신호(), OR게이트(5)로부터 출력되는 신호에 따라 인에이블 신호(E)를 모토롤라 계열 콘트롤러(7)측에 공급한다.
인텔 계열 마이크로 프로세서(1)가 모토롤라 계열 콘트롤러(7)에 데이타를 기록할 경우, 모토롤라 계열 콘트롤러(7)측에 라이트 신호()가 입력된 다음 인에이블 신호(E)가 모토롤라 계열 콘트롤러(7)측에 입력 되기전에 40nsec이상의 시간이 필요하고, 인에이블 신호(E)가 모토롤라 계열 콘트롤러(7)측에 입력된후 라이트 신호()가 입력될때 가지는 10nsec이상의 시간이 필요하므로, 제2도에 나타낸 바와 같이 시간지연 ①, ②가 필요하다. 따라서, 인텔 계열 마이크로 프로세서(1)로부터 출력된 로우상태의 라이트 신호()와 D플립플롭(2)에서 지연된 로우 상태의 라이트 신호()에 따라 OR게이트(5)가 출력한 신호와, 인텔 계열 마이크로 프로세서(1)로부터 출력된 하이상태의 리이드 신호() 및 ROM출력 인에이블 신호()를 NAND게이트(6)에서 인버트하여 인에이블 신호(E)를 출력하여 모토롤라 계열 콘트롤러(7)측에 공급한다.
인텔계열 마이크로 프로세서(1)가 모토롤라 계열 콘트롤러(7)로부터 데이터를 읽어낼 경우, AND게이트(4)가 인텔계열 마이크로 프로세서(1)와 D플립플롭(2)으로 부터의 하이상태 신호에 따라 하이상태의 신호를 리이드 신호로서 모토롤라 계열 콘트롤러(7)측으로 계속 출력하므로 시간 지연이 필요없다. 따라서, 인텔 계열 마이크로 프로세서(1)로 부터 출력되는 로우 상태의 리이드 신호()와 하이상태의 ROM 출력 인에이블 신호(), OR게이트(5)로 부터 출력된 지연된 하이상태의 라이트 신호()를 NAND 게이트(6)에서 인버트하여 하이상태의 인에이블 신호(E)를 모토롤라 계열 콘트롤러(7)측으로 출력한다.
인텔계열 마이크로 프로세서(1)가 모토롤라 계열 콘트롤러(7)를 억세스 하지 않더라도 인에이블 신호(E)는 계속해서 만들어지는데 외부 데이타 메모리를 억세스 하는 경우에는 모토롤라 계열 콘트롤러(7)를 억세스하는 경우와 같이 인에이블 신호(E)가 출력된다. 그러나, 인텔 계열 마이크로 프로세서(1)가 외부 ROM으로부터 프로그램을 읽어오는 경우에는 인텔계열 마이크로 프로세서(1)로부터 로우상태의 리이드 신호()나 로우상태의 라이트 신호()가 출력되지 않기 때문에, NAND 게이트(6)는 인텔 계열 마이크로 프로세서(1)로부터의 ROM 인에이블 신호()를 인버트시켜 인에이블 신호(E)를 출력한다.

Claims (1)

  1. 라이트 신호(), 리이드 신호() 및 ROM 출력 인에이블 신호()를 출력하는 제1계열의 마이크로 프로세서(1)와, 리이드/라이트 신호(RD/)와 인에이블 신호(E)를 입력으로 하는 제2계열의 콘트롤러(7)를 연결하는 인터페이스 회로에 있어서, 상기 제1계열 마이크로 프로세서(1)로 부터의 라이트 신호()를 지연시키는 지연 수단(2)과 ; 상기 제1계열 마이크로 프로세서(1)와 상기 지연 수단(2)으로 부터의 라이트 신호()의 상태에 따라 상기 제2계열 콘트롤러(7) 측에 리이드/라이트 신호(RD/)를 공급하는 AND 게이트 수단(4)과 ; 상기 제1계열 마이크로 프로세서(1)와 상기 지연 수단(2)으로 부터의 라이트 신호()를 조합하는 OR 게이트 수단(5)과 ; 상기 제1계열 마이크로 프로세서(1)로 부터의 리이드 신호() 및 ROM 출력 인에이블 신호()와, 상기 OR 게이트 수단(5)으로 부터의 신호를 조합하여 상기 제2계열 콘트롤러(7)측에 인에이블 신호(E)로 공급하는 NAND 게이트 수단(6)을 포함하는 인터페이스 회로.
KR2019910019959U 1991-11-20 1991-11-20 인터페이스 회로 KR950003378Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019910019959U KR950003378Y1 (ko) 1991-11-20 1991-11-20 인터페이스 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019910019959U KR950003378Y1 (ko) 1991-11-20 1991-11-20 인터페이스 회로

Publications (2)

Publication Number Publication Date
KR930011743U KR930011743U (ko) 1993-06-25
KR950003378Y1 true KR950003378Y1 (ko) 1995-04-27

Family

ID=19322581

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019910019959U KR950003378Y1 (ko) 1991-11-20 1991-11-20 인터페이스 회로

Country Status (1)

Country Link
KR (1) KR950003378Y1 (ko)

Also Published As

Publication number Publication date
KR930011743U (ko) 1993-06-25

Similar Documents

Publication Publication Date Title
US6989695B2 (en) Apparatus and method for reducing power consumption by a data synchronizer
KR20050041613A (ko) 데이터 출력제어회로
US5247636A (en) Digital processor clock circuit
US5167031A (en) Variable frequency clock pulse generator for microcomputer
KR950003378Y1 (ko) 인터페이스 회로
JPS5739438A (en) Input controlling system
KR0157878B1 (ko) 메모리용 레디신호 발생회로
KR0181592B1 (ko) 피엘씨의 아이오 모듈과 특수모듈의 슬롯 선택장치
JPS6055916B2 (ja) タイミング回路
KR940001028Y1 (ko) 캐쉬 메모리 클럭 제어회로
KR0179273B1 (ko) 메모리 소자의 출력 제어 장치 및 방법
KR910006684Y1 (ko) 중앙처리장치 신호 제어회로
KR100228349B1 (ko) 읽기 전용 메모리의 엑세스 시간 조절장치
JP2789755B2 (ja) 同期式半導体記憶装置
SU1598142A1 (ru) Асинхронный распределитель
KR100259339B1 (ko) 프로그램 가능한 입출력회로
KR890003723B1 (ko) 복구시간 콘트롤회로
JPH05101008A (ja) ワンチツプマイクロコンピユータ
JPS5855485Y2 (ja) 情報処理装置
JPS6190252A (ja) ウエイト・サイクル插入回路
KR0131869B1 (ko) 가변형 디램 엑세스 타임 제어회로
KR0118651Y1 (ko) 피씨와 이미지 프로세서의 인터페이스장치
JPH03121612A (ja) 入力パルスコントロール回路
KR940018717A (ko) 클럭제어장치
KR890017612A (ko) 프로그램머블 로직 콘트롤러의 프로그램 카운터

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 19990316

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee